KR19980081779A - Ｍｏｓ 트랜지스터와 그 제조 방법 - Google Patents

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마르쿠스 비블
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빌헬름에핑
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Abstract

본 발명은 MOS 트랜지스터와 그 제조 방법에 관한 것이다.
반도체 기판(1)내에 집적된 MOS 트랜지스터는 소스/드레인 영역(10) 표면상에 에피 성장되고 도핑된 폴리실리콘 구조(8)를 가지며, 이러한 폴리실리콘 구조는 소스/드레인 영역(10) 형성을 위한 확산 소스로서 적합하다. 도핑된 폴리실리콘 구조(8)는 특히 건식 에칭 처리에 의해 손상된 반도체 기판(1) 표면상에서의 선택적인 에피택시에 의해 형성된다. 소스/드레인 영역(10)은 외부확산에 의해 작은 낮은 깊이를 갖도록 형성된다.

Description

ＭＯＳ 트랜지스터와 그 제조 방법
본 발명은 MOS 트랜지스터와 그 제조 방법에 관한 것이다.
증가되는 컴포넌트 밀도에 따라서 컴포넌트를 소형화하는데 있어서, 가로 세로 길이 모두 감소된다. MOS 트랜지스터의 경우, 이는 게이트 전극의 가로 길이 및 채널 길이뿐만 아니라 소스/드레인 영역의 깊이도 감소된다는 것을 의미한다.
주입에 의한 얕은 소스/드레인 영역 형성에 있어서, 결정내 이온의 분포와 이온 주입동안 이용 가능한 에너지 때문에 깊이는 약 100㎚로 제한된다. 좀 더 얕은 소스/드레인 영역은 확산에 의해 형성될 수 있다.
얕은 소스/드레인 영역을 가진 MOS 트랜지스터 구조는 EP 0 268 941 B1에 개시되고, 이 트랜지스터 구조는 필드 산화물 영역 사이에 위치한다. 선택적인 에피택시에 의해 형성된 단결정의 도핑된 실리콘층은 게이트 전극과 필드 산화물 영역 사이에 위치한다. 도핑된 실리콘층들은 기판내 소스/드레인 영역의 형성을 위한 확산 소스로서의 역할을 한다. 게다가, 이 층들은 상부의 실리사이드로 구성된 소스/드레인 단자와의 접속 영역을 형성한다.
선택적인 에피택시에 의한 단결정 실리콘층을 형성하기 위해, 단결정 실리콘층이 선택적으로 성장된 기판 표면을 세정 처리할 필요가 있다. 이는 추가의 복잡한 공정을 야기한다.
본 발명은 얕은 소스/드레인 영역을 가지며 공지된 MOS 트랜지스터에 비해 덜 복잡한 공정으로 형성될 수 있는 MOS 트랜지스터 제조를 그 목적으로 한다. 게다가, 이러한 MOS 트랜지스터 제조를 위한 방법도 그 목적으로 한다.
도 1은 활성화 영역(active region)을 한정하는 절연 구조를 가진 기판의 단면도이다.
도 2는 게이트 유전체 형성과 게이트 전극이 형성된 이후의 기판의 단면도이다.
도 3은 게이트 전극 측벽상에 스페이서가 형성된 이후의 기판의 단면도이다.
도 4는 선택적인 에피택시에 의한 도핑된 폴리실리콘 구조가 형성되고 소스/드레인 영역이 형성된 이후의 기판의 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
1 : 기판 2 : 절연 구조
3 : 활성화 영역 4 : 게이트 유전체
5 : 게이트 전극 10 ; 소스/드레인 영역
상기한 문제점은 청구항 1에 따른 MOS 트랜지스터와 또한 청구항 2에 따른 방법에 의해 해결될 수 있다. 본 발명에 대한 개선은 이하의 청구항에 개시된다. 본 발명에 따른 MOS 트랜지스터에서, 소스/드레인 영역과 같은 전도 타입으로 도핑된 에피 성장되고 도핑된 폴리실리콘 구조는 각각 소스/드레인 영역의 표면상에 위치한다. 이러한 도핑된 폴리실리콘 구조는 소스/드레인 영역을 형성하기 위한 확산소스로서 적합하다. 폴리실리콘 구조의 형성은 하부에 위치한 기판의 세정을 필요로 하지 않는다.
도핑된 폴리실리콘 구조는 바람직하게는 선택적인 에피택시에 의해 형성된다. 이 경우, 게이트 유전체와 게이트 전극이 예를 들면, 단결정 실리콘 웨이퍼 또는 SOI 기판의 단결정 실리콘층과 같은 반도체 기판의 표면에 형성된다. 필수적으로 컨포멀(conformal)한 에지 커버링을 가진 절연층이 증착된다. 이는 게이트 전극을 완전히 커버링한다. 스페이서가 절연층의 이등방성 재에칭에 의해 게이트 전극 측벽상에 형성된다. 스페이서의 형성동안에, 반도체 기판의 표면은 커버링되지 않아 손상을 입게된다. 다음에, 도핑된 폴리실리콘 구조는 선택적인 에피택시에 의해 이 손상된 표면상에 형성된다. 이러한 처리는 선택적인 에피택시동안에 미리 세정되지 않은 반도체 기판의 손상된 표면상에 반도체 재료가 다결정으로 성장한다는 점을 이용한 것이다.
다음에, 소스/드레인 영역은 도핑된 폴리실리콘 기판으로부터의 외부확산에 의해 형성된다. 폴리실리콘내의 도펀트 확산이 단결정 실리콘내에서보다 수배나 빨리 발생하기 때문에, 도핑된 폴리실리콘 구조가 실질적으로 이상적인 고체-상태 확산소스이다. 다시 말해, 본질적으로 폴리실리콘 구조와 반도체 기판사이의 계면에서의 도펀트 농도는 일정하다. 결과적으로, 외부확산동안 소스/드레인 영역의 깊이는 재생가능성이 높은 방식으로 한정된다. 이에 의하여 10 내지 200㎚ 사이의 깊이를 가지는 얕은 소스/드레인 영역을 형성하는 것이 가능하다.
선택적인 에피택시이후 열적 산화를 수행하는 것은 본 발명의 범위내에 속한다. 이는 선택적인 에피택시동안 도핑된 폴리실리콘 구조와 게이트 전극 측벽상의 스페이서 사이에 형성된 갭을 충진한다. 게다가, 실리콘 산화물층은 도핑된 폴리실리콘 구조의 표면상에 형성된다.
도핑된 폴리실리콘 구조를 주입에 의해 도핑하는 것은 본 발명의 범위내에 속한다. 폴리실리콘내에서의 확산이 실리콘에서 보다 빠르기 때문에, 이러한 주입을 반도체 기판과의 계면 영역까지 수행할 필요가 없다. 이는 소스/드레인 영역에서의 반도체 기판의 손상을 방지한다. 주입동안, 열적 산화에 의해 형성된 실리콘 산화물층은 바람직하게는 스크린 산화물로서 사용된다.
반도체 기판의 표면에 절연 구조를 가장 먼저 형성하는 것이 본 발명의 범위내에 속하고, 이러한 절연 구조는 MOS 트랜지스터에 대한 활성화된 영역을 한정한다. 다음에, 게이트 전극은 활성화 영역 상에서의 스트립 형태로 형성되고 활성화된 영역을 두 부분으로 분할하도록 만들어진다. 도핑된 폴리실리콘 구조를 형성하기 위한 선택적인 에피택시동안에, 폴리실리콘 구조는 두 분할된 영역의 표면상에서 자기-정렬 방식으로 성장한다. 그러므로, 소스/드레인 영역의 가로 길이 한정을 위한 추가의 형성 단계는 필요하지 않다.
게이트 전극의 측벽상에 스페이서를 형성하기 위해, 예를 들면 CHF3/CF4와 같은 이등방성 건식 에칭 처리가 사용된다.
선택적인 에피택시는 700℃ 내지 900℃ 범위의 온도와 1 내지 700torr 범위의 압력에서 H2, HCl, SiH2Cl2등을 함유하는 처리 가스를 사용하여 수행된다.
본 방법은 n-채널 트랜지스터 제조 및 p-채널 트랜지스터 제조 모두에 적합하다. 게다가, CMOS 회로가 본 발명에 따른 방법으로 제조될 수 있다. 이러한 목적을 위해, n-채널 트랜지스터를 위해 도핑된 폴리실리콘 구조는 p-채널 트랜지스터를 위해 도핑된 폴리실리콘 구조와는 다르게 도핑된다. 제 1 전도 타입으로 도핑된 폴리실리콘 구조를 도핑하기 위한 주입동안, 나머지들은 포토레지스트 마스크로 커버링된다. 제 1 전도 타입과 반대되는 제 2 전도 타입으로 도핑된 폴리실리콘 구조가 그후 주입된다. 추가의 포토레지스트 마스크가 공정에서 사용된다. 소스/드레인 영역을 형성하기 위해 도핑된 폴리실리콘층으로부터의 외부 확산이 같은 열-처리 단계에서 수행될 수 있다. 선택적으로, 해당 깊이에 대하여 좀더 느린 확산 도펀트를 유입하도록 추가의 열-처리 단계가 주입 단계사이에 수행될 수 있다.
본 발명은 도면을 참조로한 실시예를 통해 이하에서 상세히 설명될 것이다.
절연 구조(2)가 예를 들면, 단결정 실리콘 웨이퍼의 기판(1) 또는 SOI 기판의 단결정 실리콘층의 표면상에 형성된다. 절연 구조(2)는 고리모양으로 활성화 영역(3)을 감싼다. 절연 구조(2)는 예를 들면, LOCOS 처리시 국부 산화 또는 얕은 트렌치 절연 처리시 트렌치 에칭과 충진에 의해 형성된다.
예를 들어, 10 내지 100keV의 에너지와 1012내지 1014㎝-2의 양의 As, B 또는 P로 채널 도핑 한정을 목적으로 하는 주입이후, 게이트 유전체(4)가 열적 산화에 의해 형성된다(도 2를 참조). 게이트 유전체(4)는 예를 들면, 3 내지 10㎚의 두께로 형성된다. 다음에, 게이트 전극(5)은 n+-도핑된 폴리실리콘층을 증착시키고 형성시킴에 의해 형성된다.
스페이서(6)는 SiO2층의 컨포멀한 증착과 이등방성 건식 에칭에 의해 게이트 전극(5) 측벽상에 형성된다. 건식 에칭은 예를 들면, CHF3/CF4를 사용하여 수행된다. 건식 에칭의 결과, 결정 결함을 가진 영역(7)이 반도체 기판(1)의 커버링되지 않은 표면내에 형성된다(도 3을 참조).
다음에, H2, HCl, SiH2Cl2를 함유하는 처리 가스를 사용하는 선택적인 에피택시가 수행된다. 처리시, 폴리실리콘 구조가 반도체 기판(1)의 커버링되지 않은 표면상에서 성장한다. 동시에, 폴리실리콘으로 구성된 커버링층(9)은 게이트 전극(5)의 커버링되지 않은 표면상에서 성장한다(도 4를 참조). 결정 결함을 가진 영역(7)이 반도체 기판(1) 표면상에 배치되기 때문에, 어떠한 단결정 실리콘도 선택적인 에피택시동안 성장하지 않고, 오히려 상기 폴리실리콘 구조(8)가 형성된다. 선택적인 에피택시는 바람직하게는 700 내지 900℃ 범위의 온도와 1 내지 700torr의 압력에서 H2, HCl, SiH2Cl2를 함유하는 처리 가스를 사용하여 수행된다.
다음에, 폴리실리콘 구조(8)는 주입에 의해 도핑된다. 커버링층(9)이 동시에 도핑된다. 주입은 예를 들면, 5 내지 100keV의 에너지와 1015내지 1021㎝-2의 양의 B, As 또는 P로 수행된다.
예를 들어 800 내지 1100℃에서 5 내지 1000초 동안의 열-처리 단계에서, 도펀트는 도핑된 폴리실리콘 구조(8)로부터 하부에 위치한 반도체 기판(1) 내부로 확산한다. 처리시 얕은 소스/드레인 영역(10)이 형성된다. 동시에, 건식 에칭동안 형성된 결정 결함이 어닐링(annealing)된다.
폴리실리콘 구조(8) 도핑을 목적으로 하는 주입이전에, 예를 들면, 700 내지 1100℃에서 열적 산화를 수행하는 것이 유리하고, 이 산화동안에 폴리실리콘 구조(8) 표면과 커버링층(9)의 표면상에 SiO2층(11)이 형성된다. SiO2층(11)은 다음의 주입동안에 스크린 산화물과 같은 역할을 한다. 게다가, 스페이서(6)와 폴리실리콘 구조(8)사이에 형성된 갭은 열적 산화에 의해 충진된다.
MOS 트랜지스터는 패시베이션층을 제공하고, 소스/드레인 영역과 게이트 전극에 콘택 홀을 개구시키며, 그리고 금속 콘택을 형성하는 공지된 방법으로 완성된다(상세히 도시되지 않았음).
본 발명에 따르면, 얕은 소스/드레인 영역을 가지며 공지된 MOS 트랜지스터에 비해 덜 복잡한 처리로 형성될 수 있는 MOS 트랜지스터 제조할 수 있다.

Claims (7)

  1. MOS 트랜지스터에 있어서,
    상기 MOS 트랜지스터내에 두 개의 소스/드레인 영역(10)과 상기 영역사이에 위치한 채널 영역이 반도체 기판(1)내에 배치되며;
    게이트 유전체(4)와 게이트 전극(5)이 상기 채널 영역 표면상에 배치되고; 그리고
    상기 소스/드레인 영역과 같은 전도 타입으로 도핑된 에피 성장되고 도핑된 폴리실리콘 구조(8)가 상기 소스/드레인 영역(10) 표면에 각각 배치되는 것을 특징으로 하는 MOS 트랜지스터.
  2. MOS 트랜지스터를 제조하기 위한 방법에 있어서,
    게이트 유전체(4)와 게이트 전극(5)이 반도체 기판(1) 표면상에 형성되며;
    컨포멀한 에지부 커버링을 가진 절연층이 증착되고;
    상기 절연층을 이등방성 재에칭함으로써 상기 게이트 전극(5) 측벽상에 스페이서(6)가 형성되며 상기 반도체 기판 표면이 커버링되지 않아 손상을 입게되고;
    선택적인 에피택시를 사용하여 상기 반도체 기판(1)의 커버링되지 않은 표면상에 도핑된 폴리실리콘 구조(8)가 형성되고; 그리고
    상기 도핑된 폴리실리콘 구조(8)로부터의 외부확산에 의해 소스/드레인 영역(10)이 형성되는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  3. 제 2 항에 있어서, 상기 선택적인 에피택시이후 열적 산화가 수행되는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 도핑된 폴리실리콘 구조(8)는 주입에 의해 도핑되는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  5. 제 2 항에 있어서,
    상기 반도체 기판(1) 표면내에 MOS 트랜지스터를 위한 활성화 영역(3)을 한정하는 절연 구조(2)가 형성되며; 그리고
    상기 게이트 전극(5)은 상기 활성화 영역(3)상부에서 스트립 형태로 형성되고 상기 활성화 영역을 두 부분으로 분할하도록 만들어지는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  6. 제 2 항에 있어서,
    상기 절연층은 SiO2를 가지며; 그리고
    상기 이등방성 재에칭은 CHF3/CF4를 사용하여 수행되는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  7. 제 2 항에 있어서, 상기 선택적인 에피택시는 700 내지 900℃ 범위의 온도와 1 내지 700torr의 압력에서 H2, HCl, SiH2Cl2를 함유하는 처리 가스를 사용하여 수행되는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
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