KR19980039124A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 CMOS 반도체 소자의 제조방법에 관한 것으로, 그 구성은 제1영역과 제 2 영역을 가지는 반도체 기판상에 게이트절연막을 형성하는 공정과, 상기 제 1영역과 제 2영역의 게이트절연막상에 각각 제 1게이트전극과 제 2게이트전극을 형성하는 공정과, 상기 제1및 제2게이트전극의 측면에 각각 제1도전형의 불순물을 함유한 제 1 사이드월(Sidewall)을 형성하는 공정과, 상기 제1 사이드월을 포함한 제 1 게이트전극 양측의 상기 제 1영역(의 기판)내에 제 1도전형의 고농도 불순물영역을 형성하는 공정과, 상기 제1사이드월을 포함한 제 2 게이트전극 양측의 상기 제 2영역내에 제 2도전형의 저농도 불순물영역을 형성하는 공정과, 상기 제1및 제2게이트전극의 측면에 형성된 제1사이드월의 표면상에 각각 제2사이드월을 형성하는 공정과, 상기 제1및 제2사이드월을 포함한 제2게이트전극 양측의 상기 제2영역내에 제2도전형의 고농도 불순물영역을 형성하는 공정과, 상기 제 1 및 제 2 게이트전극위와, 상기 제 1영역의 제 1 도전형 고농도 불순물영역 및 제 2 영역의 제 2 도전형 고농도 불순물영역외 기판상에 실리사이드(Silicide)층을 형성하는 공정과, 상기 제 1 영역의 제 1사이드월 아래에 상기 제 1도전형의 고농도 불순물영역과 일부 중점되는 제 l 도전형의 저농도 불순물영역이 형성되고, 상기 제 2영역의 제 1 사이드월 아래에 상기 제 2 도전형의 저농도 불순물영역과 일부 중첩되는 제 1 도전형의 헬로(halo)영역이 형성되는 공정을 포함하여 구성된 것을 특징으로하여, CMOS 반도체 소자의 제조시 NMOS 영역은 n+형 고농도 불순물 영역을 얇은 접합(shallow junction)으로 형성하고 전류 구동력을 향상시키며, PMOS 영역은 (헬로(halo) 영역을 형성하고) p+형 고농도 불순물 영역을 채널에서 멀리 형성함으로써 쇼트채널특성을 개선하는 효과가 있다.
Description
도1는 종래의 일반적인 CMOS(Complementary MOS)소자의 구조를 나타내는 종단면도.
도2(a)∼(d)는 본 발명의 제 1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도
도3(a)∼(d)는 본 발명의 제 2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
21,41 : 반도체 기판 22,42 : 필드영역
23,43 : 게이트절연막 24,44 : 게이트
25,47 : 제 1사이드월 26,45 : 제 1포토레지스터층
27,49 : n+소오스/드레인영역
28,48 : 제 2포토레지스터층
29,55: p-저도핑드레인(LDD)영역
30,50 : 제 2사이드월
31,51 : 제 3포토레지스터층
32,52 : p+소오스/드레인영역
33,53 : 실리사이드층
34,46 : n-저도핑드레인(LDD)영역
35 : n-헬로(halo)영역 54:p-헬로(halo)영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 CMOS의 제조시PMOS 영역의 쇼트 채널 현상을 감소시키고, NMOS 영역의 전류 구동 특성을 향상시키도록 하는 반도체 소자의 제조 방법에 관한 것이다.
종래의 일반적인 CMOS(Complementary MOS)소자에 대하여 도1를 참조하여 설명하면 다음과 같다.
먼저, 반도체 기판(11)상에 필드영역(12)에 의한 소자격리구조를 형성하여NMOS영역과 PMOS영역을 구분하고, 상기 반도체 기판(11)의 NMOS 및 PMOS영역상에 게이트절연막(13)을 형성하고, 그 게이트절연막(13)상에 게이트(14)를 형성한다. 이어, 상기 NMOS영역과 PMOS영역에 각각 n-저도핑드레인(LDD)영역(15)과 p-저도핑드레인(LDD)(17)영역을 형성하고, 상기 각 게이트(14)의 측면에 사이드월(Sidewall)(19)을 형성하며, 상기 NMOS영역과 PMOS영역에 각각 n+소오스/드레인(S/D)영역(16)과 p+소오스/드레인(S/D)영역(18)을 형성하여 완성한다.
그러나, 상기 종래의 CMOS 소자는 NMOS와 PMOS의 사이드월(Sidewall) 길이가 같아서 각 소자의 성능 향상에 제약이 따르게 된다. 즉, NMOS 소자의 전류 구동을 향상시키기 위해서는 Sidewall 두께가 얇아야 하는데, 이럴경우 PMOS 저도핑 드레인(lightly doped drain : LDD)소자에서는 p+의 확산이 n+의 확산보다 휠씬 심하기 때문에, LDD영역의 p-가 p+의 측면확산으로 실제 얇은 p-의 LDD영역이 없어지고 깊은 접합(junction)이 형성되어, 소자의 쇼트-채널(short channel) 특성이 매우 악화된다.
또한, implant 공정 만으로는 shallow junction을 형성하기 어려우며, Halo 영역을 형성할시에는 이온주입(implant)공정을 추가로 실시해야하는 단점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로, 그목적은 CMOS 제조시 NMOS 영역은 n+형 고농도 불순물 영역을 얇은 접합(shallow junction)으로 형성하고 전류 구동력을 향상시키며, PMOS 영역은 p+형 고농도 불순물 영역을 채널에서 멀리 형성함으로써 쇼트채널특성을 개선시키도록하는 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명의 일실시예에 따른 반도체 소자의 제조 방법은, 제 1영역과 제 2 영역을 가지는 반도체 기판상에 게이트절연막을 형성하는 공정과, 상기 제 1영역과 제 2영역의 게이트절연막상에 각각 제 1게이트전극과 제2게이트전극을 형성하는공정과, (상기 제1및 제2게이트전극을 포함하는 상기 반도체 기판상에 제 1절연막을 형성하는 공정과,) (상기 제 1절연막을 식각하여 상기 제 1 및 제 2 게이트전극의 측면에 각각 제 1도전형의 불순물을 함유한 제 1 사이드월(Sidewall)을 형성하는 공정과, 상기 제 1 사이드월을 포함한 제 1 게이트전극 양측의 상기 제 1영역(의 기판)내에 제 1도전형의 고농도 불순물영역을 형성하는 공정과, 상기 제 1 사이드월을 포함한 제 2 게이트전극양측의 상기 제2영역내에 제2도전형의 저농도불순물영역을 형성하는 공정과, 상기 제 1 및 제 2 게이트전극의 측면에 형성된 제 1 사이드월의 표면상에 각각 제 2 사이드월을 형성하는 공정과, 상기 제 1 및 제 2 사이드월을 포함한 제 2게이트전극 양측의 상기 제2영역내에 제2도전형의 고농도 불순물영역을 형성하는 공정과, 상기 제 1 및 제 2 게이트전극위와, 상기 제 1 영역의 제 1 도전형 고농도 불순물영역 및 제 2 영역의 제 2 도전형 고농도 볼순물영역의 기판상에 실리사이드(Silicide)층을 형성하는 공정과, 상기 제 1 영역의 제 1 사이드월 아래에 상기 제1도전형의 고농도 불순물영역과 일부중첩되는 제1도전형의 저농도불순물영역이 형성되고, 상기 제2영역의 제1사이드월 아래에 상기 제2도전형의 저농도 불순물영역과 일부중첩되는 제1도전형의 헬로(halo)영역이 형성되는 공정을 포함하여 구성된 것을 특징으로 한다.
상기 게이트절연막은 산화막, 게이트는 폴리실리콘(Polysilicon), 상기 제 1 사이드월은 피에스지(PSG : Phosphorus Silicate Glass)막, 상기 제 2 사이드월은 질화막으로 형성하고, 상기 제 1도전형은 N형 불순물이고, 제 2도전형은 P형 불순물이다. 참고로, 상기 제 1 도전형의 저농도 불순물영역과 제 1 도전형의 헬로(halo)영역의 형성은, 상기 실리사이드층의 형성을 위한 급속열처리(Rapid Thenmal Annealig : RTA) 공정의 수행시, 상기 PSG 재질의 제 l 사이드월로 부터 반도체 기판내로 확산되는 인(P)에 의해 형성된다.
상기와 같은 목적을 달성하기 위하여 본발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 제 1영역과 제 2 영역을 가지는 반도체 기판상에 게이트절연막을 형성하는 공정과, 상기 제 1영역과 제 2영역의 게이트절연막상에 각각 제 1게이트전극과 제2게이트전극을 형성하는공정과, 상기 제1게이트전극 양측의 제1영역의 기판내에 제1도전형의 저농도불순물영역을 형성하는 공정과, 상기 제1및 제2게이트전극의 측면에 각각 제 2도전형의 불순물을 함유한 제 1 사이드월(Sidewall)을 형성하는 공정과, 상기 제 1 사이드월을 포함한 제 1 게이트전극 양측의 상기 제1영역의 상기 기판내에 제1도전형의 고농도 불순물영역을 형성하는공정과, 상기 제1및 제2게이트전극의 측면에 형성된 제1사이드월상에 각각 제2사이드월을 형성하는 공정과, 상기 제1 및 제2사이드월을 포함한 제2게이트전극 양측의 상기 제2영역의 상기기판내에 제2도전형의 고농도 불순물영역을 형성하는 공정과, 상기 제 1 및 제 2 게이트전극위와, 상기 제 1 영역의 제 1 도전형 고농도 불순물영역 및 제 2 영역의 제 2 도전형 고농도 불순물영역의 기판상에 실리사이드(Silicide)층을 형성하는 공정과, 상기 제 1 영역의 제 1 사이드월 아래에 상기 제 1도전형의 저농도 불순물 영역과 중첩되는 제 2 도전형의 저농도 헬로(halo) 영역이 형성되고, 상기 제 2영역의 제 1 (및 제 2) 사이드월 아래에 상기 도2 전형의 고농도불순물영역과 일부중첩되는 제2도전형의 저농도 불순물영역이 형성되는 공정을 포함하여 구성된 것을 특징으로 한다.
상기 게이트절연막은 산화막, 게이트는 폴리실리콘(Polysilicon), 상기 제 1 사이드월은 비에스지(BSG : Boron Silicate Glass)막, 상기 제 2 사이드월은 질화막으로 형성하고, 상기 제 l도전형은 N형 불순물이고, 제 2도전형은 P형 불순물이다. 참고로, 제 2 도전형의 저농도 헬로(halo) 영역과 제 2 도전형의 저농도 불순물 영역의 형성은, 상기 실리사이드층의 형성을 위한 급속열처리(Rapid Thernal Annealing : RTA) 공정의 수행시, 상기 BSG 재질의 제 1 사이드월로 부터 반도체 기판내로 확산되는 붕소(B)에 의해 형성된다.
이하, 첨부도면을 참조하여 본발명의 바람직한 실시예에 따른 반도체소자의 제조 방법에 대하여 상세히 설명하기로 한다.
도2(a)∼(d)는 본 발명의 제 l실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도2(a)에 도시된 바와 같이, 반도체 기판(21)상에 필드영역(22)에 의한 소자격리구조를 형성하여 제 l영역 및 제 2영역을 구분하고, 상기 반도체 기판(21)의 제 1 및 제 2영역상에 게이트절연막(23)이 되는 산화막을 형성하고, 상기 게이트절연막(23)상에 폴리실리콘(polysilicon)을 증착한 후 포토리소그래피(photolithograph) 공정을 수행하여 상기 반도체 기판(21)상의 제 1 및 제 2영역인(NMOS영역 및 PMOS영역)에 각각 폴리실리콘 재질의 게이트(24) 패턴을 형성한다. 이후, 상기 게이트(24)를 포함하는 반도체 기판(21)의 제 1 및 제 2영역상에 PSG(Phosphorus Silicate Glass)막을 약 300∼700Å 두께로 증착하고 식각공정을 수행하여 상기 게이트(24)의 측면에 PSG재질의 제 1사이드월(22)을 형성하도록 한다.
이어, 도2(b)에 도시된 바와 같이, 상기 기판(21)의 제 2영역상에 제 1 포토레지스트층(26)을 형성하고 제 1영역의 상부는 오픈(open)시킨후,(상기 포토레지스트층(26)을 마스크로 하여) 상기 제 1영역의 기판(21)내로 As(10∼50keV, 1E15∼5E15cm-2)이온을 주입(implant)하여 상기 제 l사이드월(25)을 포함한 게이트(24) 양측의 상기 기판(21)내에 제 1도전형의 고농도 불순물영역(27)을 형성한다. 상기 제 1 도전형의 고농도 불순물영역(27)은 n+소오스/드레인(S/D)영역(27)으로서, 상기 제 1영역이 NMOS영역이 된다.
이어, 도2(c)에 도시된 바와 같이, 상기 제 1 포토레지스트층(26)을 제거하여 상기 기판(21)의 제 2영역의 상부는 오픈시키고, 상기 제 1영역상에 제 2포토레지스트층(28)을 형성한 후, 상기 제 2영역의 기판(21)내로 B(10∼20keV, 1E13∼5E14cm-2)이온 또는 BF2(20∼40keV, 1E13∼5E14cm-2)이온을 주입하여 상기 제 1사이드월(25)을 포함한 게이트(24) 양측의 상기 기판(21)내에 제 2도전형의 저농도 불순물영역(29)을 형성한다. 상기 제 2 도전형의 저농도 불순물영역(29)은 P-저도핑드레인(LDD : Lightly Doped Drain)영역으로서, 상기 제 2영역이 PMOS영역이 된다.
도2(d)에 도시된 바와 같이, 상기 제 2 포토레지스트층(28)을 제거한 다음, 게이트(24)와 제 1사이드월(22)을 포함하는 반도체 기판(21)의 제 1 및 제 2영역상(NMOS영역 및 PMOS영역상)에 질화막(Nitride)을 약 500∼1000Å 두께로 증착하고 식각공정을 수행하여 상기 제1사이드월(22)의 표면상에 Nitride재질의 제2사이드월(30)을 형성하도록 한다.
이어, 도2(e)에 도시된 바와 같이, 상기 제 1영역 즉, NMOS영역상에 제 3포토레지스트층(31)을 형성한 후, 상기 제 2영역 즉, PMOS영역의 기판(21)내로 B(10∼20keV,1E15∼3E15cm-2)이온 또는 BF2(20∼40keV, 1E15∼3E15cm-2)이온을 주입하여 상기 제 1사이드월(25)과 제 2사이드월(30)을 포함한 게이트(24) 양측의 상기 기판(21)내에 제 2도전형의 고농도 불순물영역(32)을 형성한다. 상기 제2도전형의 고농도 불순물영역(32)은 P+소오스/드레인(S/D)영역이다.
이어, 도2(f)에 도시된 바와 같이, 상기 게이트전극(24)위와 상기 n+소오스/드레인(S/D)영역(27) 및 p+소오스/드레인(S/D)영역(32)상에 Ti, Co 등의 금속을 증착한 후, 약 950∼1050℃에서 급속열처리(Rapid Thermal Annealing : RTA)를 실시하여 실리사이드층(33)을 형성한다. 이때, 상기 급속열처리(RTA)의 수행에 의해, 상기 PSG재질로 된 제 1사이드월(25)로 부터 인(P)이 반도체 기판(21)내로 확산되어, 상기 NMOS영역의 제 1 사이드월(25) 아래에 상기 n+소오스/드레인(S/D)영역(27)과 일부 중첩되는 n-저도핑드레인(LDD)영역(34)이 형성되고, 상기 PMOS영역의 제 1사이드월(25) 아래에 상기 p-저도핑드레인영역(LDD)과 일부 중첩되는 n-헬로(halo)영역(35)이 형성된다.
도3(a)∼(e)는 본 발명의 제 2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도3(a)에 도시된 바와 같이, 반도체 기판(41)상에 필드영역(42)에 의한소자격리구조를 형성하여 제 1영역 및 제 2영역을 구분하고, 상기 반도체 기판(41)의 제 1 및 제 2영역상에 게이트절연막(43)이 되는 산화막을 형성하고, 상기 게이트절연막(43)상에 폴리실리콘(polysilicon)을 증착한 후 포토리소그래피(photolithograph) 공정을 수행하여 상기 반도체 기판(41)상의 제 1 및 제 2영역(인NMOS영역 및 PMOS영역)에 각각 폴리실리콘 재질의 게이트(44) 패턴을 형성한다. 이후, 상기 기판(41)의 제 2영역상에 제 1 포토레지스트층(45)을 형성하고 제 1영역의 상부는 오픈(open)시킨후, 상기 제 1영역의 기판(41)내로 As(10∼40keV, 5E13∼5E14cm-2)이온 또는 P(20∼40keV, 5E13∼5E14cm-2)이온을 구입(implant)하여, 상기 게이트(44) 양측의 상기 기판(41)내에 제 1도전형의 저농도 불순물영역(46)을 형성한다. 상기 제 1 도전형의 저농도 불순물영역(46)은 n-저도핑드레인(SDD)영역(46)이다.
이어, 도3(b)에 도시된 바와 같이, 상기 제 1 포토레지스트층(45)을 제거하고, 상기 게이트(44)를 포함하는 반도체 기판(41)의 제 1 및 제 2영역상에BSG(Bomn Silicate Glass)막을 약 300∼700Å 두께로 증착하고 식각공정을 수행하여 상기 게이트(44)의 측면에 BSG재질의 제 1사이드월(47)을 형성하도록 한다.
다음, 도3(c)에 도시된 바와 같이, 상기 기판(41)의 제 2영역상에 제 2 포토레지스트층(48)을 형성하고 제 1영역의 상부는 오픈(open)시킨 후, 상기 제 l영역의 기판(41)내로 As(10∼50keV, 1E15∼5E15cm-2)이온을 주입(implant)하여, 상기 제 1사이드월(47)을 포함한 게이트(44) 양측의 상기 기판(41)내에 제 l도전형의 고농도 불순물영역(49)을 형성한다. 상기 제 1 도전형의 고농도 불순물영역(49)은 n+소오스/드레인(S/D)영역(49)으로서, 상기 제 1영역이 NMOS영역이 된다.
이어, 도3(d)에 도시된 바와 같이, 상기 제 2 포토레지스터층(48)을 제거한후, 게이트(44)와 제 1사이드월(47)을 포함하는 반도체 기판(4l)의 제 1 및 제 2영역상(NMOS영역 및 PMOS영역상)에 질화막(Nitride)을 약 500∼1000Å 두께로 증착하고, 식각공정을 수행하여, 상기 제 1사이드월(47)의 표면상에 Nitride 재질의 제 2사이드월(50)을 형성하도록 한다.
이어, 도3(e)에 도시된 바와 같이, 상기 기판(41)의 제 1영역 즉, NMOS영역상에 제 3 포토레지스트층(51)을 형성하고 제 2영역의 상부는 오픈(open)시킨후, 상기 제 2영역의 기판(41)내로 B(10∼20keV, 1E15∼3E15cm-2)이온 또는 BF2(20∼40keV, 1E15∼3E15cm-2)이온을 주입(implant)하여, 상기 제 1 및 제 2사이드월(47)(50)을 포함한 게이트(44) 양측의 상기 기판(41)내에 제 2도전형의 고농도 불순물영역(52)을 형성한다. 상기 제 2도전형의 고농도 불순물영역(52)은 p+소오스/드레인(S/T)영역(52)으로서, 상기 제 2영역이 PMOS영역이 된다.
이어, 도3(f)에 도시된 바와 같이, 상기 각 게이트전극(44)위와 상기 n+소오스/드레인(S/D)영역(49) 및 p+소오스/드레인(S/D)영역(52)상에 Ti, Co 등의 금속을 증착한 후, 약 950∼1050℃에서 급속열처리(Rapid Thermal Annealing : RTA)를 실시하여 실리사이드층(53)을 형성한다. 이때, 상기 급속열처리(RTA)의 수행에 의해, 상기 BSG재질로 된 제 1사이드월(47)로 부터 붕소(B)가 반도체 기판(41)내로 확산되어, 상기 NMOS영역의 제 1 사이드월(47) 아래에 상기 n-저도핑드레인(SDD)영역(46)과 중첩되는 p-헬로(halo)영역(54)이 형성되고, 상기 PMOS영역의 제 1사이드월(47) 아래에 상기 p+소오스/드레인(S/D)(52)과 일부 중첩되는 p-저도핑드레인(LDD)영역(55)이 형성된다.
이상 상세히 설명한 바와 같이, 본 발명에 따른 CMOS 반도체 소자의 제조 방법에 의하면, NMOS의 얇은접합(Shallowjunction)이 형성되고, PMOS의 소오스/드레인(S/D)영역이 NMOS에 비하여 채널(channel)에서 멀리 형성되어, PMOS의 쇼트채널효과(short channel effect) 감소와 NMOS의 전류구동 특성을 향상시키는효과가 있다. 또한, 상기 급속열처리(RTA) 수행시 반도체 기판내로 확산되는 인(P) 또는 붕소(B)이온에 의해 저도핑드레인(LDD)영역 및 헬로(halo)영역이 형성되므로, 그 저도핑드레인(LDD)영역 및 헬로(halo)영역을 형성하기 위한 별도의 이온 주입공정을 감소시키는 효과가 있다.
Claims (14)
- 제 1영역과 제 2 영역을 가지는 반도체 기판(21)상에 게이트절연막(23)을 형성하는 공정과, 상기 제 1영역과 제 2영역의 게이트절연막(23)상에 각각 제 1게이트전극(24)과 제 2게이트전극(24)을 형성하는 공정과, 상기 제 1 및 제 2 게이트전극(24)의 측면에 각각 제 1도전형의 불순물을 함유한 제 1 사이드월(Sidewall)(25)을 형성하는 공정과, 상기 제 1 사이드월(25)을 포함한 제 1 게이트전극(24) 양측의 상기 제1영역(의 기판)내에 제 1도전형의 고농도 불순물영역(27)을 형성하는 공정과, 상기 제 1 사이드월(25)을 포함한 제 2 게이트전극(24) 양측의 상기 제 2영역내에 제2도전형의 저농도불순물영역(29)을 형성하는 공정과, 상기 제 1 및 제 2 게이트전극(24)외 측면에 형성된 제 1 사이드월(25)의 표면상에 각각 제 2 사이드월(30)을 형성하는 공정과, 상기 제 1 및 제 2 사이드월(25)(30)을 포함한 제 2 게이트전극(24) 양측의 상기 제2영역내에 제2도전형의 고농도불순물영역(32)을 형성하는공정과, 상기 제 1 및 제 2 게이트전극(24)위와, 상기 제 1 영역의 제 1 도전형 고농도 불순물영역(27) 및 제 2 영역의 제 2 도전형 고농도 불순물영역(32)의 기판(21)상에 실리사이드(Silicide)층(33)을 형성하는 공정과, 상기 제 1 영역의 제 1 사이드월(25) 아래에 상기 제 1도전형의 고농도 불순물영역(27)과 일부 중첩되는 제 1 도전형의 저농도 불순물영역(34)이 형성되고, 상기 제2영역의 제1사이드월아래(25)에 상기 제2도전형의 저농도불순물영역(29)과 일부 중첩되는 제 1 도전형의 헬로(halo)영역(35)이 형성되는 공정을 포함하여 구성된 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 제 l도전형은 N형 불순물이고, 제 2도전형은 P형 불순물인 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 게이트절연막(23)은 산화막인 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 게이트(24)는 폴리실리콘(Polysilicon)인 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 제 1 사이드월(25)은 피에스지(PSG : Phosphorus Silicate Glass)막인 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 제 2 사이드월(30)은 절화막인 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 제 1 도전형의 저농도 불순물영역(34)과 제 1 도전형의 헬로(halo)영역(35)의 형성은, 상기 실리사이드층(33)의 형성을 위한 급속열처리(Rapid Thermal Annealing : RTA) 공정의 수행시, 상기 제 1도전형의 불순물을 함유한 제 1 사이드월(25)로 부터 반도체 기판(21)내로 확산되는 제 1도전형의 불순물에 의해 형성되는 반도체 소자의 제조 방법.
- 제 1영역과 제 2 영역을 가지는 반도체 기판(41)상에 게이트절연막(43)을 형성하는 공정과, 상기 제 1영역과 제 2영역의 게이트절연막(43)상에 각각 제 1게이트전극(44)과 제 2게이트전극(44)을 형성하는 공정과, 상기 제 1 게이트전극(44) 양측의 제 1영역의 기판(41)내에 제 1도전형의 저농도불순물영역(46)을 형성하는 공정과, 상기 제 1 및 제 2 게이트전극(44)의 측면에 각각 제 2도전형의 불순물을 함유한 제 1 사이드월(Sidewall)(47)을 형성하는 공정과, 상기 제1사이드월(47)을 포함한 제1게이트전극(44)양측의 상기 제1영역의 상기 기판(21)내에 제 1 도전형의 고농도 볼순물영역(49)을 형성하는 공정과, 상기 제 1 및 제 2 게이트전극(44)의 측면에 형성된 제 1 사이드월(47)상에 각각 제 2 사이드월(50)을 형성하는 공정과, 상기 제 1 및 제 2 사이드월(47)(50)을 포함한 제 2 게이트전극(44) 양측의 상기 제 2영역의 상기 기판(41)내에 제 2도전형의 고농도 불순물영역(52)을 형성하는 공정과, 상기 제 1 및 제 2 게이트전극위(44)와, 상기 제 1 영역의 제 1 도전형 고농도 불순물영역(49) 및 제 2 영역의 제 2 도전형 고농도 불순물영역(52)의 기판상(41)에 실리사이드(Silicide)층(53)을 형성하는 공정과, 상기 제 1 영역의 제 1 사이드월(47) 아래에 상기 제 1도전형의 저농도 불순물영역(46)과 중첩되는 제 2 도전형의 저농도 헬로(halo)영역(54)이 형성되고, 상기 제2영역의 제1사이드월(47)아래에 상기 제2도전형의 고농도불순물영역(52)과 일부 중첩되는 제2도전형의 저농도불순물영역(55)이 형성되는 공정을 포함하여 구성된 반도체 소자의 제조 방법.
- 제 8항에 있어서, 상기 제 1도전형은 N형 불순물이고, 제 2도전형은 P형 불순물인 반도체 소자의 제조 방법.
- 제 8항에 있어서, 상기 게이트절연막(43)은 산화막인 반도체 소자의 제조 방법.
- 제 8항에 있어서, 상기 게이트(44)는 폴리실리콘(Polysilicon)인 반도체 소자의 제조 방법.
- 제 8항에 있어서, 상기 제 1 사이드월(47)은 비에스지(BSG : Boron Silicate Glass)막인 반도체 소자의 제조 방법.
- 제 8항에 있어서, 상기 제 2 사이드월(50)은 질화막인 반도체 소자의 제조 방법.
- 제 8항에 있어서, 상기 제 2 도전형의 저농도 헬로(halo) 영역(54)과 도2의 전형의 저농도불순물영역(55)의 형성은, 상기 실리사이드층(53)의 형성을 위한 급속일처리(Rapid Thermal Annealing : RTA) 공정의 수행시, 상기 제 2도전형의 불순물을 함유한 제 1 사이드월(47)로 부터 반도체 기판내로 확산되는 제 1도전형의 불순물에 의해 형성되는 반도체 소자의 제조 방법.
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