JP2976197B2 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

Info

Publication number
JP2976197B2
JP2976197B2 JP9326250A JP32625097A JP2976197B2 JP 2976197 B2 JP2976197 B2 JP 2976197B2 JP 9326250 A JP9326250 A JP 9326250A JP 32625097 A JP32625097 A JP 32625097A JP 2976197 B2 JP2976197 B2 JP 2976197B2
Authority
JP
Japan
Prior art keywords
region
forming
semiconductor substrate
type
concentration impurity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP9326250A
Other languages
English (en)
Other versions
JPH10163339A (ja
Inventor
ソン ジェオン−ヒュワン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ERU JII SEMIKON CO Ltd
Original Assignee
ERU JII SEMIKON CO Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ERU JII SEMIKON CO Ltd filed Critical ERU JII SEMIKON CO Ltd
Publication of JPH10163339A publication Critical patent/JPH10163339A/ja
Application granted granted Critical
Publication of JP2976197B2 publication Critical patent/JP2976197B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に係り、詳しくは、ＣＭＯＳを製造するときＰＭＯ
Ｓ領域のショートチャネル現象を減らし、ＮＭＯＳ領域
の電流駆動特性を向上し得るようにした半導体素子の製
造方法に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳ素子においては、図３に
示すように、半導体基板１１上にフィールド領域１２に
よる素子隔離構造を形成してＮＭＯＳ領域とＰＭＯＳ領
域を区分し、それらＮＭＯＳ領域及びＰＭＯＳ領域上に
ゲート絶縁膜１３を夫々形成した後、該ゲート絶縁膜１
３上にゲート１４を夫々形成する。次いで、それらＮＭ
ＯＳ領域及びＰＭＯＳ領域にｎー低ドーピングドレイン
（ＬＤＤ）領域１５とＰー低ドーピングドレインＬＤＤ
領域１７を夫々形成し、前記各ゲート１４の側壁に側壁
スペーサ１９を夫々形成した後、それらＮＭＯＳ領域及
びＰＭＯＳ領域にｎ＋ソース／ドレイン（Ｓ／Ｄ）領域
１６とｐ＋ソース／ドレイン（Ｓ／Ｄ）領域１８を夫々
形成して完了する。
【０００３】
【発明が解決しようとする課題】然るに、このような従
来ＣＭＯＳ素子は、ＮＭＯＳとＰＭＯＳの各側壁スペー
サの長さが同様であるから、各素子の性能が低下するも
のであった。即ち、ＮＭＯＳ素子の電流駆動を向上させ
るためには側壁スペーサ１９の厚さが薄くあるべきであ
る。しかしこの場合、ＰＭＯＳ低ドーピングドレイン素
子ではｐ＋の拡散がｎ＋の拡散よりもより良好に行われ
るため、ＬＤＤ領域のｐーがｐ＋の側面拡散により、薄
いｐーのＬＤＤ領域が事実上なくなり、深い接合が形成
されて、素子のショートチャネル特性が悪化するという
問題点があった。
【０００４】また、インプラント工程だけに、浅い接合
(shallow junction)を形成することが難しく、ハロー(h
alo)領域を形成するときはイオン注入工程を追加して施
さなければならないという問題点があった。本発明は、
このような従来の問題点を解決するため、ＣＭＯＳ等の
半導体素子を製造するとき、ＮＭＯＳ領域のｎ型高濃度
不純物領域は薄い接合により形成して電流駆動力を向上
させ、一方ＰＭＯＳ領域のｐ型高濃度不純物領域はチャ
ネルから離れて形成して、ショートチャネル効果を向上
し得るようにした半導体素子の製造方法を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成する為、
本発明に係る半導体素子の製造方法においては、請求項
１に記載の発明によると、ＮＭＯＳ、ＰＭＯＳ領域を有
する半導体基板上にゲート絶縁膜を夫々形成する工程
と、各ゲート絶縁膜上に第１、第２ゲート電極を夫々形
成する工程と、前記第１、第２ゲート電極の側面にｎ型
の不純物を含有した第１側壁スペーサを夫々形成する工
程と、前記第１ゲート電極の両側下方で前記ＮＭＯＳ領
域の半導体基板内にｎ型の高濃度不純物領域を形成する
工程と、前記第２ゲート電極両側下方で前記ＰＭＯＳ領
域の半導体基板内にｐ型の低濃度不純物領域を形成する
工程と、前記夫々の第１側壁スペーサの側面上に第２側
壁スペーサを形成する工程と、前記第２ゲート電極両側
方であって前記ＰＭＯＳ領域の半導体基板内にｐ型の高
濃度不純物領域を形成する工程と、前記第１、第２ゲー
ト電極上及びＮＭＯＳ領域のｎ型高濃度不純物領域とＰ
ＭＯＳ領域のｐ型高濃度不純物領域との半導体基板上に
シリサイド層を形成する工程と、前記ＮＭＯＳ領域の半
導体基板の前記第１側壁スペーサ下方位置であって前記
ｎ型の高濃度不純物領域と所定部位重畳されたｎ型の低
濃度不純物領域を形成し、前記ＰＭＯＳ領域の半導体基
板の前記第１側壁スペーサ下方位置であって前記ｐ型の
低濃度不純物領域と所定部位重畳されたｎ型のハロー領
域を形成する工程と、を含んで構成されることを特徴と
する半導体素子の製造方法を提供しようというものであ
る。
【０００６】請求項２に記載の発明によると、前記ゲー
ト絶縁膜は、酸化膜である。請求項３に記載の発明によ
ると、前記第１、第２のゲート電極は、ポリシリコンで
ある。請求項４に記載の発明によれば、前記第１側壁ス
ペーサは、ＰＳＧ(Phosphorus Silicate Glass) 膜であ
る。
【０００７】請求項５に記載の発明によれば、前記第２
側壁スペーサは、窒化膜である。請求項６に記載の発明
によれば、前記ｎ型の低濃度不純物領域及びｎ型のハロ
ー領域の形成は、前記シリサイド層を形成するための金
属熱処理工程を行うとき、前記ｎ型の不純物を含有した
第１側壁スペーサから前記半導体基板内に拡散するｎ型
の不純物により形成される。
【０００８】請求項７に記載の発明によれば、ＮＭＯ
Ｓ、ＰＭＯＳ領域を有する半導体基板上にゲート絶縁膜
を夫々形成する工程と、各ゲート絶縁膜上に第１、第２
ゲート電極を夫々形成する工程と、該第１ゲート電極の
側部下方で前記ＮＭＯＳ領域の半導体基板内にｎ型の低
濃度不純物領域を形成する工程と、各第１、第２ゲート
電極の側面にｐ型の不純物を含有した第１側壁スペーサ
を夫々形成する工程と、前記第１ゲート電極両側下方で
あって前記ＮＭＯＳ領域の半導体基板内にｎ型の高濃度
不純物領域を形成する工程と、前記第１側壁スペーサ側
面に第２側壁スペーサを夫々形成する工程と、前記第２
ゲート電極両側下方であって前記ＰＭＯＳ領域の半導体
基板内にｐ型の高濃度不純物領域を形成する工程と、前
記第１、第２ゲート電極上及び前記ＮＭＯＳ領域のｎ型
高濃度不純物領域と前記ＰＭＯＳ領域のｐ型高濃度不純
物領域との半導体基板上にシリサイド層を夫々形成する
工程と、前記ＮＭＯＳ領域の第１側壁スペーサ下方であ
って前記ＮＭＯＳ領域の半導体基板内に前記ｎ型の低濃
度不純物領域と所定部位重畳されたｐ型の低濃度ハロー
領域を形成し、前記ＰＭＯＳ領域の第１側壁スペーサ下
方であって前記ＰＭＯＳ領域の半導体基板内に前記ｐ型
の高濃度不純物領域と所定部位重畳されたｐ型の低濃度
不純物領域を形成する工程と、を含んで構成されること
を特徴とする半導体素子の製造方法を提供する。
【０００９】請求項８に記載の発明によると、前記ゲー
ト絶縁膜は、酸化膜であることを特徴とする請求項９に
記載の発明によると、前記第１、第２ゲート電極は、ポ
リシリコンである。請求項１０に記載の発明によると、
前記第１側壁スペーサは、ＢＳＧ(Boron Silicate Gla
ss) 膜である。
【００１０】請求項１１に記載の発明によると、前記第
２側壁スペーサは、窒化膜である。請求項１３に記載の
発明によると、前記ｐ型の低濃度ハロー領域及びｐ型の
低濃度不純物領域の形成は、前記シリサイド層を形成す
るための金属熱処理工程を行うとき、前記ｎ型の不純物
を含有した第１側壁スペーサから半導体基板内に拡散す
るｎ型の不純物により形成される。
【００１１】
【発明の実施の形態】以下、本発明の実施形態について
説明する。本発明に係る半導体素子の製造方法において
は、図１（Ａ）に示すように、半導体基板２１上にフィ
ールド領域２２による素子隔離構造を形成して第１、Ｐ
ＭＯＳ領域を区分し、該ＮＭＯＳ、ＰＭＯＳ領域上にゲ
ート絶縁膜２３となる酸化膜を形成し、該ゲート絶縁膜
２３上にポリシリコンを蒸着した後、写真エッチング工
程を施して半導体基板２１上のＮＭＯＳ、ＰＭＯＳ領域
（燐ＮＭＯＳ領域及びＰＭＯＳ領域）に夫々ポリシリコ
ン材質のゲート電極２４のパターンを形成する。その
後、前記ゲート電極２４を包含した半導体基板２１の第
１、ＰＭＯＳ領域上にＰＳＧ(Phosphrous Silicate Gla
ss) 膜を約３００〜７００Åの厚さに蒸着し、エッチン
グ工程を施して前記ゲート電極２４の側面にＰＳＧ材質
の第１側壁スペーサ２５を夫々形成する。
【００１２】次いで、第１（Ｂ）に示すように、前記半
導体基板２１のＰＭＯＳ領域上に第１感光膜層２６を形
成しＮＭＯＳ領域の上部はオープンさせた状態で、該感
光膜層２６をマスクとし半導体基板２１内にＡｓ(10 〜
20KeV, 1E15 〜5E15 -2) イオンを注入して前記第１側
壁スペーサ２５を包含したゲート２４両側下方の半導体
基板内にｎ型の高濃度不純物領域を形成する。この場
合、該ｎ型の高濃度不純物領域はｎ＋ソース／ドレイン
領域２７である。
【００１３】次いで、図１（Ｃ）に示すように、前記第
１感光膜層２６を除去して半導体基板２１のＰＭＯＳ領
域の上部をオープンさせた状態で、前記ＮＭＯＳ領域上
に第２感光膜層２８を形成し、該第２感光膜２８をマス
クとして前記ＰＭＯＳ領域の基板２１内にＢ(10-20KeV,
1E13-5E14 −2)イオン又はＢＦ２(20-40KeV, 1E13-5E
14 −2)イオンを注入して、前記第１側壁スペーサ２５
を包含したゲート電極２４両側下方の半導体基板２１内
にｐ型の低濃度不純物領域を形成する。この場合、該ｐ
型の低濃度不純物領域はｐー低ドーピングドレイン領域
２９である。次いで、図１（Ｄ）に示すように、前記感
光膜層２８を除去した後、各ゲート電極２４及び第１側
壁スペーサ２５を包含した半導体基板２１のＮＭＯＳ、
ＰＭＯＳ領域上に窒化膜を約５００ー１０００Åの厚さ
に蒸着し、エッチング工程を施して、各第１側壁スペー
サ２５の表面上に窒化物の第２側壁スペーサ３０を夫々
形成する。
【００１４】次いで、図１（Ｅ）に示すように、前記Ｎ
ＭＯＳ領域上に第３感光膜層３１を形成した後、該第３
感光膜３１をマスクとしＰＭＯＳ領域の半導体基板２１
内にＢ(10-20KeV, 1E13-5E14 −2)イオン又はＢＦ２(2
0-40KeV, 1E13 3E15 −2)イオンを注入して、前記第１
側壁スペーサ２５、第２側壁スペーサ２６を包含したゲ
ート電極２４両方の半導体基板２１内にｐ型の高濃度不
純物領域を形成する。この場合、ｐ型の高濃度不純物領
域はｐ＋ソース／ドレイン領域３２である。
【００１５】次いで、図１（Ｆ）に示すように、前記ゲ
ート電極２４上及びｎ＋ソース／ドレイン領域２７とｐ
＋ソース／ドレイン領域３２との上にＴｉ又はＣｏの金
属を蒸着した後、約９５０ー１０５０℃で金属熱処理(R
apid Thermal Annealing;RTA) を施してシリサイド層３
３を夫々形成する。この時、前記金属熱処理により前記
ＰＳＧ材質の第１側壁スペーサ２５から燐が半導体基板
２１内に拡散して、前記ＮＭＯＳ領域の第１側壁スペー
サ２５下方にｎ＋ソース／ドレイン領域２７と所定部位
が重畳されるｎードーピングドレイン領域（ＬＤＤ）３
４が形成され、前記ＰＭＯＳ領域の第１側壁スペーサ２
５下方に前記ｐー低ドーピングドレイン領域ＬＤＤと重
畳されるｎーハロー領域３５が形成される。
【００１６】一方、本発明の第２実施形態の半導体素子
の製造方法においては、先ず、図２（Ａ）に示すよう
に、半導体基板４１上にフィールド領域４２による素子
隔離構造を形成してＮＭＯＳ，ＰＭＯＳ領域を区分し、
半導体基板４１のＮＭＯＳ、ＰＭＯＳ領域上にゲート絶
縁膜４３となる酸化膜を形成し、該ゲート絶縁膜４３上
にポリシリコンを蒸着した後、エッチング工程を施し
て、半導体基板４１上のＮＭＯＳ、ＰＭＯＳ領域（燐Ｎ
ＭＯＳ領域及びＰＭＯＳ領域）にポリシリコン材質のゲ
ート電極４４パターンを形成する。その後、前記半導体
基板４１のＰＭＯＳ領域上に第１感光膜層４５を形成
し、ＮＭＯＳ領域の上部はオープンさせた状態で、前記
ＮＭＯＳ領域の半導体基板内にＡｓ(10-40KeV, 5E13-5E
14 −2)イオン又はＰ(20-40KeV, 5E13-5E14 −2)イオ
ンを注入して、前記ゲート電極４４両側下方の半導体基
板４１内にｎ型の低濃度不純物領域を形成する。この場
合、該ｎ型の低濃度不純物領域はｎ−低ドーピングドレ
イン領域４６である。
【００１７】次いで、図２（Ｂ）に示すように、前記第
１感光膜層４５を除去し、前記ゲート４４を包含する半
導体基板４１のＮＭＯＳ、ＰＭＯＳ領域上にＢＳＧ(Bor
on Silicate Glass) 膜を約３００ー７００Åの厚さに
蒸着した後、エッチング工程を施して、前記ゲート電極
４４の側面にＢＳＧ材質の第１側壁スペーサ４７を夫々
形成する。
【００１８】次いで、図２（Ｃ）に示すように、前記半
導体基板４１のＰＭＯＳ領域上に第２感光膜層４８を形
成しＮＭＯＳ領域の上部はオープンさせた状態で、前記
ＮＭＯＳ領域の基板４１内にＡｓ(10-50KeV, 1E15-5E15
−2)イオンを注入して、前記第１側壁スペーサ４７を
包含したゲート電極４４両側下方の半導体基板４１内に
ｎ型の高濃度不純物領域を形成する。この場合、ｎ型の
高濃度不純物領域はｎ＋ソース／ドレイン領域４９であ
る。
【００１９】次いで、図２（Ｄ）に示すように、前記第
２感光膜層４８を除去した後、ゲート電極４４と第１側
壁スペーサ４７とを包含する半導体基板４１のＮＭＯ
Ｓ、ＰＭＯＳ領域上に窒化膜を約５００ー１０００Åの
厚さに蒸着し、エッチング工程を施して前記第１側壁ス
ペーサ４７の表面上に窒化膜材質の第２側壁スペーサ５
０を夫々形成する。
【００２０】次いで、図２（Ｅ）に示すように、半導体
基板４１のＮＭＯＳ領域上に第３感光膜層５１を形成し
ＰＭＯＳ領域の上部はオープンさせた状態で、前記ＰＭ
ＯＳ領域の半導体基板４１内にＢ(10-20KeV, 1E15-3E15
−2)イオン又はＢＦ２ (20-40KeV, 1E15-3E15 −2)イ
オンを注入して、前記第１、第２側壁スペーサ４７、５
０を包含したゲート電極４４両方の半導体基板４１内に
ｐ型の高濃度不純物領域を形成する。この場合、ｐ型の
高濃度不純物領域はｐ＋ソース／ドレイン領域５２であ
る。
【００２１】次いで、図２（Ｆ）に示すように、前記各
ゲート電極４４上及びｎ型の高濃度不純物領域であるｎ
＋ソース／ドレイン領域４９とｐ型の高濃度不純物領域
であるｐ＋ソース／ドレイン領域５２との上にＴｉ、Ｃ
ｕの金属を蒸着した後、約９５０ー１０５０℃で金属熱
処理（ＲＴＡ）を施してシリサイド層５３を夫々形成す
る。このとき、前記金属熱処理によりＢＳＧ材質からな
る第１側壁スペーサ４７よりホウ素が半導体基板４１内
に拡散して、前記ＮＭＯＳ領域の第１側壁スペーサ４７
下方に、ｎ型の低濃度不純物領域のｎー低ドーピングド
レイン領域４６と重畳されるｐ型のハロー領域であるｐ
＋ハロー領域５４が形成され、前記ＰＭＯＳ領域の第１
側壁スペーサ４７下方にｐ型の高濃度不純物領域である
ｐ＋ソース／ドレイン領域５２と所定部位重畳されｐ型
の低濃度不純物領域であるｐー低ドーピングドレイン領
域５５が形成される。
【００２２】
【発明の効果】以上説明したように、本発明に係るＣＭ
ＯＳ半導体素子の製造方法においては、ＮＭＯＳの薄い
接合が形成され、ＰＭＯＳソース／ドレイン領域がＮＭ
ＯＳに比べチャネルから離れて形成されて、ＰＭＯＳシ
ョートチャネル効果の減少及びＮＭＯＳの電流駆動特性
を向上し得るという効果がある。
【００２３】且つ、前記金属熱処理を行う時、半導体基
板内に拡散する燐又はホウ素イオンにより低ドーピング
ドレイン領域及びハロー領域が形成されるため、低濃度
ドレイン領域及びハロー領域領域を形成するための別の
イオン注入工程を必要としないという効果がある。
【図面の簡単な説明】
【図１】（Ａ）−（Ｆ） 本発明に係る半導体素子の製造方法の第１実施形態を説
明した工程断面図である。
【図２】（Ａ）−（Ｆ） 本発明に係る半導体素子の製造方法の第２実施形態を説
明した工程断面図である。
【図３】従来のＣＭＯＳ素子の構造を示した縦断面図で
ある。
【符号の説明】
２１、４１ 半導体基板 ２２、４２ ゲート ２３、４３ ゲート絶縁膜 ２４、４４ ゲート ２５、４７ 第１側壁スペーサ ２６、４５ 第１感光膜層 ２７、４９ ｎ＋ソース／ドレイン領域 ２８、４８ 第２感光膜層 ２９、５５ ｐー低ドーピングドレイン領域 ３０、５０ 第２側壁スペーサ ３１、５１ 第３感光膜層 ３２、５２ ｐーソース／ドレイン領域 ３３、５３ シリサイド層 ３４、４６ ｎー低ドーピングドレイン領域 ３５ ｎーハロー領域 ５４ ｐー領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/092 H01L 21/8238 H01L 29/78 H01L 21/336

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】ＮＭＯＳ、ＰＭＯＳ領域を有する半導体基
    板（２１）上にゲート絶縁膜（２３、２３）を夫々形成
    する工程と、 各ゲート絶縁膜（２３、２３）上に第１、第２ゲート電
    極（２４、２４）を夫々形成する工程と、 前記第１、第２ゲート電極（２４、２４）の側面にｎ型
    の不純物を含有した第１側壁スペーサ（２５、２５）を
    夫々形成する工程と、 前記第１ゲート電極（２４）の両側下方で前記ＮＭＯＳ
    領域の半導体基板（２１）内にｎ型の高濃度不純物領域
    （２７）を形成する工程と、 前記第２ゲート電極（２４）両側下方で前記ＰＭＯＳ領
    域の半導体基板（２１）内にｐ型の低濃度不純物領域
    （２９）を形成する工程と、 前記夫々の第１側壁スペーサ（２５、２５）の側面上に
    第２側壁スペーサ（３０、３０）を形成する工程と、 前記第２ゲート電極（２４）両側方であって前記ＰＭＯ
    Ｓ領域の半導体基板（２１）内にｐ型の高濃度不純物領
    域（３２）を形成する工程と、 前記第１、第２ゲート電極（２４、２４）上及びＮＭＯ
    Ｓ領域のｎ型高濃度不純物領域（２７）とＰＭＯＳ領域
    のｐ型高濃度不純物領域（３２）との半導体基板（２
    １）上にシリサイド層（３３）を形成する工程と、 前記ＮＭＯＳ領域の半導体基板（２１）の前記第１側壁
    スペーサ（２５）下方位置であって前記ｎ型の高濃度不
    純物領域（２７）と所定部位重畳されたｎ型の低濃度不
    純物領域（３４）を形成し、前記ＰＭＯＳ領域の半導体
    基板（２１）の前記第１側壁スペーサ（２５）下方位置
    であって前記ｐ型の低濃度不純物領域（２９）と所定部
    位重畳されたｎ型のハロー領域（３５）を形成する工程
    と、を含んで構成されることを特徴とする半導体素子の
    製造方法。
  2. 【請求項２】前記ゲート絶縁膜（２３）は、酸化膜であ
    ることを特徴とする請求項１に記載の半導体素子の製造
    方法。
  3. 【請求項３】前記第１、第２のゲート電極（２４）は、
    ポリシリコンであることを特徴とする請求項１または請
    求項２に記載の半導体素子の製造方法。
  4. 【請求項４】前記第１側壁スペーサ（２５）は、ＰＳＧ
    (Phosphorus Silicate Glass) 膜である請求項１〜請求
    項３のいずれか１つに記載の半導体素子の製造方法。
  5. 【請求項５】前記第２側壁スペーサ（３０）は、窒化膜
    であることを特徴とする請求項１〜請求項４のいずれか
    １つに記載の半導体素子の製造方法。
  6. 【請求項６】前記ｎ型の低濃度不純物領域（３４）及び
    ｎ型のハロー領域（３５）の形成は、前記シリサイド層
    （３３）を形成するための金属熱処理工程を行うとき、
    前記ｎ型の不純物を含有した第１側壁スペーサ（２５）
    から前記半導体基板（２１）内に拡散するｎ型の不純物
    により形成されることを特徴とする請求項１〜請求項５
    のいずれか１つに記載の半導体素子の製造方法。
  7. 【請求項７】ＮＭＯＳ、ＰＭＯＳ領域を有する半導体基
    板（４１）上にゲート絶縁膜（４３、４３）を夫々形成
    する工程と、 各ゲート絶縁膜（４３、４３）上に第１、第２ゲート電
    極（４４、４４）を夫々形成する工程と、 該第１ゲート電極（４４）の側部下方で前記ＮＭＯＳ領
    域の半導体基板（４１）内にｎ型の低濃度不純物領域
    （４６）を形成する工程と、 各第１、第２ゲート電極（４４，４４）の側面にｐ型の
    不純物を含有した第１側壁スペーサ（４７、４７）を夫
    々形成する工程と、 前記第１ゲート電極（４４）両側下方であって前記ＮＭ
    ＯＳ領域の半導体基板（４１）内にｎ型の高濃度不純物
    領域（４９）を形成する工程と、 前記第１側壁スペーサ（４７、４７）側面に第２側壁ス
    ペーサ（５０、５０）を夫々形成する工程と、 前記第２ゲート電極（４４）両側下方であって前記ＰＭ
    ＯＳ領域の半導体基板（４１）内にｐ型の高濃度不純物
    領域（５２）を形成する工程と、 前記第１、第２ゲート電極（４４、４４）上及び前記Ｎ
    ＭＯＳ領域のｎ型高濃度不純物領域（４９）と前記ＰＭ
    ＯＳ領域のｐ型高濃度不純物領域（５２）との半導体基
    板（４１）上にシリサイド層（５３）を夫々形成する工
    程と、 前記ＮＭＯＳ領域の第１側壁スペーサ（４７）下方であ
    って前記ＮＭＯＳ領域の半導体基板（４１）内に前記ｎ
    型の低濃度不純物領域（４６）と所定部位重畳されたｐ
    型の低濃度ハロー領域（５４）を形成し、前記ＰＭＯＳ
    領域の第１側壁スペーサ（４７）下方であって前記ＰＭ
    ＯＳ領域の半導体基板（４１）内に前記ｐ型の高濃度不
    純物領域（５２）と所定部位重畳されたｐ型の低濃度不
    純物領域（５５）を形成する工程と、を含んで構成され
    ることを特徴とする半導体素子の製造方法。
  8. 【請求項８】前記ゲート絶縁膜（４３）は、酸化膜であ
    ることを特徴とする請求項７に記載の半導体素子の製造
    方法。
  9. 【請求項９】前記第１、第２ゲート電極（４４）は、ポ
    リシリコンであることを特徴とする請求項７または請求
    項８に記載の半導体素子の製造方法。
  10. 【請求項１０】前記第１側壁スペーサ（４７）は、ＢＳ
    Ｇ(Boron SilicateGlass) 膜である請求項７〜請求項９
    のいずれか１つに記載の半導体素子の製造方法。
  11. 【請求項１１】前記第２側壁スペーサ（５０）は、窒化
    膜であることを特徴とする請求項７〜請求項１０のいず
    れか１つに記載の半導体素子の製造方法。
  12. 【請求項１２】前記ｐ型の低濃度ハロー領域（５４）及
    びｐ型の低濃度不純物領域（５５）の形成は、前記シリ
    サイド層（５３）を形成するための金属熱処理工程を行
    うとき、前記ｎ型の不純物を含有した第１側壁スペーサ
    （４７）から半導体基板（４１）内に拡散するｎ型の不
    純物により形成されることを特徴とする請求項８〜請求
    項１１のいずれか１つに記載の半導体素子の製造方法。
JP9326250A 1996-11-27 1997-11-27 半導体素子の製造方法 Expired - Fee Related JP2976197B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019960058081A KR100234700B1 (ko) 1996-11-27 1996-11-27 반도체 소자의 제조방법
KR58081/1996 1996-11-27

Publications (2)

Publication Number Publication Date
JPH10163339A JPH10163339A (ja) 1998-06-19
JP2976197B2 true JP2976197B2 (ja) 1999-11-10

Family

ID=19483815

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9326250A Expired - Fee Related JP2976197B2 (ja) 1996-11-27 1997-11-27 半導体素子の製造方法

Country Status (4)

Country Link
US (2) US5851866A (ja)
JP (1) JP2976197B2 (ja)
KR (1) KR100234700B1 (ja)
CN (1) CN1096115C (ja)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10256549A (ja) * 1997-03-14 1998-09-25 Nec Corp 半導体装置及びその製造方法
US5989966A (en) * 1997-12-15 1999-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and a deep sub-micron field effect transistor structure for suppressing short channel effects
US6051458A (en) * 1998-05-04 2000-04-18 Taiwan Semiconductor Manufacturing Company Drain and source engineering for ESD-protection transistors
US6093610A (en) * 1998-06-16 2000-07-25 Texas Instruments Incorporated Self-aligned pocket process for deep sub-0.1 μm CMOS devices and the device
US6124610A (en) * 1998-06-26 2000-09-26 Advanced Micro Devices, Inc. Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant
US6232166B1 (en) * 1998-11-06 2001-05-15 Advanced Micro Devices, Inc. CMOS processing employing zero degree halo implant for P-channel transistor
KR100311498B1 (ko) * 1999-01-12 2001-11-02 김영환 반도체 소자의 이중 게이트 형성방법
JP2000223701A (ja) * 1999-01-28 2000-08-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3530410B2 (ja) * 1999-02-09 2004-05-24 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6218224B1 (en) * 1999-03-26 2001-04-17 Advanced Micro Devices, Inc. Nitride disposable spacer to reduce mask count in CMOS transistor formation
US5981325A (en) * 1999-04-26 1999-11-09 United Semiconductor Corp. Method for manufacturing CMOS
US6512273B1 (en) * 2000-01-28 2003-01-28 Advanced Micro Devices, Inc. Method and structure for improving hot carrier immunity for devices with very shallow junctions
US6350665B1 (en) 2000-04-28 2002-02-26 Cypress Semiconductor Corporation Semiconductor structure and method of making contacts and source and/or drain junctions in a semiconductor device
JP2002043567A (ja) * 2000-07-27 2002-02-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4366858B2 (ja) * 2000-09-18 2009-11-18 ソニー株式会社 Ｍｏｓトランジスタ回路
KR100386460B1 (ko) * 2001-01-10 2003-06-09 장성근 씨모스 트랜지스터의 게이트 전극 형성방법
US6541317B2 (en) * 2001-05-03 2003-04-01 International Business Machines Corporation Polysilicon doped transistor
US7002208B2 (en) * 2001-07-02 2006-02-21 Oki Electric Industry Co., Ltd. Semiconductor device and manufacturing method of the same
US6890824B2 (en) * 2001-08-23 2005-05-10 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method thereof
US6882013B2 (en) * 2002-01-31 2005-04-19 Texas Instruments Incorporated Transistor with reduced short channel effects and method
DE10230696B4 (de) * 2002-07-08 2005-09-22 Infineon Technologies Ag Verfahren zur Herstellung eines Kurzkanal-Feldeffekttransistors
US6806584B2 (en) * 2002-10-21 2004-10-19 International Business Machines Corporation Semiconductor device structure including multiple fets having different spacer widths
US20040188765A1 (en) * 2003-03-28 2004-09-30 International Business Machines Corporation Cmos device integration for low external resistance
US7259050B2 (en) * 2004-04-29 2007-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of making the same
US8193049B2 (en) * 2008-12-17 2012-06-05 Intel Corporation Methods of channel stress engineering and structures formed thereby
CN102598248B (zh) * 2009-10-21 2015-09-23 株式会社半导体能源研究所 半导体器件
CN105762152B (zh) 2009-10-29 2021-03-09 株式会社半导体能源研究所 半导体器件
WO2011052367A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2494692B1 (en) 2009-10-30 2016-11-23 Semiconductor Energy Laboratory Co. Ltd. Logic circuit and semiconductor device
KR101788521B1 (ko) 2009-10-30 2017-10-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102668063B (zh) 2009-11-20 2015-02-18 株式会社半导体能源研究所 半导体装置
KR20180133548A (ko) 2009-11-20 2018-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011065208A1 (en) 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20230130758A (ko) 2009-12-25 2023-09-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012017844A1 (en) 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8467231B2 (en) 2010-08-06 2013-06-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US20130065367A1 (en) * 2011-09-13 2013-03-14 Globalfoundries Inc. Methods of Forming Highly Scaled Semiconductor Devices Using a Reduced Number of Spacers
US20130292766A1 (en) 2012-05-03 2013-11-07 International Business Machines Corporation Semiconductor substrate with transistors having different threshold voltages
JP6516978B2 (ja) 2013-07-17 2019-05-22 株式会社半導体エネルギー研究所 半導体装置
JP2015084418A (ja) 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
JP6570817B2 (ja) 2013-09-23 2019-09-04 株式会社半導体エネルギー研究所 半導体装置
US9773787B2 (en) 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3095564B2 (ja) * 1992-05-29 2000-10-03 株式会社東芝 半導体装置及び半導体装置の製造方法
JPH01283956A (ja) * 1988-05-11 1989-11-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US5208472A (en) * 1988-05-13 1993-05-04 Industrial Technology Research Institute Double spacer salicide MOS device and method
US5296401A (en) * 1990-01-11 1994-03-22 Mitsubishi Denki Kabushiki Kaisha MIS device having p channel MOS device and n channel MOS device with LDD structure and manufacturing method thereof
JPH0434968A (ja) * 1990-05-30 1992-02-05 Mitsubishi Electric Corp 相補型電界効果トランジスタおよびその製造方法
JPH05175443A (ja) * 1991-11-29 1993-07-13 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5563093A (en) * 1993-01-28 1996-10-08 Kawasaki Steel Corporation Method of manufacturing fet semiconductor devices with polysilicon gate having large grain sizes
KR970006262B1 (ko) * 1994-02-04 1997-04-25 금성일렉트론 주식회사 도우핑된 디스포저블층(disposable layer)을 이용한 모스트랜지스터의 제조방법
JP2978736B2 (ja) * 1994-06-21 1999-11-15 日本電気株式会社 半導体装置の製造方法
US5591650A (en) * 1995-06-08 1997-01-07 Taiwan Semiconductor Manufacturing Company Ltd. Method of making a body contacted SOI MOSFET
US5504024A (en) * 1995-07-14 1996-04-02 United Microelectronics Corp. Method for fabricating MOS transistors
US5827747A (en) * 1996-03-28 1998-10-27 Mosel Vitelic, Inc. Method for forming LDD CMOS using double spacers and large-tilt-angle ion implantation
US5770490A (en) * 1996-08-29 1998-06-23 International Business Machines Corporation Method for producing dual work function CMOS device
KR100232206B1 (ko) * 1996-12-26 1999-12-01 김영환 반도체 소자의 제조방법

Also Published As

Publication number Publication date
CN1183642A (zh) 1998-06-03
US5851866A (en) 1998-12-22
US6064096A (en) 2000-05-16
KR19980039124A (ko) 1998-08-17
JPH10163339A (ja) 1998-06-19
KR100234700B1 (ko) 1999-12-15
CN1096115C (zh) 2002-12-11

Similar Documents

Publication Publication Date Title
JP2976197B2 (ja) 半導体素子の製造方法
KR100302187B1 (ko) 반도체장치제조방법
JPH09135025A (ja) 半導体装置の製造方法
JPH10284728A (ja) コバルトシリサイド膜を有するｍｏｓｆｅｔの製造方法
JPH01259560A (ja) 半導体集積回路装置
JPH01283956A (ja) 半導体装置およびその製造方法
JP3494758B2 (ja) 埋没型トランジスタの製造方法
JPH02153538A (ja) 半導体装置の製造方法
JPH09205151A (ja) 相補型半導体装置の製造方法
JP3394562B2 (ja) Ｍｏｓｆｅｔ製造方法
JPH07263690A (ja) サリサイド構造を有する半導体装置とその製造方法
JPH0575045A (ja) 半導体装置の製造方法
JPH08288504A (ja) 半導体装置の製造方法
JPH05267328A (ja) 半導体装置の製造方法
KR100204014B1 (ko) 모스트랜지스터 및 그 제조방법
JP3344162B2 (ja) 電界効果型半導体装置の製造方法
KR100401500B1 (ko) 반도체장치의 제조방법
JPH07153940A (ja) 電界効果型トランジスタの製造方法
JPH0964361A (ja) 半導体装置の製造方法
JP3108927B2 (ja) 半導体装置の製造方法
JP2658163B2 (ja) Ｍｉｓ型半導体装置の製造方法
JPH08167658A (ja) 半導体装置およびその製造方法
JPH06334134A (ja) 半導体装置の製造方法
JPH0590519A (ja) 半導体装置の製造方法
JPH0737994A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080910

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080910

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090910

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100910

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110910

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120910

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130910

Year of fee payment: 14

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees