JPH07153940A - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
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- JPH07153940A JPH07153940A JP30065993A JP30065993A JPH07153940A JP H07153940 A JPH07153940 A JP H07153940A JP 30065993 A JP30065993 A JP 30065993A JP 30065993 A JP30065993 A JP 30065993A JP H07153940 A JPH07153940 A JP H07153940A
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Abstract
(57)【要約】
【目的】 同一基板上に形成された各トランジスタの性
能や、ロット間でのトランジスタの性能を、常に一定に
するトランジスタの製造方法を提供する。 【構成】 半導体基板１上に、ゲート酸化膜２を介して
形成した多結晶シリコン膜３を選択的に除去し、チャネ
ルが形成される領域上に第一の多結晶シリコン膜３Ａ
を、低濃度不純物領域となる領域上であって、第一の多
結晶シリコン膜３Ａと所定の隙間ｂを介して、所定幅ａ
の第二の多結晶シリコン膜３Ｂを残存させた後、これら
をマスクとして、ｎ- 領域形成用イオン５を注入し、次
に、酸化を行い、前記隙間をシリコン酸化膜６で埋め込
んだ後、得られたゲート電極８およびシリコン酸化膜６
をマスクとして、ｎ+ 領域形成用イオン９を注入する。
能や、ロット間でのトランジスタの性能を、常に一定に
するトランジスタの製造方法を提供する。 【構成】 半導体基板１上に、ゲート酸化膜２を介して
形成した多結晶シリコン膜３を選択的に除去し、チャネ
ルが形成される領域上に第一の多結晶シリコン膜３Ａ
を、低濃度不純物領域となる領域上であって、第一の多
結晶シリコン膜３Ａと所定の隙間ｂを介して、所定幅ａ
の第二の多結晶シリコン膜３Ｂを残存させた後、これら
をマスクとして、ｎ- 領域形成用イオン５を注入し、次
に、酸化を行い、前記隙間をシリコン酸化膜６で埋め込
んだ後、得られたゲート電極８およびシリコン酸化膜６
をマスクとして、ｎ+ 領域形成用イオン９を注入する。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果型トランジス
タの製造方法に関わり、特に、ＬＤＤ（Lightly Doped
Drain Structure ）構造を備えた電界効果型トランジス
タの製造方法に関する。
タの製造方法に関わり、特に、ＬＤＤ（Lightly Doped
Drain Structure ）構造を備えた電界効果型トランジス
タの製造方法に関する。
【従来の技術】従来から、ＬＤＤ構造を備えた電界効果
型トランジスタを製造する方法として、たとえば、サイ
ドウォール法がある。
型トランジスタを製造する方法として、たとえば、サイ
ドウォール法がある。
【０００２】このサイドウォール法では、以下に示す工
程により、ＬＤＤ構造を備えた電界効果型トランジスタ
を製造している。先ず、所望の処理が施された半導体基
板上に、ゲート酸化膜を介してゲート電極を形成する。
次に、前記ゲート電極をマスクとして、前記半導体基板
に低濃度不純物領域形成用の不純物を注入する。次い
で、ＣＶＤ（Chemical Vapor Deposition ）法により、
全面に、たとえば、ＨＴＯ（High Temperature Oxide）
あるいはＮＳＧ（Non-doped Silicate Glass）などの絶
縁膜を形成する。次に、前記ゲート酸化膜が露出するま
で、前記絶縁膜にＲＩＥ（Reactive Ion Etching）を行
い、前記ゲート電極の側壁にサイドウォールスペーサー
を形成する。次いで、前記ゲート電極およびサイドウォ
ールスペーサーをマスクとして、前記半導体基板に高濃
度不純物領域形成用の不純物を注入し、ゲート電極下に
形成されたチャネルの導通方向両側に、低濃度不純物領
域と高濃度不純物領域とからなる不純物領域（ソースお
よびドレイン）を形成し、ＬＤＤ構造を得ている。
程により、ＬＤＤ構造を備えた電界効果型トランジスタ
を製造している。先ず、所望の処理が施された半導体基
板上に、ゲート酸化膜を介してゲート電極を形成する。
次に、前記ゲート電極をマスクとして、前記半導体基板
に低濃度不純物領域形成用の不純物を注入する。次い
で、ＣＶＤ（Chemical Vapor Deposition ）法により、
全面に、たとえば、ＨＴＯ（High Temperature Oxide）
あるいはＮＳＧ（Non-doped Silicate Glass）などの絶
縁膜を形成する。次に、前記ゲート酸化膜が露出するま
で、前記絶縁膜にＲＩＥ（Reactive Ion Etching）を行
い、前記ゲート電極の側壁にサイドウォールスペーサー
を形成する。次いで、前記ゲート電極およびサイドウォ
ールスペーサーをマスクとして、前記半導体基板に高濃
度不純物領域形成用の不純物を注入し、ゲート電極下に
形成されたチャネルの導通方向両側に、低濃度不純物領
域と高濃度不純物領域とからなる不純物領域（ソースお
よびドレイン）を形成し、ＬＤＤ構造を得ている。
【０００３】このサイドウォール法では、チャネル導通
方向の低濃度不純物領域の幅および高濃度不純物領域の
幅は、サイドウォールスペーサーのチャネル導通方向の
幅により決定される。このため、同一基板上に形成され
た各トランジスタの性能や、ロット間でのトランジスタ
の性能を一定に保つためには、前記サイドウォールスペ
ーサーの幅を常に一定に制御することが要求される。
方向の低濃度不純物領域の幅および高濃度不純物領域の
幅は、サイドウォールスペーサーのチャネル導通方向の
幅により決定される。このため、同一基板上に形成され
た各トランジスタの性能や、ロット間でのトランジスタ
の性能を一定に保つためには、前記サイドウォールスペ
ーサーの幅を常に一定に制御することが要求される。
【０００４】
【発明が解決しようとする課題】前記サイドウォールス
ペーサーのチャネル導通方向の幅は、前記絶縁膜の膜厚
の均一性により決定される。しかしながら、前記絶縁膜
として使用されるＨＴＯは、同一基板上における膜厚の
均一性が±６％と悪いため、サイドウォールスペーサー
の幅にばらつきが生じ、同一基板上に形成された各トラ
ンジスタ間における性能を常に一定に保つことができな
いという問題がある。
ペーサーのチャネル導通方向の幅は、前記絶縁膜の膜厚
の均一性により決定される。しかしながら、前記絶縁膜
として使用されるＨＴＯは、同一基板上における膜厚の
均一性が±６％と悪いため、サイドウォールスペーサー
の幅にばらつきが生じ、同一基板上に形成された各トラ
ンジスタ間における性能を常に一定に保つことができな
いという問題がある。
【０００５】一方、前記絶縁膜として使用されるＮＳＧ
は、同一基板上における膜厚の均一性は、±２％と良好
であるが、ロット間での膜厚制御が困難であり、ロット
間でのトランジスタの性能を常に一定に保つことができ
ないという問題がある。本発明は、このような従来の問
題点を解決することを課題とするものであり、同一基板
上に形成された各トランジスタの性能や、ロット間での
トランジスタの性能を、常に一定にすることが可能なト
ランジスタの製造方法を提供することを目的とする。
は、同一基板上における膜厚の均一性は、±２％と良好
であるが、ロット間での膜厚制御が困難であり、ロット
間でのトランジスタの性能を常に一定に保つことができ
ないという問題がある。本発明は、このような従来の問
題点を解決することを課題とするものであり、同一基板
上に形成された各トランジスタの性能や、ロット間での
トランジスタの性能を、常に一定にすることが可能なト
ランジスタの製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に、本発明は、ゲート電極下に形成されたチャネルの導
通方向両側に、低濃度不純物領域と高濃度不純物領域と
からなる不純物領域が形成されたＬＤＤ構造を有する電
界効果型トランジスタの製造方法において、所望の処理
が行われた半導体基板上に、ゲート酸化膜を介してゲー
ト電極形成材料膜を堆積する第一工程と、前記ゲート電
極形成材料膜を選択的に除去し、前記チャネルが形成さ
れる領域上に第一のゲート電極形成材料膜を残存させる
と共に、前記低濃度不純物領域となる領域上であって、
当該第一のゲート電極形成材料膜と所定の隙間を開けた
位置に、所定幅を備えた第二のゲート電極形成材料膜を
残存させる第二工程と、前記第一のゲート電極形成材料
膜および第二のゲート電極形成材料膜をマスクとして、
低濃度不純物領域形成用不純物を注入する第三工程と、
前記低濃度不純物領域形成用不純物を注入した後、前記
隙間が酸化膜で埋め込まれ且つ前記第二のゲート電極形
成材料膜の全てが酸化膜となるまで、酸化を行う第四工
程と、前記酸化膜および残存した第一のゲート電極形成
材料膜をマスクとして、高濃度不純物領域形成用不純物
を注入する第五工程と、を含んだことを特徴とする電界
効果型トランジスタの製造方法を提供するものである。
に、本発明は、ゲート電極下に形成されたチャネルの導
通方向両側に、低濃度不純物領域と高濃度不純物領域と
からなる不純物領域が形成されたＬＤＤ構造を有する電
界効果型トランジスタの製造方法において、所望の処理
が行われた半導体基板上に、ゲート酸化膜を介してゲー
ト電極形成材料膜を堆積する第一工程と、前記ゲート電
極形成材料膜を選択的に除去し、前記チャネルが形成さ
れる領域上に第一のゲート電極形成材料膜を残存させる
と共に、前記低濃度不純物領域となる領域上であって、
当該第一のゲート電極形成材料膜と所定の隙間を開けた
位置に、所定幅を備えた第二のゲート電極形成材料膜を
残存させる第二工程と、前記第一のゲート電極形成材料
膜および第二のゲート電極形成材料膜をマスクとして、
低濃度不純物領域形成用不純物を注入する第三工程と、
前記低濃度不純物領域形成用不純物を注入した後、前記
隙間が酸化膜で埋め込まれ且つ前記第二のゲート電極形
成材料膜の全てが酸化膜となるまで、酸化を行う第四工
程と、前記酸化膜および残存した第一のゲート電極形成
材料膜をマスクとして、高濃度不純物領域形成用不純物
を注入する第五工程と、を含んだことを特徴とする電界
効果型トランジスタの製造方法を提供するものである。
【０００７】
【作用】本発明によれば、チャネルが形成される領域上
に残存させた第一のゲート電極形成材料膜と、低濃度不
純物領域となる領域上であって、当該第一のゲート電極
形成材料膜と所定の隙間を開けた位置に残存させた所定
幅を備えた第二のゲート電極形成材料膜をマスクとし
て、低濃度不純物領域形成用不純物を注入した後、前記
隙間が酸化膜で埋め込まれ且つ前記第二のゲート電極形
成材料膜の全てが酸化膜となるまで、前記第一のゲート
電極形成材料膜および第二のゲート電極形成材料膜を酸
化することで、ゲート電極が得られると共に、当該ゲー
ト電極の表面（上面および側壁）に酸化膜が形成され
る。
に残存させた第一のゲート電極形成材料膜と、低濃度不
純物領域となる領域上であって、当該第一のゲート電極
形成材料膜と所定の隙間を開けた位置に残存させた所定
幅を備えた第二のゲート電極形成材料膜をマスクとし
て、低濃度不純物領域形成用不純物を注入した後、前記
隙間が酸化膜で埋め込まれ且つ前記第二のゲート電極形
成材料膜の全てが酸化膜となるまで、前記第一のゲート
電極形成材料膜および第二のゲート電極形成材料膜を酸
化することで、ゲート電極が得られると共に、当該ゲー
ト電極の表面（上面および側壁）に酸化膜が形成され
る。
【０００８】また、前記酸化の際の熱により、前記低濃
度不純物領域形成用不純物を拡散して、低濃度不純物領
域を形成することもできる。ここで、前記ゲート電極の
表面に形成された酸化膜は、たとえば、サイドウォール
法のように、ＨＴＯやＮＳＧなどの絶縁膜を堆積した
後、これをエッチバックして得られたものと異なり、一
定の膜厚で形成される。すなわち、ゲート電極の側壁に
は、チャネルの導通方向の幅が均一な酸化膜が形成され
る。
度不純物領域形成用不純物を拡散して、低濃度不純物領
域を形成することもできる。ここで、前記ゲート電極の
表面に形成された酸化膜は、たとえば、サイドウォール
法のように、ＨＴＯやＮＳＧなどの絶縁膜を堆積した
後、これをエッチバックして得られたものと異なり、一
定の膜厚で形成される。すなわち、ゲート電極の側壁に
は、チャネルの導通方向の幅が均一な酸化膜が形成され
る。
【０００９】そして、この酸化膜および残存した第一の
ゲート電極形成材料膜（すなわち、ゲート電極）をマス
クとして、高濃度不純物領域形成用不純物を注入するた
め、同一基板上に形成される各々の低濃度不純物領域の
幅および高濃度不純物の幅は、常に均一に形成される。
また、ロット間でのばらつきも抑制される。なお、前記
所定の隙間および第二のゲート電極形成材料膜の幅は、
目的とするトランジスタの電気特性により決定されるも
のである。具体的には、目的とする低濃度不純物領域の
チャネル導通方向の幅および高濃度不純物領域のチャネ
ル導通方向の幅により、任意に決定すればよい。
ゲート電極形成材料膜（すなわち、ゲート電極）をマス
クとして、高濃度不純物領域形成用不純物を注入するた
め、同一基板上に形成される各々の低濃度不純物領域の
幅および高濃度不純物の幅は、常に均一に形成される。
また、ロット間でのばらつきも抑制される。なお、前記
所定の隙間および第二のゲート電極形成材料膜の幅は、
目的とするトランジスタの電気特性により決定されるも
のである。具体的には、目的とする低濃度不純物領域の
チャネル導通方向の幅および高濃度不純物領域のチャネ
ル導通方向の幅により、任意に決定すればよい。
【００１０】
【実施例】次に、本発明に係る一実施例について、図面
を参照して説明する。図１ないし図７は、本発明の実施
例に係るｎ−ＭＯＳ（n-Metal Oxide Semiconductor ）
トランジスタの製造方法の一部を示す部分断面図であ
る。図１に示す工程では、半導体基板１上に、膜厚が１
５０Å程度のゲート酸化膜２を形成する。次に、ゲート
酸化膜２上に、ゲート電極形成材料膜として、膜厚が３
５００Å程度の多結晶シリコン膜３を形成する。次い
で、多結晶シリコン膜３のシート抵抗が、２５Ω／□と
なるように、当該多結晶シリコン膜３に、リン（Ｐ）を
注入する。
を参照して説明する。図１ないし図７は、本発明の実施
例に係るｎ−ＭＯＳ（n-Metal Oxide Semiconductor ）
トランジスタの製造方法の一部を示す部分断面図であ
る。図１に示す工程では、半導体基板１上に、膜厚が１
５０Å程度のゲート酸化膜２を形成する。次に、ゲート
酸化膜２上に、ゲート電極形成材料膜として、膜厚が３
５００Å程度の多結晶シリコン膜３を形成する。次い
で、多結晶シリコン膜３のシート抵抗が、２５Ω／□と
なるように、当該多結晶シリコン膜３に、リン（Ｐ）を
注入する。
【００１１】次に、図２に示す工程では、図１に示す工
程で得た多結晶シリコン膜３上に、レジスト膜を塗布す
る。次いで、前記レジスト膜にパターニングを行い、後
にチャネルとなる領域上に、前記レジスト膜を残存させ
ると共に、後に低濃度不純物領域となる領域上であっ
て、前記チャネルとなる領域の端部と所定の隙間ｂを開
けた位置に、所定幅ａを備えたレジスト膜を残存させ、
レジストパターン４を形成する。
程で得た多結晶シリコン膜３上に、レジスト膜を塗布す
る。次いで、前記レジスト膜にパターニングを行い、後
にチャネルとなる領域上に、前記レジスト膜を残存させ
ると共に、後に低濃度不純物領域となる領域上であっ
て、前記チャネルとなる領域の端部と所定の隙間ｂを開
けた位置に、所定幅ａを備えたレジスト膜を残存させ、
レジストパターン４を形成する。
【００１２】なお、本実施例では、所定幅ａ＝０．０７
０μｍ、所定の隙間ｂ＝０．０８６μｍとした。ここ
で、この所定幅ａおよび所定の隙間ｂは、目的とするト
ランジスタの電気特性（具体的には、図５に示すシリコ
ン酸化膜６のチャネル導通方向の幅ｃ）により、任意に
決定されるが、後述する工程で、レジストパターン４を
マスクとしてパターニングされた多結晶シリコン膜を酸
化する工程において、前記所定幅ａの多結晶シリコン膜
が完全に酸化され且つ所定の隙間ｂが、シリコン酸化膜
により完全に埋め込まれる条件を満たすように、ａとｂ
の関係は決定される。
０μｍ、所定の隙間ｂ＝０．０８６μｍとした。ここ
で、この所定幅ａおよび所定の隙間ｂは、目的とするト
ランジスタの電気特性（具体的には、図５に示すシリコ
ン酸化膜６のチャネル導通方向の幅ｃ）により、任意に
決定されるが、後述する工程で、レジストパターン４を
マスクとしてパターニングされた多結晶シリコン膜を酸
化する工程において、前記所定幅ａの多結晶シリコン膜
が完全に酸化され且つ所定の隙間ｂが、シリコン酸化膜
により完全に埋め込まれる条件を満たすように、ａとｂ
の関係は決定される。
【００１３】また、チャネルとなる領域上に残存させる
レジスト膜は、後述する後の工程で行う多結晶シリコン
膜の酸化工程により形成されるゲート電極が、目的の大
きさとなるように設定したサイズで残存させる。次に、
図３に示す工程では、図２に示す工程で得たレジストパ
ターン４をマスクとして、多結晶シリコン膜３に異方性
エッチングを行い、第一の多結晶シリコン膜３Ａおよび
第二の多結晶シリコン膜３Ｂを得る。
レジスト膜は、後述する後の工程で行う多結晶シリコン
膜の酸化工程により形成されるゲート電極が、目的の大
きさとなるように設定したサイズで残存させる。次に、
図３に示す工程では、図２に示す工程で得たレジストパ
ターン４をマスクとして、多結晶シリコン膜３に異方性
エッチングを行い、第一の多結晶シリコン膜３Ａおよび
第二の多結晶シリコン膜３Ｂを得る。
【００１４】次いで、図４に示す工程では、図３に示す
工程で得た第一の多結晶シリコン膜３Ａおよび第二の多
結晶シリコン膜３Ｂ上に、レジストパターン４を残した
ままこれらをマスクとして、ｎ- 領域形成用イオン５と
して、リン（Ｐ）を、ドーズ量＝４×１０13ｃｍ-2、エ
ネルギー＝７０ＫｅＶで注入する。なお、本実施例で
は、ｎ- 領域形成用イオン５が、請求項１でいう低濃度
不純物領域形成用不純物に相当する。
工程で得た第一の多結晶シリコン膜３Ａおよび第二の多
結晶シリコン膜３Ｂ上に、レジストパターン４を残した
ままこれらをマスクとして、ｎ- 領域形成用イオン５と
して、リン（Ｐ）を、ドーズ量＝４×１０13ｃｍ-2、エ
ネルギー＝７０ＫｅＶで注入する。なお、本実施例で
は、ｎ- 領域形成用イオン５が、請求項１でいう低濃度
不純物領域形成用不純物に相当する。
【００１５】次に、図５に示す工程では、レジストパタ
ーン４を除去した後、８５０℃でウエット酸化を１０分
間行う。この時、第一の多結晶シリコン膜３Ａおよび第
二の多結晶シリコン膜３Ｂは、表面から徐々に酸化され
てシリコン酸化膜６となり、第一の多結晶シリコン膜３
Ａと第二の多結晶シリコン膜３Ｂとの間に形成されてい
た隙間を徐々に埋め込んでいく。そして、この酸化によ
り、第二の多結晶シリコン膜３Ｂの全てがシリコン酸化
膜６となった時、前記隙間は、シリコン酸化膜６により
完全に埋め込まれた状態となる。
ーン４を除去した後、８５０℃でウエット酸化を１０分
間行う。この時、第一の多結晶シリコン膜３Ａおよび第
二の多結晶シリコン膜３Ｂは、表面から徐々に酸化され
てシリコン酸化膜６となり、第一の多結晶シリコン膜３
Ａと第二の多結晶シリコン膜３Ｂとの間に形成されてい
た隙間を徐々に埋め込んでいく。そして、この酸化によ
り、第二の多結晶シリコン膜３Ｂの全てがシリコン酸化
膜６となった時、前記隙間は、シリコン酸化膜６により
完全に埋め込まれた状態となる。
【００１６】この酸化工程により、第一の多結晶シリコ
ン膜３Ａの表面もある程度シリコン酸化膜６に変化する
が、第一の多結晶シリコン膜３Ａは、前述した図２に示
す工程で、この酸化工程が終了した際に残存する第一の
シリコン酸化膜３Ａの大きさが、目的とするゲート電極
８の大きさとなるように、パターニングされているた
め、所望サイズのゲート電極８を形成することができ
る。
ン膜３Ａの表面もある程度シリコン酸化膜６に変化する
が、第一の多結晶シリコン膜３Ａは、前述した図２に示
す工程で、この酸化工程が終了した際に残存する第一の
シリコン酸化膜３Ａの大きさが、目的とするゲート電極
８の大きさとなるように、パターニングされているた
め、所望サイズのゲート電極８を形成することができ
る。
【００１７】このようにして、ゲート電極８の表面（上
面および側壁）に、シリコン酸化膜６を形成した。この
シリコン酸化膜６は、ゲート電極８の側壁からチャネル
の導通方向の幅がｃとなるが、この幅ｃは、前記所定幅
ａおよび所定の隙間ｂにより決定される。従って、幅ｃ
を簡単に均一化できる。また、この酸化工程で行う熱処
理により、ｎ- 領域形成用イオン５が拡散し、低濃度不
純物領域、すなわち、ｎ- 領域７が形成される。
面および側壁）に、シリコン酸化膜６を形成した。この
シリコン酸化膜６は、ゲート電極８の側壁からチャネル
の導通方向の幅がｃとなるが、この幅ｃは、前記所定幅
ａおよび所定の隙間ｂにより決定される。従って、幅ｃ
を簡単に均一化できる。また、この酸化工程で行う熱処
理により、ｎ- 領域形成用イオン５が拡散し、低濃度不
純物領域、すなわち、ｎ- 領域７が形成される。
【００１８】次に、図６に示す工程では、図５に示す工
程で得たシリコン酸化膜６およびゲート電極８をマスク
として、ｎ+ 領域形成用イオン９として、リン（Ｐ）
を、ドーズ量＝５×１０15ｃｍ-2、エネルギー＝４５Ｋ
ｅＶで注入する。なお、本実施例では、ｎ+ 領域形成用
イオン９が、請求項１でいう高濃度不純物領域形成用不
純物に相当する。
程で得たシリコン酸化膜６およびゲート電極８をマスク
として、ｎ+ 領域形成用イオン９として、リン（Ｐ）
を、ドーズ量＝５×１０15ｃｍ-2、エネルギー＝４５Ｋ
ｅＶで注入する。なお、本実施例では、ｎ+ 領域形成用
イオン９が、請求項１でいう高濃度不純物領域形成用不
純物に相当する。
【００１９】次いで、図７に示す工程では、９５０℃の
窒素雰囲気で、３０分間の熱処理を行い、ｎ+ 領域形成
用イオン９を拡散させ、高濃度不純物領域、すなわち、
ｎ+領域１０を形成する。このように、ｎ- 領域７のチ
ャネル導通方向の幅およびｎ+ 領域１０のチャネル導通
方向の幅は、シリコン酸化膜６の幅ｃにより決定される
ため、同一基板上に形成される各々のｎ- 領域７のチャ
ネル導通方向の幅およびｎ+ 領域１０のチャネル導通方
向の幅は、常に均一に形成される。また、ロット間での
ばらつきも抑制される。
窒素雰囲気で、３０分間の熱処理を行い、ｎ+ 領域形成
用イオン９を拡散させ、高濃度不純物領域、すなわち、
ｎ+領域１０を形成する。このように、ｎ- 領域７のチ
ャネル導通方向の幅およびｎ+ 領域１０のチャネル導通
方向の幅は、シリコン酸化膜６の幅ｃにより決定される
ため、同一基板上に形成される各々のｎ- 領域７のチャ
ネル導通方向の幅およびｎ+ 領域１０のチャネル導通方
向の幅は、常に均一に形成される。また、ロット間での
ばらつきも抑制される。
【００２０】その後、所望の工程を行い、ｎ−ＭＯＳト
ランジスタを完成する。なお、本実施例では、ｎ- 領域
形成用イオン５として、リン（Ｐ）を使用したが、これ
に限らず、たとえば、ヒ素（Ａｓ）など、他のｎ形不純
物を使用してもよい。また、本実施例では、ｎ+ 領域形
成用イオン９として、リン（Ｐ）を使用したが、これに
限らず、たとえば、ヒ素（Ａｓ）など、他のｎ形不純物
を使用してもよい。
ランジスタを完成する。なお、本実施例では、ｎ- 領域
形成用イオン５として、リン（Ｐ）を使用したが、これ
に限らず、たとえば、ヒ素（Ａｓ）など、他のｎ形不純
物を使用してもよい。また、本実施例では、ｎ+ 領域形
成用イオン９として、リン（Ｐ）を使用したが、これに
限らず、たとえば、ヒ素（Ａｓ）など、他のｎ形不純物
を使用してもよい。
【００２１】そしてまた、本実施例では、ｎ−ＭＯＳト
ランジスタを製造する方法について説明したが、これに
限らず、ｐ−ＭＯＳトランジスタについても同様の方法
で製造できることは勿論である。なお、この場合は、ｐ
形の低濃度不純物領域形成用不純物、すなわち、ｐ- 領
域形成用不純物や、ｐ形の高濃度不純物領域形成用不純
物、すなわち、ｐ+ 領域形成用不純物として、ホウ素
（Ｂ）やガリウム（Ｇａ）などのｐ形不純物を使用すれ
ばよい。また、本実施例では、ゲート電極形成材料膜と
して、多結晶シリコン膜を使用したが、これに限らず、
ゲート電極を形成でき且つ酸化されて酸化膜を形成可能
な膜であれば、他の膜を使用してもよい。
ランジスタを製造する方法について説明したが、これに
限らず、ｐ−ＭＯＳトランジスタについても同様の方法
で製造できることは勿論である。なお、この場合は、ｐ
形の低濃度不純物領域形成用不純物、すなわち、ｐ- 領
域形成用不純物や、ｐ形の高濃度不純物領域形成用不純
物、すなわち、ｐ+ 領域形成用不純物として、ホウ素
（Ｂ）やガリウム（Ｇａ）などのｐ形不純物を使用すれ
ばよい。また、本実施例では、ゲート電極形成材料膜と
して、多結晶シリコン膜を使用したが、これに限らず、
ゲート電極を形成でき且つ酸化されて酸化膜を形成可能
な膜であれば、他の膜を使用してもよい。
【００２２】そしてまた、本実施例では、多結晶シリコ
ン膜の酸化工程時に、ｎ- 領域形成用イオン５を拡散さ
せて、ｎ- 領域７を形成したが、これに限らず、たとえ
ば、ｎ- 領域形成用イオン５を注入した直後に、これを
拡散するための熱処理を行ってもよく、また、多結晶シ
リコン膜を酸化した後に、ｎ- 領域形成用イオン５を拡
散するための熱処理を行ってもよい。
ン膜の酸化工程時に、ｎ- 領域形成用イオン５を拡散さ
せて、ｎ- 領域７を形成したが、これに限らず、たとえ
ば、ｎ- 領域形成用イオン５を注入した直後に、これを
拡散するための熱処理を行ってもよく、また、多結晶シ
リコン膜を酸化した後に、ｎ- 領域形成用イオン５を拡
散するための熱処理を行ってもよい。
【００２３】
【発明の効果】以上説明したように、本発明に係る電界
効果型トランジスタの製造方法によれば、チャネルが形
成される領域上に第一のゲート電極形成材料膜を残存さ
せると共に、前記低濃度不純物領域となる領域上であっ
て、当該第一のゲート電極形成材料膜と所定の隙間を開
けた位置に、所定幅を備えた第二のゲート電極形成材料
膜を残存させ、当該第一のゲート電極形成材料膜および
第二のゲート電極形成材料膜をマスクとして、低濃度不
純物領域形成用不純物を注入した後、前記隙間が酸化膜
で埋め込まれ且つ前記第二のゲート電極形成材料膜の全
てが酸化膜となるまで酸化を行うため、ゲート電極の側
壁に、チャネルの導通方向の幅が均一な酸化膜を形成す
ることができる。
効果型トランジスタの製造方法によれば、チャネルが形
成される領域上に第一のゲート電極形成材料膜を残存さ
せると共に、前記低濃度不純物領域となる領域上であっ
て、当該第一のゲート電極形成材料膜と所定の隙間を開
けた位置に、所定幅を備えた第二のゲート電極形成材料
膜を残存させ、当該第一のゲート電極形成材料膜および
第二のゲート電極形成材料膜をマスクとして、低濃度不
純物領域形成用不純物を注入した後、前記隙間が酸化膜
で埋め込まれ且つ前記第二のゲート電極形成材料膜の全
てが酸化膜となるまで酸化を行うため、ゲート電極の側
壁に、チャネルの導通方向の幅が均一な酸化膜を形成す
ることができる。
【００２４】このため、前記ゲート電極と酸化膜とをマ
スクとして、高濃度不純物領域形成用不純物を注入する
ことで、同一基板上に形成される各々の低濃度不純物領
域の幅および高濃度不純物の幅を、常に均一にすること
ができる。また、ロット間でのばらつきを抑制すること
もできる。この結果、同一基板上に形成された各トラン
ジスタの性能や、ロット間でのトランジスタの性能を、
常に一定にすることが可能となる。
スクとして、高濃度不純物領域形成用不純物を注入する
ことで、同一基板上に形成される各々の低濃度不純物領
域の幅および高濃度不純物の幅を、常に均一にすること
ができる。また、ロット間でのばらつきを抑制すること
もできる。この結果、同一基板上に形成された各トラン
ジスタの性能や、ロット間でのトランジスタの性能を、
常に一定にすることが可能となる。
【図１】本発明の実施例に係るｎ−ＭＯＳトランジスタ
の製造方法の一部を示す部分断面図である。
の製造方法の一部を示す部分断面図である。
【図２】本発明の実施例に係るｎ−ＭＯＳトランジスタ
の製造方法の一部を示す部分断面図である。
の製造方法の一部を示す部分断面図である。
【図３】本発明の実施例に係るｎ−ＭＯＳトランジスタ
の製造方法の一部を示す部分断面図である。
の製造方法の一部を示す部分断面図である。
【図４】本発明の実施例に係るｎ−ＭＯＳトランジスタ
の製造方法の一部を示す部分断面図である。
の製造方法の一部を示す部分断面図である。
【図５】本発明の実施例に係るｎ−ＭＯＳトランジスタ
の製造方法の一部を示す部分断面図である。
の製造方法の一部を示す部分断面図である。
【図６】本発明の実施例に係るｎ−ＭＯＳトランジスタ
の製造方法の一部を示す部分断面図である。
の製造方法の一部を示す部分断面図である。
【図７】本発明の実施例に係るｎ−ＭＯＳトランジスタ
の製造方法の一部を示す部分断面図である。
の製造方法の一部を示す部分断面図である。
１ 半導体基板 ２ ゲート酸化膜 ３ 多結晶シリコン膜 ４ レジストパターン ５ ｎ- 領域形成用イオン ６ シリコン酸化膜 ７ ｎ- 領域 ８ ゲート電極 ９ ｎ+ 領域形成用イオン １０ ｎ+ 領域
Claims (1)
- 【請求項１】 ゲート電極下に形成されたチャネルの導
通方向両側に、低濃度不純物領域と高濃度不純物領域と
からなる不純物領域が形成されたＬＤＤ構造を有する電
界効果型トランジスタの製造方法において、 所望の処理が行われた半導体基板上に、ゲート酸化膜を
介してゲート電極形成材料膜を堆積する第一工程と、前
記ゲート電極形成材料膜を選択的に除去し、前記チャネ
ルが形成される領域上に第一のゲート電極形成材料膜を
残存させると共に、前記低濃度不純物領域となる領域上
であって、当該第一のゲート電極形成材料膜と所定の隙
間を開けた位置に、所定幅を備えた第二のゲート電極形
成材料膜を残存させる第二工程と、前記第一のゲート電
極形成材料膜および第二のゲート電極形成材料膜をマス
クとして、低濃度不純物領域形成用不純物を注入する第
三工程と、前記低濃度不純物領域形成用不純物を注入し
た後、前記隙間が酸化膜で埋め込まれ且つ前記第二のゲ
ート電極形成材料膜の全てが酸化膜となるまで、酸化を
行う第四工程と、前記酸化膜および残存した第一のゲー
ト電極形成材料膜をマスクとして、高濃度不純物領域形
成用不純物を注入する第五工程と、を含んだことを特徴
とする電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30065993A JPH07153940A (ja) | 1993-11-30 | 1993-11-30 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30065993A JPH07153940A (ja) | 1993-11-30 | 1993-11-30 | 電界効果型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07153940A true JPH07153940A (ja) | 1995-06-16 |
Family
ID=17887527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30065993A Pending JPH07153940A (ja) | 1993-11-30 | 1993-11-30 | 電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07153940A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11147322A (ja) * | 1997-08-29 | 1999-06-02 | Seiko Epson Corp | プリンタ |
| JP2004284367A (ja) * | 1997-08-29 | 2004-10-14 | Seiko Epson Corp | プリンタ |
| JP2009206412A (ja) * | 2008-02-29 | 2009-09-10 | Oki Semiconductor Co Ltd | 半導体装置の製造方法。 |
-
1993
- 1993-11-30 JP JP30065993A patent/JPH07153940A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11147322A (ja) * | 1997-08-29 | 1999-06-02 | Seiko Epson Corp | プリンタ |
| JP2004284367A (ja) * | 1997-08-29 | 2004-10-14 | Seiko Epson Corp | プリンタ |
| JP2009206412A (ja) * | 2008-02-29 | 2009-09-10 | Oki Semiconductor Co Ltd | 半導体装置の製造方法。 |
| JP4503080B2 (ja) * | 2008-02-29 | 2010-07-14 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法。 |
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