JPH0724311B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0724311B2 JPH0724311B2 JP14223588A JP14223588A JPH0724311B2 JP H0724311 B2 JPH0724311 B2 JP H0724311B2 JP 14223588 A JP14223588 A JP 14223588A JP 14223588 A JP14223588 A JP 14223588A JP H0724311 B2 JPH0724311 B2 JP H0724311B2
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- Japan
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- gate electrode
- impurity
- conductivity type
- source
- cvd film
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法に関し、さらに詳し
くは、ショートチャネルMOS型電界効果トランジスタに
おけるパンチスルー耐圧向上のための，いわゆるLDD構
造の形成方法の改良に係るものである。
くは、ショートチャネルMOS型電界効果トランジスタに
おけるパンチスルー耐圧向上のための，いわゆるLDD構
造の形成方法の改良に係るものである。
一般的に、微細化されたショートチャネルMOS（Metal O
xide Semiconductor）型電界効果トランジスタにおいて
は、パンチスルー耐圧，つまり、この場合には、装置の
ドレイン耐圧を向上させるために、そのドレイン拡散領
域に対して、いわゆるLDD（Lightly Doped Drain）構
造，すなわちゲート電極の近傍でのドレイン拡散領域部
分の不純物濃度を、それ以外の領域部分の不純物濃度よ
りも小さくさせた構造を採用することが多い。
xide Semiconductor）型電界効果トランジスタにおいて
は、パンチスルー耐圧，つまり、この場合には、装置の
ドレイン耐圧を向上させるために、そのドレイン拡散領
域に対して、いわゆるLDD（Lightly Doped Drain）構
造，すなわちゲート電極の近傍でのドレイン拡散領域部
分の不純物濃度を、それ以外の領域部分の不純物濃度よ
りも小さくさせた構造を採用することが多い。
従来例によるこの種のショートチャネルMOS型電界効果
トランジスタにおけるLDD構造の概要構成を第３図に模
式的に示し、また、同上半導体基板での−線部にお
ける不純物の濃度プロファイルを第４図に示してある。
トランジスタにおけるLDD構造の概要構成を第３図に模
式的に示し、また、同上半導体基板での−線部にお
ける不純物の濃度プロファイルを第４図に示してある。
第３図に示す従来例構成において、符号１はＰ形（こゝ
では、第１導電形）のシリコン半導体基板（またはウエ
ル）であり、２は素子間分離のための厚いフィールド酸
化膜である。また、３は前記半導体基板１の主面上の所
定位置に薄いゲート酸化膜４を介して選択的に形成され
たゲート電極、５はこのゲート電極３の両端部に形成さ
れたサイドウォールであり、さらに、６は前記ゲート電
極３を挟んで基板主面に拡散形成されたソース，ドレイ
ン領域となるＮ形（こゝでは、第２導電形）の不純物拡
散領域であつて、ゲート電極３の両端部に接近した部分
での比較的低濃度のN-領域部分6aと、それ以外の部分で
の比較的高濃度のN+領域部分6bとで形成されている。
では、第１導電形）のシリコン半導体基板（またはウエ
ル）であり、２は素子間分離のための厚いフィールド酸
化膜である。また、３は前記半導体基板１の主面上の所
定位置に薄いゲート酸化膜４を介して選択的に形成され
たゲート電極、５はこのゲート電極３の両端部に形成さ
れたサイドウォールであり、さらに、６は前記ゲート電
極３を挟んで基板主面に拡散形成されたソース，ドレイ
ン領域となるＮ形（こゝでは、第２導電形）の不純物拡
散領域であつて、ゲート電極３の両端部に接近した部分
での比較的低濃度のN-領域部分6aと、それ以外の部分で
の比較的高濃度のN+領域部分6bとで形成されている。
こゝで、前記シリコン半導体基板１でのゲート電極３を
配したチャネル部における不純物の濃度プロファイル
は、第４図に示す通りである。
配したチャネル部における不純物の濃度プロファイル
は、第４図に示す通りである。
そして、前記装置構成は、例えば、次のようにして製造
される。まず、Ｐ形のシリコン半導体基板（またはウエ
ル）１上にあつて、素子間分離のための厚いフィールド
酸化膜２を形成させて、活性領域の形成範囲を設定して
おき、ついで、この活性領域の形成範囲には、前記第４
図に示すように、ゲートしきい値電圧Vth制御用の濃度
プロファイルと、パンチスルー抑制用の濃度プロファ
イルを得るためのＰ形不純物，こゝでは、B+イオンを
低加速，高加速の２回に分けてそれぞれに注入する。
される。まず、Ｐ形のシリコン半導体基板（またはウエ
ル）１上にあつて、素子間分離のための厚いフィールド
酸化膜２を形成させて、活性領域の形成範囲を設定して
おき、ついで、この活性領域の形成範囲には、前記第４
図に示すように、ゲートしきい値電圧Vth制御用の濃度
プロファイルと、パンチスルー抑制用の濃度プロファ
イルを得るためのＰ形不純物，こゝでは、B+イオンを
低加速，高加速の２回に分けてそれぞれに注入する。
次に、前記半導体基板１上の所定位置に、薄いゲート酸
化膜４を介したゲート電極３をパターニングして選択的
に形成させ、かつこのゲート電極３をマスクに用いて、
LDD構造でのN-ソース，ドレイン注入をなし、また、こ
れらの上にCVD膜をデポジットし、かつこれを異方性エ
ッチングして前記ゲート電極３の両端部にサイドウォー
ル５を形成させ、その後，今度は、このサイドウォール
５をマスクに用いて、LDD構造でのN+ソース，ドレイン
注入をなし、このようにしてN-領域部分6aおよびN+領域
部分6bからなる不純物拡散領域６を形成するのである。
化膜４を介したゲート電極３をパターニングして選択的
に形成させ、かつこのゲート電極３をマスクに用いて、
LDD構造でのN-ソース，ドレイン注入をなし、また、こ
れらの上にCVD膜をデポジットし、かつこれを異方性エ
ッチングして前記ゲート電極３の両端部にサイドウォー
ル５を形成させ、その後，今度は、このサイドウォール
５をマスクに用いて、LDD構造でのN+ソース，ドレイン
注入をなし、このようにしてN-領域部分6aおよびN+領域
部分6bからなる不純物拡散領域６を形成するのである。
また、この構成によつても、パンチスルー耐圧がもたな
い場合には、基板濃度（またはウエル濃度）を、次第に
高めて対処している。
い場合には、基板濃度（またはウエル濃度）を、次第に
高めて対処している。
すなわち，前記のように構成されるショートチャネルMO
S型電界効果トランジスタにおいては、ゲート電極３で
の端部近傍の部分に、ドレイン領域６の低濃度不純物に
よるN-領域部分6aが、また、それ以外の部分に、同高濃
度不純物によるN+領域部分6bがそれぞれに形成され、こ
のLDD構造により、いわゆる，オフセットゲートを構成
して、チャネル部での不純物の濃度プロファイルを制御
し、装置のパンチスルー耐圧を向上させるのである。
S型電界効果トランジスタにおいては、ゲート電極３で
の端部近傍の部分に、ドレイン領域６の低濃度不純物に
よるN-領域部分6aが、また、それ以外の部分に、同高濃
度不純物によるN+領域部分6bがそれぞれに形成され、こ
のLDD構造により、いわゆる，オフセットゲートを構成
して、チャネル部での不純物の濃度プロファイルを制御
し、装置のパンチスルー耐圧を向上させるのである。
しかしながら、前記の各工程を経て製造される従来例で
のLDD構造を有するショートチャネルMOS型電界効果トラ
ンジスタにおいては、装置構成の微細化に伴なうパンチ
スルー耐圧の低下によつて、半導体基板全体（ウエル全
体）の不純物濃度を次第に高めてゆく傾向にあり、この
結果，基板バイアス効果の影響が大きくなつて、装置の
動作が不安定になるほか、そのしきい値電圧Ｖもまた、
外乱などのために大きく変動すると云う問題点があつ
た。
のLDD構造を有するショートチャネルMOS型電界効果トラ
ンジスタにおいては、装置構成の微細化に伴なうパンチ
スルー耐圧の低下によつて、半導体基板全体（ウエル全
体）の不純物濃度を次第に高めてゆく傾向にあり、この
結果，基板バイアス効果の影響が大きくなつて、装置の
動作が不安定になるほか、そのしきい値電圧Ｖもまた、
外乱などのために大きく変動すると云う問題点があつ
た。
この発明は、従来このような問題点を解消するためにな
されたもので、その目的とするところは、半導体基板全
体（ウエル全体）の不純物濃度の増加に伴なう基板バイ
アス効果を最少限に留めて、安定した動作を得られるよ
うにした，この種の半導体装置の製造方法，こゝでは、
LDD構造によるショートチャネルMOS型電界効果トランジ
スタを提供することである。
されたもので、その目的とするところは、半導体基板全
体（ウエル全体）の不純物濃度の増加に伴なう基板バイ
アス効果を最少限に留めて、安定した動作を得られるよ
うにした，この種の半導体装置の製造方法，こゝでは、
LDD構造によるショートチャネルMOS型電界効果トランジ
スタを提供することである。
前記目的を達成するために、この発明に係る半導体装置
の製造方法は、ゲート電極の両端部に形成されるサイド
ウォールとして、基板と同一導電形の不純物をドープし
たCVD膜を設け、基板上でのソース，ドレイン各領域の
熱拡散処理時に、このCVD膜から同時に不純物拡散を行
なうようにしたものである。
の製造方法は、ゲート電極の両端部に形成されるサイド
ウォールとして、基板と同一導電形の不純物をドープし
たCVD膜を設け、基板上でのソース，ドレイン各領域の
熱拡散処理時に、このCVD膜から同時に不純物拡散を行
なうようにしたものである。
すなわち，この発明は、第１導電形の半導体基板上に、
ゲート酸化膜を介して形成されるゲート電極と、このゲ
ート電極を挟んで拡散形成されるソース，ドレインの各
領域となる第２導電形の不純物拡散領域とを有するMOS
型電界効果トランジスタにおいて、前記ゲート電極の両
端部，またはゲート電極の両端部に対応する部分に、サ
イドウォールとしての第１導電形の不純物を含むCVD膜
を選択的に形成させた後，前記ソース，ドレインの各領
域形成のための第２導電形の不純物の熱拡散処理と同時
に、前記サイドウォールとしてのCVD膜からの第１導電
形の不純物を拡散させてLDD構造を得るようにしたこと
を特徴とする半導体装置の製造方法である。
ゲート酸化膜を介して形成されるゲート電極と、このゲ
ート電極を挟んで拡散形成されるソース，ドレインの各
領域となる第２導電形の不純物拡散領域とを有するMOS
型電界効果トランジスタにおいて、前記ゲート電極の両
端部，またはゲート電極の両端部に対応する部分に、サ
イドウォールとしての第１導電形の不純物を含むCVD膜
を選択的に形成させた後，前記ソース，ドレインの各領
域形成のための第２導電形の不純物の熱拡散処理と同時
に、前記サイドウォールとしてのCVD膜からの第１導電
形の不純物を拡散させてLDD構造を得るようにしたこと
を特徴とする半導体装置の製造方法である。
従つて、この発明方法においては、ソース，ドレインの
各領域形成のための第２導電形の不純物の熱拡散処理と
同時に、サイドウォールとしてのCVD膜からの第１導電
形の不純物を拡散させるようにしているので、LDD構造
とされる不純物拡散領域が、ソース，ドレインでの不純
物拡散領域のプロファイルを覆つて形成されることにな
り、基板濃度を殆んど変化させずに、十分なパンチスル
ー耐圧をもつLDD構造を得られる。
各領域形成のための第２導電形の不純物の熱拡散処理と
同時に、サイドウォールとしてのCVD膜からの第１導電
形の不純物を拡散させるようにしているので、LDD構造
とされる不純物拡散領域が、ソース，ドレインでの不純
物拡散領域のプロファイルを覆つて形成されることにな
り、基板濃度を殆んど変化させずに、十分なパンチスル
ー耐圧をもつLDD構造を得られる。
以下、この発明に係る半導体装置の製造方法の各別の実
施例につき、第１図および第２図を参照して詳細に説明
する。
施例につき、第１図および第２図を参照して詳細に説明
する。
第１図（ａ）ないし（ｄ）は、この発明の一実施例を適
用したショートチャネルMOS型電界効果トランジスタに
おけるLDD構造の形成方法の主要な製造段階を工程順に
模式的に示したそれぞれに断面図である。
用したショートチャネルMOS型電界効果トランジスタに
おけるLDD構造の形成方法の主要な製造段階を工程順に
模式的に示したそれぞれに断面図である。
これらの第１図（ａ）ないし（ｄ）に示す実施例方法
は、まず、Ｐ形のシリコン半導体基板（またはウエル）
11上にあつて、素子間分離のための厚いフィールド酸化
膜12を形成させて、活性領域の形成範囲を所期通りに設
定すると共に、この形成範囲内での半導体基板11上の所
定位置に、薄いゲート酸化膜14を介したゲート電極13を
パターニングして選択的に形成させておき、ついで、こ
のゲート電極13をマスクに用いて、イオン注入法により
LDD構造でのN-ソース，ドレイン注入をなし、それぞれ
に低濃度不純物注入領域16aを形成させる（同図
（ａ））。
は、まず、Ｐ形のシリコン半導体基板（またはウエル）
11上にあつて、素子間分離のための厚いフィールド酸化
膜12を形成させて、活性領域の形成範囲を所期通りに設
定すると共に、この形成範囲内での半導体基板11上の所
定位置に、薄いゲート酸化膜14を介したゲート電極13を
パターニングして選択的に形成させておき、ついで、こ
のゲート電極13をマスクに用いて、イオン注入法により
LDD構造でのN-ソース，ドレイン注入をなし、それぞれ
に低濃度不純物注入領域16aを形成させる（同図
（ａ））。
また、これらの全面に、Ｐ形の不純物，こゝでは、Ｂ
（ボロン）をドープしたCVD膜をデポジットするか、あ
るいは、CVD膜のデポジット後，B+イオンを注入した不
純物を含むCVD膜15aを堆積させ（同図（ｂ））、かつこ
の不純物を含むCVD膜15aを異方性エッチングすることに
より、前記ゲート電極13の両端部にサイドウォール15を
選択的に形成させる（同図（ｃ））。
（ボロン）をドープしたCVD膜をデポジットするか、あ
るいは、CVD膜のデポジット後，B+イオンを注入した不
純物を含むCVD膜15aを堆積させ（同図（ｂ））、かつこ
の不純物を含むCVD膜15aを異方性エッチングすることに
より、前記ゲート電極13の両端部にサイドウォール15を
選択的に形成させる（同図（ｃ））。
続いて、今度は、前記サイドウォール15をマスクに用い
て、イオン注入法によりN+ソース，ドレイン注入をなし
て、それぞれに高濃度不純物注入領域16bを形成させ、
その後，熱処理することによつて、これらの各不純物注
入領域16a,16bからのＮ型不純物の拡散で、ソース，ド
レインの各領域となる不純物拡散領域16が形成されると
共に、同時にサイドウォール15にドープされたＰ型不純
物の拡散で、LDD構造での不純物拡散領域17が形成され
る（同図（ｄ））もので、このようにして、所期のLDD
構造を有するショートチャネルMOS型電界効果トランジ
スタを構成し得るのである。
て、イオン注入法によりN+ソース，ドレイン注入をなし
て、それぞれに高濃度不純物注入領域16bを形成させ、
その後，熱処理することによつて、これらの各不純物注
入領域16a,16bからのＮ型不純物の拡散で、ソース，ド
レインの各領域となる不純物拡散領域16が形成されると
共に、同時にサイドウォール15にドープされたＰ型不純
物の拡散で、LDD構造での不純物拡散領域17が形成され
る（同図（ｄ））もので、このようにして、所期のLDD
構造を有するショートチャネルMOS型電界効果トランジ
スタを構成し得るのである。
従つて、このように製造されるショートチャネルMOS型
電界効果トランジスタにおいては、LDD構造とされる不
純物拡散領域17が、ソース，ドレインでの不純物拡散領
域16のプロファイルを覆つて形成されるために、従来例
方法でのように、予め半導体基板のチャネル部への不純
物イオンの２重注入などをなさずに、十分なパンチスル
ー耐圧をもつLDD構造が得られ、また、このように基板
濃度を最少限に留めることができることから、その結果
として基板定数を一定範囲内に抑え得るのである。
電界効果トランジスタにおいては、LDD構造とされる不
純物拡散領域17が、ソース，ドレインでの不純物拡散領
域16のプロファイルを覆つて形成されるために、従来例
方法でのように、予め半導体基板のチャネル部への不純
物イオンの２重注入などをなさずに、十分なパンチスル
ー耐圧をもつLDD構造が得られ、また、このように基板
濃度を最少限に留めることができることから、その結果
として基板定数を一定範囲内に抑え得るのである。
また、第２図（ａ）ないし（ｄ）は、この発明の他の実
施例を適用したショートチャネルMOS型電界効果トラン
ジスタにおけるLDD構造の形成方法の主要な製造段階を
工程順に模式的に示したそれぞれに断面図であり、この
実施例方法の場合は、薄いゲート酸化膜を介したゲート
電極の形成に先立ち、別にサイドウォールを形成させ
て、同様にLDD構造を得るようにしたものである。
施例を適用したショートチャネルMOS型電界効果トラン
ジスタにおけるLDD構造の形成方法の主要な製造段階を
工程順に模式的に示したそれぞれに断面図であり、この
実施例方法の場合は、薄いゲート酸化膜を介したゲート
電極の形成に先立ち、別にサイドウォールを形成させ
て、同様にLDD構造を得るようにしたものである。
すなわち，これらの第２図（ａ）ないし（ｄ）に示す実
施例方法は、まず、素子間分離のための厚いフィールド
酸化膜12を形成させたＰ形のシリコン半導体基板（また
はウエル）11上にあつて、Ｎ型の不純物をドープさせた
第１のCVD膜18を形成させ（同図（ａ））、ついで、こ
れらの全面に、同様にＰ型の不純物をドープさせた第２
のCVD膜19a（前例でのCVD膜15aに対応する）を形成させ
（同図（ｂ））た上で、かつこの第２のCVD膜19aを異方
性エッチングしてゲート電極の両端部に対応する部分に
サイドウォール19を選択的に形成させ、これを熱処理す
ることによつて、こゝでも同様に、第１のCVD膜18から
のＮ型の不純物拡散により、ソース，ドレインの各領域
となる不純物拡散領域16を、また同時に、サイドウォー
ル19,ひいては、第２のCVD膜19aからのＰ型の不純物拡
散により、LDD構造での不純物拡散領域17を形成させ
（同図（ｃ））、その後，薄いゲート酸化膜14を介した
ゲート電極13を形成させる（同図（ｄ））もので、この
場合においても、全く同様な作用，効果が得られる。
施例方法は、まず、素子間分離のための厚いフィールド
酸化膜12を形成させたＰ形のシリコン半導体基板（また
はウエル）11上にあつて、Ｎ型の不純物をドープさせた
第１のCVD膜18を形成させ（同図（ａ））、ついで、こ
れらの全面に、同様にＰ型の不純物をドープさせた第２
のCVD膜19a（前例でのCVD膜15aに対応する）を形成させ
（同図（ｂ））た上で、かつこの第２のCVD膜19aを異方
性エッチングしてゲート電極の両端部に対応する部分に
サイドウォール19を選択的に形成させ、これを熱処理す
ることによつて、こゝでも同様に、第１のCVD膜18から
のＮ型の不純物拡散により、ソース，ドレインの各領域
となる不純物拡散領域16を、また同時に、サイドウォー
ル19,ひいては、第２のCVD膜19aからのＰ型の不純物拡
散により、LDD構造での不純物拡散領域17を形成させ
（同図（ｃ））、その後，薄いゲート酸化膜14を介した
ゲート電極13を形成させる（同図（ｄ））もので、この
場合においても、全く同様な作用，効果が得られる。
なお、前記各実施例方法においては、Ｐ形のシリコン半
導体基板に対して、ソース，ドレインの各領域となるＮ
形の不純物拡散領域を形成させてLDD構造を得ている
が、これらの導電形を逆にしてもよいことは勿論であ
る。また、第１図において低濃度不純物注入領域16aをN
+領域としたトランジスタ、すなわちシングル・ソース
・ドレイントランジスタにも適応することが可能であ
る。
導体基板に対して、ソース，ドレインの各領域となるＮ
形の不純物拡散領域を形成させてLDD構造を得ている
が、これらの導電形を逆にしてもよいことは勿論であ
る。また、第１図において低濃度不純物注入領域16aをN
+領域としたトランジスタ、すなわちシングル・ソース
・ドレイントランジスタにも適応することが可能であ
る。
以上詳述したように、この発明方法によれば、MOS型電
界効果トランジスタにおけるLDD構造の形成方法におい
て、ソース，ドレインの各領域形成のための基板とは反
対の導電形の不純物の熱拡散処理と同時に、サイドウォ
ールとしてのCVD膜からの基板と同一の導電形の不純物
を拡散させるようにしているので、LDD構造とされる不
純物拡散領域が、ソース，ドレインでの不純物拡散領域
のプロファイルを覆つて形成されることになり、このた
めに基板濃度を殆んど変化させずに、十分なパンチスル
ー耐圧が得られると共に、しきい値電圧の変動もなく、
非常に安定した動作のLDD構造を構成し得るのである。
界効果トランジスタにおけるLDD構造の形成方法におい
て、ソース，ドレインの各領域形成のための基板とは反
対の導電形の不純物の熱拡散処理と同時に、サイドウォ
ールとしてのCVD膜からの基板と同一の導電形の不純物
を拡散させるようにしているので、LDD構造とされる不
純物拡散領域が、ソース，ドレインでの不純物拡散領域
のプロファイルを覆つて形成されることになり、このた
めに基板濃度を殆んど変化させずに、十分なパンチスル
ー耐圧が得られると共に、しきい値電圧の変動もなく、
非常に安定した動作のLDD構造を構成し得るのである。
第１図（ａ）ないし（ｄ）および第２図（ａ）ないし
（ｄ）はこの発明の各別の実施例を適用したショートチ
ャネルMOS型電界効果トランジスタにおけるLDD構造の形
成方法の主要な製造段階を工程順に模式的に示したそれ
ぞれに断面図であり、また、第３図は従来例方法によつ
て得た同上ショートチャネルMOS型電界効果トランジス
タにおけるLDD構造の概要構成を模式的に示す断面図、
第４図は同上半導体基板での−線部における不純物
の濃度プロファイルを示すグラフである。 11……Ｐ形のシリコン半導体基板、12……フィールド酸
化膜、13……ゲート電極、14……ゲート酸化膜、15a…
…Ｐ形の不純物を含むCVD膜、15……サイドウォール（C
VD膜）、16a……低濃度不純物注入領域、16b……高濃度
不純物注入領域、16……ソース，ドレイン各領域となる
不純物拡散領域、17……LDD構造での不純物拡散領域、1
8……Ｎ型の不純物をドープさせた第１のCVD膜、19a…
…Ｐ型の不純物をドープさせた第２のCVD膜、19……サ
イドウォール（CVD膜）。
（ｄ）はこの発明の各別の実施例を適用したショートチ
ャネルMOS型電界効果トランジスタにおけるLDD構造の形
成方法の主要な製造段階を工程順に模式的に示したそれ
ぞれに断面図であり、また、第３図は従来例方法によつ
て得た同上ショートチャネルMOS型電界効果トランジス
タにおけるLDD構造の概要構成を模式的に示す断面図、
第４図は同上半導体基板での−線部における不純物
の濃度プロファイルを示すグラフである。 11……Ｐ形のシリコン半導体基板、12……フィールド酸
化膜、13……ゲート電極、14……ゲート酸化膜、15a…
…Ｐ形の不純物を含むCVD膜、15……サイドウォール（C
VD膜）、16a……低濃度不純物注入領域、16b……高濃度
不純物注入領域、16……ソース，ドレイン各領域となる
不純物拡散領域、17……LDD構造での不純物拡散領域、1
8……Ｎ型の不純物をドープさせた第１のCVD膜、19a…
…Ｐ型の不純物をドープさせた第２のCVD膜、19……サ
イドウォール（CVD膜）。
Claims (1)
- 【請求項１】第１導電形の半導体基板上に、ゲート酸化
膜を介して形成されるゲート電極と、このゲート電極を
挟んで拡散形成されるソース，ドレインの各領域となる
第２導電形の不純物拡散領域とを有するMOS型電界効果
トランジスタにおいて、前記ゲート電極の両端部，また
はゲート電極の両端部に対応する部分に、サイドウォー
ルとしての第１導電形の不純物を含むCVD膜を選択的に
形成させた後，前記ソース，ドレインの各領域形成のた
めの第２導電形の不純物の熱拡散処理と同時に、前記サ
イドウォールとしてのCVD膜からの第１導電形の不純物
を拡散させてLDD構造を得るようにしたことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14223588A JPH0724311B2 (ja) | 1988-06-09 | 1988-06-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14223588A JPH0724311B2 (ja) | 1988-06-09 | 1988-06-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021938A JPH021938A (ja) | 1990-01-08 |
| JPH0724311B2 true JPH0724311B2 (ja) | 1995-03-15 |
Family
ID=15310571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14223588A Expired - Lifetime JPH0724311B2 (ja) | 1988-06-09 | 1988-06-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0724311B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100309137B1 (ko) * | 1995-12-04 | 2003-07-07 | 주식회사 하이닉스반도체 | 반도체소자제조방법 |
| JP5114824B2 (ja) | 2004-10-15 | 2013-01-09 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
-
1988
- 1988-06-09 JP JP14223588A patent/JPH0724311B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH021938A (ja) | 1990-01-08 |
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