JPH03284852A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03284852A JPH03284852A JP8628190A JP8628190A JPH03284852A JP H03284852 A JPH03284852 A JP H03284852A JP 8628190 A JP8628190 A JP 8628190A JP 8628190 A JP8628190 A JP 8628190A JP H03284852 A JPH03284852 A JP H03284852A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 239000012535 impurity Substances 0.000 claims description 44
- 229910052710 silicon Inorganic materials 0.000 abstract description 14
- 239000010703 silicon Substances 0.000 abstract description 14
- 238000009792 diffusion process Methods 0.000 abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 8
- 229920005591 polysilicon Polymers 0.000 abstract description 8
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 150000002500 ions Chemical class 0.000 abstract description 3
- 230000005684 electric field Effects 0.000 abstract description 2
- 239000002019 doping agent Substances 0.000 abstract 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000009751 slip forming Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 15
- 150000003376 silicon Chemical class 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体装置の製造方法に係り、詳しくは、ＬＤ
Ｄ構造とされたソース／ドレインを有する電界効果型ト
ランジスタの製造方法に関する。
Ｄ構造とされたソース／ドレインを有する電界効果型ト
ランジスタの製造方法に関する。
〈従来の技術〉
近年、半導体装置としての電界効果型トランジスタ（以
下、ＭＯＳ−ＦＥＴという）においては、接合深さ及び
濃度の相違する２つの不純物領域が連続形成されたＬＤ
Ｄ構造のソース／ドレインを有するものが数多く使用さ
れている。そして、このようなＭＯＳ−ＦＥＴの製造に
あたっては、ｎチャ享ル型を例とし、かつ、第２図（ａ
）〜（ｄ）の工程断面図で手順を追って示すような製造
方法が一般的に採用されている。
下、ＭＯＳ−ＦＥＴという）においては、接合深さ及び
濃度の相違する２つの不純物領域が連続形成されたＬＤ
Ｄ構造のソース／ドレインを有するものが数多く使用さ
れている。そして、このようなＭＯＳ−ＦＥＴの製造に
あたっては、ｎチャ享ル型を例とし、かつ、第２図（ａ
）〜（ｄ）の工程断面図で手順を追って示すような製造
方法が一般的に採用されている。
まず、この第２図（ａ）における符号１はｐ型とされた
シリコン基板（半導体基板）であり、このシリコン基板
ｌの表面上には、ゲート酸化膜２を介してゲート電極と
なるポリシリコン膜３が写真製版技術によって形成され
ている。また、このシリコン基板ｌ内のソース／ドレイ
ンとなる領域には、リン（Ｐ）のようなｎ型不純物をイ
オン注入することによって接合深さの浅い低濃度（ｎ−
）不純物領域４．４が予め形成されている。
シリコン基板（半導体基板）であり、このシリコン基板
ｌの表面上には、ゲート酸化膜２を介してゲート電極と
なるポリシリコン膜３が写真製版技術によって形成され
ている。また、このシリコン基板ｌ内のソース／ドレイ
ンとなる領域には、リン（Ｐ）のようなｎ型不純物をイ
オン注入することによって接合深さの浅い低濃度（ｎ−
）不純物領域４．４が予め形成されている。
そこで、第２図（ｂ）で示すように、シリコン基板１の
全表面にわたる絶縁膜としての酸化膜５をＣＶＤ法など
によって堆積したのち、この酸化膜５を反応性イオンエ
ツチング（ＲＩＥ）のような異方性エツチングによって
選択的にバターニングする。すると、このパターニング
によってゲート酸化膜２及びポリシリコン！１３の両側
部のみには、第２図（ｃ）で示すように、サイドウオー
ルスペーサ６．６といわれる酸化膜５が残存することに
なる。
全表面にわたる絶縁膜としての酸化膜５をＣＶＤ法など
によって堆積したのち、この酸化膜５を反応性イオンエ
ツチング（ＲＩＥ）のような異方性エツチングによって
選択的にバターニングする。すると、このパターニング
によってゲート酸化膜２及びポリシリコン！１３の両側
部のみには、第２図（ｃ）で示すように、サイドウオー
ルスペーサ６．６といわれる酸化膜５が残存することに
なる。
つぎに、ポリシリコン膜３及びサイドウオールスペーサ
６．６をマスクとしてシリコン基板１内に砒素（Ａｓ、
）などのようなｎ型不純物をイオン注入すると、第２図
（ｄ）で示すように、そのソース／ドレインとなる領域
には接合深さの深い高濃度（ｎｏ）不純物領域７．７が
、予め形成されていた低濃度不純物領域４．４と連続し
た状態で形成されることになり、これらの低濃度不純物
領域４．４と高濃度不純物領域７．７とよってＬＤＤ構
造のソース／ドレインが構成される。
６．６をマスクとしてシリコン基板１内に砒素（Ａｓ、
）などのようなｎ型不純物をイオン注入すると、第２図
（ｄ）で示すように、そのソース／ドレインとなる領域
には接合深さの深い高濃度（ｎｏ）不純物領域７．７が
、予め形成されていた低濃度不純物領域４．４と連続し
た状態で形成されることになり、これらの低濃度不純物
領域４．４と高濃度不純物領域７．７とよってＬＤＤ構
造のソース／ドレインが構成される。
〈発明が解決しようとする課題〉
ところで、前記従来例方法においては、ＬＤＤ構造のソ
ース／ドレインを構成する低濃度不純物領域４．４及び
高濃度不純物領域７．７のそれぞれを別々の工程で形成
することから工程数が多く、これらの形成に要する手間
が増えるという不都合が生じていた。また、各不純物領
域４，７の形成にあたって用いる不純物が互いに異なる
場合には、それぞれの形成時における不純物の拡散濃度
及び拡散深さを精度よく制御しなければならないばかり
か、このような制御を行ったにも拘わらず、シリコン基
板内における不純物拡散濃度の急変が起こってしまい、
耐圧特性の劣化などを招いてしまうこともあった。
ース／ドレインを構成する低濃度不純物領域４．４及び
高濃度不純物領域７．７のそれぞれを別々の工程で形成
することから工程数が多く、これらの形成に要する手間
が増えるという不都合が生じていた。また、各不純物領
域４，７の形成にあたって用いる不純物が互いに異なる
場合には、それぞれの形成時における不純物の拡散濃度
及び拡散深さを精度よく制御しなければならないばかり
か、このような制御を行ったにも拘わらず、シリコン基
板内における不純物拡散濃度の急変が起こってしまい、
耐圧特性の劣化などを招いてしまうこともあった。
本発明は、このような不都合を解消するために創案され
たものであって、工程数及び手間の削減を図るとともに
、シリコン基板内における不純物拡散濃度をより緩やか
に制御して耐圧特性の向上を図ることができる半導体装
置の製造方法を提供することを目的としている。
たものであって、工程数及び手間の削減を図るとともに
、シリコン基板内における不純物拡散濃度をより緩やか
に制御して耐圧特性の向上を図ることができる半導体装
置の製造方法を提供することを目的としている。
く課題を解決するための手段〉
本発明にかかる半導体装置の製造方法は、ゲート電極が
形成された半導体基板の表面上に絶縁膜を堆積したのち
、該絶縁膜をマスクとして同一種の不純物をイオン注入
することにより、ＬＤＤ構造のソース／ドレインを構成
する低濃度不純物領域と高濃度不純物領域とを同時に形
成することを特徴とするものである。
形成された半導体基板の表面上に絶縁膜を堆積したのち
、該絶縁膜をマスクとして同一種の不純物をイオン注入
することにより、ＬＤＤ構造のソース／ドレインを構成
する低濃度不純物領域と高濃度不純物領域とを同時に形
成することを特徴とするものである。
〈作用〉
本発明方法では、まず最初に、半導体基板の表面上に絶
縁膜を堆積しているが、このとき堆積した絶縁膜におい
ては、そのゲート電極の両側部に堆積した部分の膜厚の
方がゲート電極や半導体基板内のソース／ドレインとな
る領域上に堆積した部分の膜厚よりも厚くなる。そこで
、引き続き、この絶縁膜をマスクとして同一種の不純物
をイオン注入すると、半導体基板内のソース／ドレイン
となる領域それぞれには、この絶縁膜をその膜厚に応じ
て貫通した不純物が注入されることになる。
縁膜を堆積しているが、このとき堆積した絶縁膜におい
ては、そのゲート電極の両側部に堆積した部分の膜厚の
方がゲート電極や半導体基板内のソース／ドレインとな
る領域上に堆積した部分の膜厚よりも厚くなる。そこで
、引き続き、この絶縁膜をマスクとして同一種の不純物
をイオン注入すると、半導体基板内のソース／ドレイン
となる領域それぞれには、この絶縁膜をその膜厚に応じ
て貫通した不純物が注入されることになる。
その結果、半導体基板内のソース／ドレインとなる領域
のうち、ゲート電極の両側部の直下となる部分には、膜
厚の厚い絶縁膜を貫通した少量の不純物だけが注入され
て接合深さの浅い低濃度の不純物領域が形成される。ま
た、このとき同時に、ソース／ドレインとなる領域のう
ちの膜厚の薄い絶縁膜によって覆われた部分には多量の
不純物が注入されることになり、接合深さの深い高濃度
の不純物領域が形成されることになる。
のうち、ゲート電極の両側部の直下となる部分には、膜
厚の厚い絶縁膜を貫通した少量の不純物だけが注入され
て接合深さの浅い低濃度の不純物領域が形成される。ま
た、このとき同時に、ソース／ドレインとなる領域のう
ちの膜厚の薄い絶縁膜によって覆われた部分には多量の
不純物が注入されることになり、接合深さの深い高濃度
の不純物領域が形成されることになる。
〈実施例〉
以下、本発明方法の一実施例を図面に基づいて説明する
。
。
第１図（ａ）〜（ｃ）は、半導体装置としてのＭＯ３−
ＦＥＴの製造手順を示す工程断面図である。
ＦＥＴの製造手順を示す工程断面図である。
なお、本実施例においては、ＭＯ３−ＦＥＴがｎチャネ
ル型であるものとして説明するが、本発明方法はｎチャ
ネル型のみに対して適用されるものではなく、ｐチャネ
ル型のＭＯＳ −Ｆ ＥＴに対しても同様に適用可能な
ものであることはいうまでもない。また、この第１図（
ａ）〜（ｃ）において、従来例を示す第２図（ａ）〜（
ｄ）と互いに同一もしくは相当する部分については同一
符号を付している。
ル型であるものとして説明するが、本発明方法はｎチャ
ネル型のみに対して適用されるものではなく、ｐチャネ
ル型のＭＯＳ −Ｆ ＥＴに対しても同様に適用可能な
ものであることはいうまでもない。また、この第１図（
ａ）〜（ｃ）において、従来例を示す第２図（ａ）〜（
ｄ）と互いに同一もしくは相当する部分については同一
符号を付している。
まず、この第１図（ａ）における符号１はｐ型とされた
シリコン基板であり、このシリコン基板１の表面上には
、ゲート酸化膜２を介してゲート電極となるポリシリコ
ン膜３が写真製版技術によって形成されている。そこで
、引き続き、第１図（ｂ）で示すように、シリコン基板
１の全表面にわたる絶縁膜としての酸化膜５をＣＶＤ法
などによって堆積する。すると、このとき堆積した酸化
膜５においては、そのゲート酸化膜２及びポリシリコン
膜３の両側部、すなわち、段差部に堆積した部分の膜厚
ｔ、の方が、そのポリシリコン膜３やシリコン基板１内
のソース／ドレインとなる領域上に堆積した部分の膜厚
ｔ２よりも厚くなる（ｔｌ〉ｔ２）。
シリコン基板であり、このシリコン基板１の表面上には
、ゲート酸化膜２を介してゲート電極となるポリシリコ
ン膜３が写真製版技術によって形成されている。そこで
、引き続き、第１図（ｂ）で示すように、シリコン基板
１の全表面にわたる絶縁膜としての酸化膜５をＣＶＤ法
などによって堆積する。すると、このとき堆積した酸化
膜５においては、そのゲート酸化膜２及びポリシリコン
膜３の両側部、すなわち、段差部に堆積した部分の膜厚
ｔ、の方が、そのポリシリコン膜３やシリコン基板１内
のソース／ドレインとなる領域上に堆積した部分の膜厚
ｔ２よりも厚くなる（ｔｌ〉ｔ２）。
つぎに、この酸化膜５をマスクとして同一種のｎ型不純
物、例えば、リン（Ｐ）や砒素（Ａｓ）などをイオン注
入する。なお、このイオン注入は、酸化膜５の厚膜（ｔ
、）部分を考慮し、比較的高エネルギーで行うことにな
る。すると、シリコン基板１内のソース／ドレインとな
る領域それぞれには、酸化膜５をその膜厚ｔ＋、ｔｚに
応じて貫通したｎ型不純物が注入されることになり、第
１図（ｃ）で示すように、接合深さの浅い低濃度（ｎ−
）不純物領域４．４と、接合深さの深い高濃度（ｎ゛）
不純物領域７．７とが互いに連続した状態で同時に形成
されることになる。
物、例えば、リン（Ｐ）や砒素（Ａｓ）などをイオン注
入する。なお、このイオン注入は、酸化膜５の厚膜（ｔ
、）部分を考慮し、比較的高エネルギーで行うことにな
る。すると、シリコン基板１内のソース／ドレインとな
る領域それぞれには、酸化膜５をその膜厚ｔ＋、ｔｚに
応じて貫通したｎ型不純物が注入されることになり、第
１図（ｃ）で示すように、接合深さの浅い低濃度（ｎ−
）不純物領域４．４と、接合深さの深い高濃度（ｎ゛）
不純物領域７．７とが互いに連続した状態で同時に形成
されることになる。
すなわち、このシリコン基板１内のソース／ドレインと
なる領域のうち、ゲート酸化膜２及びポリシリコン膜３
の両側部の直下となる部分には、酸化膜５の厚膜（１＋
）部分を貫通した少量のｎ型不純物だけが注入されて接
合深さの浅い低濃度不純物領域４．４が形成されるのに
対し、酸化膜５の薄膜（ｔ２）部分で覆われたソース／
ドレインとなる領域には多量のｎ型不純物が注入されて
接合深さの深い高濃度不純物領域７．７が形成されるこ
とになる。さらに、このとき、ゲート酸化膜２及びポリ
シリコン膜３の両側部に堆積した絶縁ＷＡ５の厚膜（ｔ
、）部分が緩やかな傾斜面となっていることから、これ
らの両不純物領域４，７間における不純物の拡散濃度が
急変することはなくなり、不純物拡散濃度は緩やかに変
化することになる。その結果、このＭＯＳ−ＦＥＴのソ
ース／ドレインは、ＬＤＤ構造として構成される。
なる領域のうち、ゲート酸化膜２及びポリシリコン膜３
の両側部の直下となる部分には、酸化膜５の厚膜（１＋
）部分を貫通した少量のｎ型不純物だけが注入されて接
合深さの浅い低濃度不純物領域４．４が形成されるのに
対し、酸化膜５の薄膜（ｔ２）部分で覆われたソース／
ドレインとなる領域には多量のｎ型不純物が注入されて
接合深さの深い高濃度不純物領域７．７が形成されるこ
とになる。さらに、このとき、ゲート酸化膜２及びポリ
シリコン膜３の両側部に堆積した絶縁ＷＡ５の厚膜（ｔ
、）部分が緩やかな傾斜面となっていることから、これ
らの両不純物領域４，７間における不純物の拡散濃度が
急変することはなくなり、不純物拡散濃度は緩やかに変
化することになる。その結果、このＭＯＳ−ＦＥＴのソ
ース／ドレインは、ＬＤＤ構造として構成される。
〈発明の効果〉
以上説明したように、本発明方法によれば、ゲート電極
が形成された半導体基板の表面上に絶縁膜を堆積したの
ち、該絶縁膜をマスクとして同一種の不純物をイオン注
入することにより、ＬＤＤ構造のソース／ドレインを構
成する低濃度不純物領域と高濃度不純物領域とを同時に
形成するので、従来例では２回必要であったイオン注入
が１回で済むことになるとともに、わざわざ絶縁膜をエ
ツチングしてサイドウオールスペーサを形成する必要が
なくなる結果、工程数及び手間の削減を図ることができ
る。
が形成された半導体基板の表面上に絶縁膜を堆積したの
ち、該絶縁膜をマスクとして同一種の不純物をイオン注
入することにより、ＬＤＤ構造のソース／ドレインを構
成する低濃度不純物領域と高濃度不純物領域とを同時に
形成するので、従来例では２回必要であったイオン注入
が１回で済むことになるとともに、わざわざ絶縁膜をエ
ツチングしてサイドウオールスペーサを形成する必要が
なくなる結果、工程数及び手間の削減を図ることができ
る。
また、同時に、本発明方法においては、半導体基板の表
面上に形成されたゲート電極の両側部を覆う絶縁膜が緩
やかに傾斜することから、これを貫通して注入された不
純物の拡散濃度が急変することはなくなり、不純物拡散
濃度をより緩やかに制御して電界集中を緩和し、耐圧特
性及び信顛性の向上などを図ることができるという効果
も得られる。
面上に形成されたゲート電極の両側部を覆う絶縁膜が緩
やかに傾斜することから、これを貫通して注入された不
純物の拡散濃度が急変することはなくなり、不純物拡散
濃度をより緩やかに制御して電界集中を緩和し、耐圧特
性及び信顛性の向上などを図ることができるという効果
も得られる。
第１図（ａ）〜（ｃ）は本発明方法の実施例にかかり、
半導体装置としてのＭＯＳ−ＦＥＴの製造手順を示す工
程断面図である。また、第２図（ａ）〜（ｄ）は従来例
にかかり、半導体装置としてのＭＯＳ−ＦＥＴの製造手
順を示す工程断面図である。
半導体装置としてのＭＯＳ−ＦＥＴの製造手順を示す工
程断面図である。また、第２図（ａ）〜（ｄ）は従来例
にかかり、半導体装置としてのＭＯＳ−ＦＥＴの製造手
順を示す工程断面図である。
図における符号１はシリコン基板（半導体基板）、２は
ゲート酸化膜、３はポリシリコン膜、４は低濃度不純物
領域、５は酸化膜（絶縁膜）、７は高濃度不純物領域で
ある。
ゲート酸化膜、３はポリシリコン膜、４は低濃度不純物
領域、５は酸化膜（絶縁膜）、７は高濃度不純物領域で
ある。
Claims (1)
- （１）ゲート電極が形成された半導体基板の表面上に絶
縁膜を堆積したのち、該絶縁膜をマスクとして同一種の
不純物をイオン注入することにより、ＬＤＤ構造のソー
ス／ドレインを構成する低濃度不純物領域と高濃度不純
物領域とを同時に形成することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8628190A JPH03284852A (ja) | 1990-03-30 | 1990-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8628190A JPH03284852A (ja) | 1990-03-30 | 1990-03-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03284852A true JPH03284852A (ja) | 1991-12-16 |
Family
ID=13882447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8628190A Pending JPH03284852A (ja) | 1990-03-30 | 1990-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03284852A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996031904A1 (en) * | 1995-04-06 | 1996-10-10 | Advanced Micro Devices, Inc. | Lightly doped drain profile optimization with high energy implants |
-
1990
- 1990-03-30 JP JP8628190A patent/JPH03284852A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996031904A1 (en) * | 1995-04-06 | 1996-10-10 | Advanced Micro Devices, Inc. | Lightly doped drain profile optimization with high energy implants |
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