JPH02174236A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02174236A JPH02174236A JP33088788A JP33088788A JPH02174236A JP H02174236 A JPH02174236 A JP H02174236A JP 33088788 A JP33088788 A JP 33088788A JP 33088788 A JP33088788 A JP 33088788A JP H02174236 A JPH02174236 A JP H02174236A
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＭＯＳ）ラ
ンジスタを含む半導体装置の製造方法に関する。
ンジスタを含む半導体装置の製造方法に関する。
ＭＯＳトランジスタにおいて、高濃度Ｎ型層９の一部お
よび低濃度Ｎ型層６がゲート酸化膜４の下に位置する構
造がある。
よび低濃度Ｎ型層６がゲート酸化膜４の下に位置する構
造がある。
第２図（ａ）〜（Ｃ）は従来のＭＯＳトランジスタの一
例の製造方法を説明するための工程順に示した断面図で
ある。
例の製造方法を説明するための工程順に示した断面図で
ある。
まず、第２図（ａ）に示すように、シリコン基板上に高
濃度のＰ＋型層１．低濃度のＰ−型層２を順次堆積した
後、窒化膜等をマスク材として熱酸化を行う局所酸化法
を用いて、フィールド酸化膜３を６００ｎｍの厚さに形
成する。マスク材を除去し、熱酸化を行い、フィールド
酸化膜３で囲まれた素子領域に厚さ２０ｎｍのゲート酸
化膜４を形成する。
濃度のＰ＋型層１．低濃度のＰ−型層２を順次堆積した
後、窒化膜等をマスク材として熱酸化を行う局所酸化法
を用いて、フィールド酸化膜３を６００ｎｍの厚さに形
成する。マスク材を除去し、熱酸化を行い、フィールド
酸化膜３で囲まれた素子領域に厚さ２０ｎｍのゲート酸
化膜４を形成する。
次に、第２図（ｂ）に示すように、不純物の入った多結
晶シリコン層を堆積し、ホトリソグラフィ技術を用いて
多結晶シリコン層を異方性エツチングしてゲート電極５
を形成する。次に、加速エネルギー４０ｋｅＶ、ドーズ
量７ Ｘ １０ ”ｃｍ−２でリンをイオン注入し、低
濃度のＮ−型領域６を形成する。
晶シリコン層を堆積し、ホトリソグラフィ技術を用いて
多結晶シリコン層を異方性エツチングしてゲート電極５
を形成する。次に、加速エネルギー４０ｋｅＶ、ドーズ
量７ Ｘ １０ ”ｃｍ−２でリンをイオン注入し、低
濃度のＮ−型領域６を形成する。
次に、第２図（ｃ）に示すように、再び多結晶シリコン
層を堆積し、エッチバックしてサイドウオール７を形成
する０次に、加速をエネルギー７０ｋｅＶ、 ドーズ
量Ｉ Ｘ １０１６Ｃｆｆｉ−２でヒ素をイオン注入し
、高濃度のＮ＋型領領域９形成する。
層を堆積し、エッチバックしてサイドウオール７を形成
する０次に、加速をエネルギー７０ｋｅＶ、 ドーズ
量Ｉ Ｘ １０１６Ｃｆｆｉ−２でヒ素をイオン注入し
、高濃度のＮ＋型領領域９形成する。
この構造は、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）構造と呼ばれるもので、ゲート電極５
に順電圧を印加したとき、ゲート電極５の下にあるＮ−
型領域６の表面付近のポテンシャルが下り、チャネルが
形成され、これによりＮ−型領域６の抵抗が下るという
利点がある。
ｄ Ｄｒａｉｎ）構造と呼ばれるもので、ゲート電極５
に順電圧を印加したとき、ゲート電極５の下にあるＮ−
型領域６の表面付近のポテンシャルが下り、チャネルが
形成され、これによりＮ−型領域６の抵抗が下るという
利点がある。
上述し従来のＭＯＳトランジスタの製法では、多結晶シ
リコンを全面に堆積し、エッチバックしてサイドウオー
ル７を形成する工程において、エツチングの制御が難し
いという欠点がある。すなわち、エツチングが過大であ
るとゲート電極５となる多結晶シリコン層が消失あるい
は極端に薄くなる可能性がある。多結晶シリコン層の消
失とはゲート電極の消失を意味する。
リコンを全面に堆積し、エッチバックしてサイドウオー
ル７を形成する工程において、エツチングの制御が難し
いという欠点がある。すなわち、エツチングが過大であ
るとゲート電極５となる多結晶シリコン層が消失あるい
は極端に薄くなる可能性がある。多結晶シリコン層の消
失とはゲート電極の消失を意味する。
また、多結晶シリコン層の厚さが極端に薄くなると、高
濃度ｎ型層９の形成のためのＡｓのイオン注入の工程に
おいて、ゲート電極５の下の低濃度のＰ−型層２にＮ型
不純物のＡｓが入り、しきい値電圧は極めて低くなって
しまうという問題がある。
濃度ｎ型層９の形成のためのＡｓのイオン注入の工程に
おいて、ゲート電極５の下の低濃度のＰ−型層２にＮ型
不純物のＡｓが入り、しきい値電圧は極めて低くなって
しまうという問題がある。
本発明の半導体装置の製造方法は、半導体基板上に一導
電型半導体層を形成する工程と、前記一導電型半導体層
上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜
を含む全面に第１の導電体層を堆積する工程と、該第１
の導電体層上に絶縁膜を堆積する工程と、前記絶縁膜と
前記第１の導電体層を選択エツチングして上面に絶縁膜
を有するゲート電極を形成する工程と、前記ゲート電極
をマスクにしてイオン注入して相対的に低濃度の逆導電
型領域を形成する工程と、前記ゲート電極を含む全面に
第２の導体層を堆積する工程と、前記第２の導体層を異
方性エツチングして前記ゲート電極の側面にのみ前記第
２の導体層を残してサイドウオールを形成する工程と、
前記ゲート電極と前記サイドウオールとをマスクにして
イオン注入し相対的に高濃度の逆導電型領域を形成する
工程とを含んで構成される。
電型半導体層を形成する工程と、前記一導電型半導体層
上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜
を含む全面に第１の導電体層を堆積する工程と、該第１
の導電体層上に絶縁膜を堆積する工程と、前記絶縁膜と
前記第１の導電体層を選択エツチングして上面に絶縁膜
を有するゲート電極を形成する工程と、前記ゲート電極
をマスクにしてイオン注入して相対的に低濃度の逆導電
型領域を形成する工程と、前記ゲート電極を含む全面に
第２の導体層を堆積する工程と、前記第２の導体層を異
方性エツチングして前記ゲート電極の側面にのみ前記第
２の導体層を残してサイドウオールを形成する工程と、
前記ゲート電極と前記サイドウオールとをマスクにして
イオン注入し相対的に高濃度の逆導電型領域を形成する
工程とを含んで構成される。
第１図（ａ）、（ｂ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、従来例と同様に、高
濃度Ｐ＋型層１の上に低濃度Ｐ−型層２を堆積し、その
表面にフィールド酸化膜３、ゲート酸化膜４を形成する
。次に、全面に不純物の入った多結晶シリコン層を堆積
する。次に、ＣＶＤ法で酸化膜８を形成する。ホトリソ
グラフィ技術を用いて酸化１１１８を異方性エツチング
し、この酸化膜８をマスクにして多結晶シリコン層の異
方性エツチングを行い、ゲート電ａｉ５を形成する。次
に、加速エネルギー４０ｋｅＶ、ドーズ量７×１０ ”
Ｃａｌ−２でリンをイオン注入し、低濃度のＮ−型領域
６を形成する。
濃度Ｐ＋型層１の上に低濃度Ｐ−型層２を堆積し、その
表面にフィールド酸化膜３、ゲート酸化膜４を形成する
。次に、全面に不純物の入った多結晶シリコン層を堆積
する。次に、ＣＶＤ法で酸化膜８を形成する。ホトリソ
グラフィ技術を用いて酸化１１１８を異方性エツチング
し、この酸化膜８をマスクにして多結晶シリコン層の異
方性エツチングを行い、ゲート電ａｉ５を形成する。次
に、加速エネルギー４０ｋｅＶ、ドーズ量７×１０ ”
Ｃａｌ−２でリンをイオン注入し、低濃度のＮ−型領域
６を形成する。
次に、第１図（ｂ）に示すように、全面に多結晶シリコ
ン層を堆積し、異方性エツチングしてサイドウオール７
を形成する。次に、加速エネルギー７０ｋｅＶ、 ドー
ズ量Ｉ Ｘ １０１６ｃｍ−２テヒ素をイオン注入し、
高濃度のＮ＋型領領域９形成する。
ン層を堆積し、異方性エツチングしてサイドウオール７
を形成する。次に、加速エネルギー７０ｋｅＶ、 ドー
ズ量Ｉ Ｘ １０１６ｃｍ−２テヒ素をイオン注入し、
高濃度のＮ＋型領領域９形成する。
上記実施例はＮチャネルＭｏＳトランジスタの場合で説
明したが、ＰとＮとの極性を逆にすればＰチャネルＭｏ
Ｓトランジスタにも同様に適用できる。この場合、ゲー
ト電極５の不純物の型はＰ型、Ｎ型のどちらでも良い。
明したが、ＰとＮとの極性を逆にすればＰチャネルＭｏ
Ｓトランジスタにも同様に適用できる。この場合、ゲー
ト電極５の不純物の型はＰ型、Ｎ型のどちらでも良い。
また、ゲート電極５は多結晶シリコンとシリサイドの二
層構造を持つものにしても良い。
層構造を持つものにしても良い。
以上説明したように、本発明は、電極の側面に多結晶シ
リコンのサイドウオールをもつＭＯＳトランジスタにお
いて、ゲート電極の上に酸化膜を形成したので、サイド
ウオール形成時に多結晶シリコンの電極がエツチングさ
れるのを防ぐことができるという効果がある。
リコンのサイドウオールをもつＭＯＳトランジスタにお
いて、ゲート電極の上に酸化膜を形成したので、サイド
ウオール形成時に多結晶シリコンの電極がエツチングさ
れるのを防ぐことができるという効果がある。
６・・・Ｎ−型領域、７・・・サイドウオール、８・・
・酸化膜、９・・・Ｎ＋型領領域
・酸化膜、９・・・Ｎ＋型領領域
Claims (1)
- 半導体基板上に一導電型半導体層を形成する工程と、前
記一導電型半導体層上にゲート絶縁膜を形成する工程と
、前記ゲート絶縁膜を含む全面に第１の導電体層を堆積
する工程と、該第１の導電体層上に絶縁膜を堆積する工
程と、前記絶縁膜と前記第１の導電体層を選択エッチン
グして上面に絶縁膜を有するゲート電極を形成する工程
と、前記ゲート電極をマスクにしてイオン注入して相対
的に低濃度の逆導電型領域を形成する工程と、前記ゲー
ト電極を含む全面に第２の導体層を堆積する工程と、前
記第２の導体層を異方性エッチングして前記ゲート電極
の側面にのみ前記第２の導体層を残してサイドウォール
を形成する工程と、前記ゲート電極と前記サイドウォー
ルとをマスクにしてイオン注入し相対的に高濃度の逆導
電型領域を形成する工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33088788A JPH02174236A (ja) | 1988-12-27 | 1988-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33088788A JPH02174236A (ja) | 1988-12-27 | 1988-12-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02174236A true JPH02174236A (ja) | 1990-07-05 |
Family
ID=18237619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33088788A Pending JPH02174236A (ja) | 1988-12-27 | 1988-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02174236A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473184A (en) * | 1993-03-05 | 1995-12-05 | Nippon Steel Corporation | Semiconductor device and method for fabricating same |
| JP2005197640A (ja) * | 2003-12-29 | 2005-07-21 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312217A (ja) * | 1986-07-03 | 1988-01-19 | 井関農機株式会社 | ハ−ベスタ−等の緊急停止装置 |
| JPH01278073A (ja) * | 1988-04-28 | 1989-11-08 | Mitsubishi Electric Corp | Ｍｉｓ型トランジスタおよびその製造方法 |
| JPH02101748A (ja) * | 1988-10-11 | 1990-04-13 | Oki Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPH02134825A (ja) * | 1988-11-15 | 1990-05-23 | Mitsubishi Electric Corp | Ｍｉｓ型トランジスタおよびその製造方法 |
-
1988
- 1988-12-27 JP JP33088788A patent/JPH02174236A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312217A (ja) * | 1986-07-03 | 1988-01-19 | 井関農機株式会社 | ハ−ベスタ−等の緊急停止装置 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473184A (en) * | 1993-03-05 | 1995-12-05 | Nippon Steel Corporation | Semiconductor device and method for fabricating same |
| JP2005197640A (ja) * | 2003-12-29 | 2005-07-21 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP4575048B2 (ja) * | 2003-12-29 | 2010-11-04 | 株式会社ハイニックスセミコンダクター | フラッシュメモリ素子の製造方法 |
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