JP2005197640A - フラッシュメモリ素子の製造方法 - Google Patents

フラッシュメモリ素子の製造方法 Download PDF

Info

Publication number
JP2005197640A
JP2005197640A JP2004191037A JP2004191037A JP2005197640A JP 2005197640 A JP2005197640 A JP 2005197640A JP 2004191037 A JP2004191037 A JP 2004191037A JP 2004191037 A JP2004191037 A JP 2004191037A JP 2005197640 A JP2005197640 A JP 2005197640A
Authority
JP
Japan
Prior art keywords
film
etching
polysilicon film
gate electrode
hard mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004191037A
Other languages
English (en)
Other versions
JP4575048B2 (ja
Inventor
In Kwon Yang
麟 權 楊
Byoung Ki Lee
秉 起 李
Jung Woong Lee
正 雄 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2005197640A publication Critical patent/JP2005197640A/ja
Application granted granted Critical
Publication of JP4575048B2 publication Critical patent/JP4575048B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】 活性領域とフローティングゲート電極用第１ポリシリコン膜のオーバーレイマージンを確保することが可能なフラッシュメモリ素子の製造方法を提供する。
【解決手段】 素子分離膜の形成された半導体基板上にフローティングゲート電極用第１ポリシリコン膜、第１酸化膜、ハードマスク用ポリシリコン膜及び第２酸化膜形成し、前記第２酸化膜、ハードマスク用ポリシリコン膜をパターニングし、ハードマスク用ポリシリコン膜の側壁にスペーサを形成し、前記露出した前記第１酸化膜と前記ハードマスク用ポリシリコン膜の上の第２酸化膜を除去し、前記ハードマスク用ポリシリコン膜及びスペーサをエッチングマスクとしてフローティングゲート電極パターンを形成し、第２酸化膜を除去し、前記フローティングゲート電極にＯＮＯ膜、コントロールゲート電極用第２ポリシリコン膜、金属シリサイド膜を形成し、コントロールゲートパターンを形成する。
【選択図】 図７

Description

本発明は、半導体素子の製造方法に係り、さらに詳しくは、フラッシュメモリ素子の形成方法に関する。
一般に、フラッシュメモリ素子の製造方法において、フローティングゲート電極は活性領域を必ず覆わなければならないので、活性領域とフローティングゲート電極用第１ポリシリコン膜のオーバーレイマージンは重要な変数である。
したがって、活性領域とフローＥリングゲート電極用第１ポリシリコン膜のオーバーレイマージンを確保するために、傾斜度を有する第１ポリシリコン膜の形成、第１ポリシリコン膜のハードマスク用窒化膜形成及びオップセット窒化膜スペーサ形成など様々な方法が用いられた。
ところが、前記提示した方法は、第１ポリシリコン膜の過度な厚さ形成や、窒化膜除去時の第１ポリシリコン膜の損傷などの問題点を発生させた。
これにより、活性領域とフローティングゲート電極用第１ポリシリコン膜のオーバーレイマージンの確保のための技術が求められている。
本発明は、かかる問題点を解決するためのもので、その目的は、フラッシュメモリ素子の製造方法において、活性領域とフローティングゲート電極用第１ポリシリコン膜のオーバーレイマージンを確保することが可能なフラッシュメモリ素子の製造方法を提供することにある。
上記目的を達成するための本発明の思想は、素子分離膜の形成された半導体基板上にフローティングゲート電極用第１ポリシリコン膜、第１酸化膜、ハードマスク用ポリシリコン膜及び第２酸化膜を順次形成する段階と、前記第２酸化膜の所定の領域にフォトレジストパターンを形成し、前記第２酸化膜、ハードマスク用ポリシリコン膜をエッチングしてパターニングし、前記フォトレジストパターンを除去する段階と、前記結果物の全面にスペーサ形成用ポリシリコン膜を形成し、これをエッチングしてハードマスク用ポリシリコン膜の側壁にスペーサを形成する段階と、前記露出した前記第１酸化膜と前記パターニングされたハードマスク用ポリシリコン膜の上部に形成された第２酸化膜の所定の厚さを除去する工程を行う段階と、前記パターニングされたハードマスク用ポリシリコン膜及びスペーサをエッチングマスクとして第１及び第２エッチングを行ってフローティングゲート電極パターンを形成する段階と、前記結果物の全面に洗浄工程を行うとともに、残存した第２酸化膜を除去する段階と、前記フローティングゲート電極パターンの形成された結果物にＯＮＯ膜、コントロールゲート電極用第２ポリシリコン膜、金属シリサイド膜及びハードマスクを順次形成し、これをパターニングしてコントロールゲートパターンを形成する段階とを含む。
前記第１ポリシリコン膜は、ドープされたポリシリコン膜、ドープされたアモルファスシリコン膜、イオン注入されたポリシリコン膜及びイオ注入されたアモルファスシリコン膜の中のいずれか一つで形成することが好ましい。
前記ハードマスク用ポリシリコン膜は、ドープされたポリシリコン膜、ドープされたアモルファスシリコン膜、ドープされていないポリシリコン膜、ドープされていないアモルファスシリコン膜の中のいずれか一つで形成することが好ましい。
前記スペーサ形成用ポリシリコン膜は、ドープされたポリシリコン膜、ドープされたアモルファスシリコン膜、ドープされていないポリシリコン膜及びドープされていないアモルファスシリコン膜の中のいずれか一つで形成することが好ましい。
前記第２酸化膜、ハードマスク用ポリシリコン膜のエッチングはＣｌ2、ＨＢｒ、Ｆの中のいずれか一つをエッチングガスとするドライエッチング工程で行うことが好ましい。
前記スペーサを形成するエッチングは、前記スペーサ形成用ポリシリコン膜と前記第１及び第２酸化膜のエッチング選択比を１０：１として行うことが好ましい。
前記エッチングはＣｌ2、ＨＢｒ、Ｆの中のいずれか一つをエッチングガスとするドライエッチング工程で行うことが好ましい。
前記フローティングゲート電極パターンを形成するエッチング工程は、前記第１ポリシリコン膜と第１酸化膜のエッチング選択比を１５：１として行うことが好ましい。
前記残存した第２酸化膜の除去は前記ハードマスク用ポリシリコン膜及びスペーサと第１酸化膜のエッチング選択比を１５：１として行うことが好ましい。
本発明のさらに他の思想は、素子分離膜の形成された半導体基板上にフローティングゲート電極用第１ポリシリコン膜及び窒化膜を順次形成した後、前記窒化膜の所定の領域にフォトレジストパターンを形成する段階と、前記フォトレジストパターンをエッチングマスクとして窒化膜をエッチングしてパターニングする段階と、前記パターニングされた窒化膜をエッチングマスクとして前記第１ポリシリコン膜をエッチングしてパターニングする段階と、前記フォトレジストパターンを除去する工程を行う段階と、前記パターニングされた窒化膜を除去する工程を行い、フローティングゲート電極パターンの形成を完了する段階と、前記フローティングゲート電極パターンの形成された結果物にＯＮＯ膜、コントロールゲート電極用第２ポリシリコン膜、金属シリサイド膜及びハードマスクを順次形成し、これをパターニングしてコントロールゲート電極パターンを形成する段階とを含む。
前記窒化膜のエッチングは、第１エッチング及び第２エッチングに分けて行うことが好ましい。
前記第１エッチングはＣＨＦ3とＣＦ4を主ガスとし、Ａｒ、Ｏ2、Ｎ2、ＨＢｒ、Ｃｌ2のいずれか一つを添加ガスとして用いることが好ましい。
前記第２エッチングはＣＨＦ3またはＨＢｒの中のいずれか一つを主ガスとして用いることが好ましい。
前記第１ポリシリコン膜のエッチングはＨＢｒ、Ｃｌ2を主ガスとし、Ｎ2、Ｏ2を添加ガスとして用いることが好ましい。
本発明によれば、低い第１ポリシリコン膜の厚さによって第１ポリシリコン膜と活性領域のオーバーレイマージンを確保することができ、ポリシリコン膜からなるスペーサの厚さによって、第１ポリシリコン膜と活性領域のオーバーレイマージンを確保することができるという効果がある。
また、本発明によれば、スペーサ形成工程の省略、又は第１及び第２酸化膜の形成及びポリシリコン膜からなるスペーサの形成により、窒化膜除去工程時に発生できる第１ポリシリコン膜の損傷及び表面粗さを改善することができるという効果がある。
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明をより完全に説明するために提供されるものである。また、ある膜が他の膜又は半導体基板の「上」にある又は接触していると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することもあり、或いはその間に第３の膜が介在されることもある。
図１〜図８は本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。図１を参照すると、素子分離膜１２の形成された半導体基板１０上にフローティングゲート電極用第１ポリシリコン膜１４、第１酸化膜１６、ハードマスク用ポリシリコン膜１８及び第２酸化膜２０を順次形成する。次に、前記第２酸化膜の所定の領域にフォトレジストパターンＰＲを形成する。
前記第１ポリシリコン膜１４は、ドープされたポリシリコン膜、ドープされたアモルファスシリコン膜、イオン注入されたポリシリコン膜、イオン注入されたアモルファスシリコン膜の中のいずれか一つで形成することができ、５００〜２０００Å程度の厚さに形成することができる。
前記第１酸化膜１６は、６０〜１５０Å程度の厚さに形成することができる。
前記ハードマスク用ポリシリコン膜１８は、第１ポリシリコン膜より−３００〜５００Å程度の厚さに形成することができ、ドープされたポリシリコン膜、ドープされたアモルファスシリコン膜、ドープされていないポリシリコン膜、ドープされていないアモルファスシリコン膜の中のいずれか一つで形成することができる。
第２酸化膜２０は１００〜５００Å程度の厚さに形成することができる。
前記第１酸化膜１６は、後続のフローティングゲート電極形成エッチング工程の際にポリシリコン膜に対するエッチング停止膜として用いるために蒸着形成されるが、この第１酸化膜１６の厚さは下部に接触した第１ポリシリコン膜１４の厚さと上部に接触したハードマスク用ポリシリコン膜１８の厚さによって決定される。
言い換えれば、第１酸化膜１６の厚さがあまり厚ければ、後続の洗浄工程時に除去されないため後続蒸着層の厚さが不均一になり、第１酸化膜１６の厚さがあまり薄ければ、後続のフローティングゲート電極形成エッチング工程時に下部のポリシリコン膜に対するエッチング停止膜としての役割を行わなくなるので、第１酸化膜の厚さは第１ポリシリコン膜１４の厚さとハードマスク用ポリシリコン膜１８の厚さに応じて決定される。
また、前記第２酸化膜２０は後続のスペーサ形成エッチング時にハードマスク用ポリシリコン膜に対するエッチング防止膜としての役割を行う。
図２を参照すると、前記形成されたフォトレジストパターンＰＲをエッチングマスクとして第２酸化膜２０及びハードマスク用ポリシリコン膜１８をエッチングしてパターニングする。次に前記フォトレジストパターンＰＲを除去する工程を行う。
前記エッチング工程は、第１酸化膜１６が露出しないように第２酸化膜２０の全厚及びハードマスク用ポリシリコン膜１８の所定の厚さを除去するために行う。このエッチング工程後、第１酸化膜１６上にはハードマスク用ポリシリコン膜１８が１００〜３００Å程度残る。前記フォトレジストパターンＰＲを除去するストリップ工程を行い、前記結果物の全面に洗浄工程を行う。
前記エッチング工程は、Ｃｌ2、ＨＢｒ、Ｆの中のいずれか一つをエッチングガスとするドライエッチング工程で行うことができる。
図３を参照すると、前記結果物の全面にスペーサ形成用ポリシリコン膜を形成し、これをエッチングしてハードマスク用ポリシリコン膜１８の側壁にスペーサ２２を形成する。
前記スペーサ形成用ポリシリコン膜は、ドープされたポリシリコン膜、ドープされたアモルファスシリコン膜、ドープされていないポリシリコン膜及びドープされていないアモルファスシリコン膜の中のいずれか一つで形成することができる。
このスペーサ２２は、フローティングゲート電極パターン間の空間確保のために形成する。
このスペーサ形成エッチング工程は、第１及び第２酸化膜１６、２０の除去が容易でないようにするエッチング選択比を用いて行う。この際、スペーサ形成用ポリシリコン膜と第１及び第２酸化膜のエッチング選択比が１０：１となれるようにする。
前記エッチング工程は、Ｃｌ2、ＨＢｒ、Ｆの中のいずれか一つをエッチングガスとするドライエッチング工程で行うことができる。
図４を参照すると、前記パターニングされたハードマスク用ポリシリコン膜及びスペーサが形成されないため露出した第１酸化膜１６と、パターニングされたハードマスク用ポリシリコン膜の上部に形成された第２酸化膜２０を除去するエッチング工程を行う。
この際、前記露出した第１酸化膜１６が完全除去されるようにするために、酸化膜に対するエッチング選択比の高いエッチング工程を行い、これにより下部のフローティングゲート電極用第１ポリシリコン膜１４の損失をもたらす可能性もある（図４のＡ）。
図５を参照すると、前記パターニングされたハードマスク用ポリシリコン膜１８及びスペーサ２２をエッチングマスクとして前記第１ポリシリコン膜１４をエッチングする第１エッチング工程を行ってフローティングゲート電極パターンを形成する。この第１エッチング工程は、ハードマスク用ポリシリコン膜１８の下部に形成された第１酸化膜１６の損失が防止されながら第１ポリシリコン膜にのみエッチングされるようにするエッチング選択比をもって行われるが、この際、第１ポリシリコン膜と第１酸化膜のエッチング選択比は１５：１とする。これにより、上側エッジ部分の損失が防止されたフローティングゲート電極パターンが形成され、エッチングマスクとして用いられたパターニングされたハードマスク用ポリシリコン膜及びスペーサが残存する。
図６を参照すると、前記結果物の全面に第２エッチング工程を行って、前記残存したハードマスク用ポリシリコン膜１８及びスペーサ２２を除去する。
前記第２エッチング工程は、前記残存したハードマスク用ポリシリコン膜１８及びスペーサ２２がすべて除去されるとともに第１酸化膜１６の一部が除去できるようにするエッチング選択比をもって行うが、この際、ハードマスク用ポリシリコン膜及びスペーサと第１酸化膜のエッチング選択比が１０以下：１となれるようにする。
これにより、第１酸化膜１６の一部が除去されると同時に下部のフローティングゲート電極パターンのトップコーナー(top corner)がラウンドされることもある（図６のＢ）。
図７を参照すると、前記結果物の全面に第２エッチング工程後の洗浄工程及び後続のＯＮＯ膜蒸着前の洗浄工程をそれぞれ行う。この２回の洗浄工程により、残存した第１酸化膜１６を全て除去してフローティングゲート電極パターンの形成を完了する。
図８を参照すると、前記フローティングゲート電極パターンの形成された結果物にＯＮＯ膜２４、コントロールゲート電極用第２ポリシリコン膜２６、金属シリサイド膜２８及びハードマスク２９を順位形成し、これをパターニングしてコントロールゲート電極パターンを形成することにより、フラッシュメモリ素子のゲート電極パターン形成工程を完了する。
本発明の第１実施例によれば、低い第１ポリシリコン膜の厚さによって第１ポリシリコン膜と活性領域のオーバーレイマージンを確保することができ、ポリシリコン膜からなるスペーサの厚さによって、第１ポリシリコン膜と活性領域のオーバーレイマージンを確保することができる。
また、本発明の第１実施例によれば、第１及び第２酸化膜の形成及びポリシリコン膜からなるスペーサの形成により、窒化膜の除去工程時に発生する第１ポリシリコン膜の損傷及び表面粗さを改善することができる。
図９〜図１４は本発明の第２実施例に係るフラッシュメモリ素子の製造方法を説明するためのための断面図である。
図９を参照すると、素子分離膜３２の形成された半導体基板３０上にフローティングゲート電極用第１ポリシリコン膜３４、窒化膜３６を順次形成する。次に、前記窒化膜３６の所定の領域にフォトレジストパターンＰＲを形成する。
図１０を参照すると、前記フォトレジストパターンＰＲをエッチングマスクとして窒化膜３６をエッチングしてパターニングする。前記窒化膜３６のパターニングは第１及び第２エッチング、すなわち２回のエッチング工程で行われるが、前記第１エッチング工程は以後フローティングゲート電極のエッチングマスクとして用いられる窒化膜を定義するために行い、ＣＨＦ3とＣＦ4を主ガスとして、Ａｒ、Ｏ2、Ｎ2、ＨＢｒ、Ｃｌ2の中のいずれか一つを添加ガスとして用いることができ、前記第２エッチング工程は以後形成されるフローティングゲート電極のトップコーナーをラウンドにするために行い、ＣＨＦ3又はＨＢｒを主ガスとして用いることができる。
前記第１エッチング工程の際には、過度なポリマーが発生して蒸着されるが（図１０のＣ）、これは８５°程度の角度をもつ窒化膜プロファイルを有し、露出した第１ポリシリコン膜の上面に積もる。この蒸着された窒化膜のポリマー及び蒸着された第１ポリシリコン膜の上面のポリマーをエッチングマスクとしてエッチング工程を行うことにより、第１ポリシリコン膜のトップコーナーをラウンドにする（図１０のＤ）。
また、前記第１ポリシリコン膜のトップコーナーがラウンドされると、後続の窒化膜除去工程の際に発生する第１ポリシリコン膜のオーバーハング(overhang)プロファイルを防止することができる。
図１１を参照すると、前記パターニングされた窒化膜３６をエッチングマスクとして第１ポリシリコン膜３４をエッチングしてフローティングゲート電極パターンを形成する。前記８５°程度の角度を有する窒化膜のプロファイルによって第１ポリシリコン膜のプロファイルも８５°程度のプロファイルを有する。前記エッチング工程の際、ＨＢｒ、Ｃｌ2を主ガスとし、Ｎ2、Ｏ2を添加ガスとして用いることができる。
図１２を参照すると、前記フォトレジストパターンＰＲを除去する工程を行い、前記除去工程時に発生した残留物を除去する洗浄工程を行う。
図１３を参照すると、前記パターニングされた窒化膜３４を除去する工程を行い、フローティングゲート電極パターンの形成を完了する。
図１４を参照すると、前記フローティングゲート電極パターンの形成された結果物にＯＮＯ膜３８、コントロールゲート電極用第２ポリシリコン膜４０、金属シリサイド膜４２及びハードマスク４４を順次形成し、これをパターニングしてコントロールゲート電極パターンを形成することにより、フラッシュメモリ素子のゲート電極パターン形成工程を完了する。
本発明の第２実施例によれば、低い第１ポリシリコン膜の厚さによって第１ポリシリコン膜と活性領域のオーバーレイマージンを確保することができ、窒化膜の厚さにより、第１ポリシリコン膜と活性領域のオーバーレイマージンを確保することができる。
また、本発明の第２実施例によれば、スペーサ形成工程が省略されるので、窒化膜除去工程の際に発生する第１ポリシリコン膜の損傷及び表面粗さを改善することができる。
本発明の第１実施例にかかるフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第１実施例にかかるフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第１実施例にかかるフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第１実施例にかかるフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第１実施例にかかるフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第１実施例にかかるフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第１実施例にかかるフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第１実施例にかかるフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第２実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第２実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第２実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第２実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第２実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の第２実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
符号の説明
１０、３０ 半導体基板
１２、３２ 素子分離膜
１４、３４ 第１ポリシリコン膜
３６ 窒化膜
１６ 第１酸化膜
１８ ハードマスク用ポリシリコン膜
２０ 第２酸化膜
２２ スペーサ
２４、３８ ＯＮＯ膜
２６、４０ 第２ポリシリコン膜
２８、４２ 金属シリサイド膜
２９、４４ ハードマスク

Claims (14)

  1. 素子分離膜の形成された半導体基板上にフローティングゲート電極用第１ポリシリコン膜、第１酸化膜、ハードマスク用ポリシリコン膜及び第２酸化膜を順次形成する段階と、
    前記第２酸化膜の所定の領域にフォトレジストパターンを形成し、前記第２酸化膜、ハードマスク用ポリシリコン膜をエッチングしてパターニングし、前記フォトレジストパターンを除去する段階と、
    前記結果物の全面にスペーサ形成用ポリシリコン膜を形成し、これをエッチングしてハードマスク用ポリシリコン膜の側壁にスペーサを形成する段階と、
    前記露出した前記第１酸化膜と前記パターニングされたハードマスク用ポリシリコン膜の上部に形成された第２酸化膜の所定の厚さを除去する段階と、
    前記パターニングされたハードマスク用ポリシリコン膜及びスペーサをエッチングマスクとしてフローティングゲート電極パターンを形成する段階と、
    前記結果物の全面に洗浄工程を行うとともに、残存した第２酸化膜を除去する段階と、
    前記フローティング電極パターンの形成された結果物にＯＮＯ膜、コントロールゲート電極用第２ポリシリコン膜、金属シリサイド膜及びハードマスクを順次形成し、これをパターニングしてコントロールゲートパターンを形成する段階とを含むフラッシュメモリ素子の製造方法。
  2. 前記フローティングゲート電極用第１ポリシリコン膜は、ドープトされたポリシリコン膜、ドープされたアモルファスシリコン膜、イオン注入されたポリシリコン膜及びイオ注入されたアモルファスシリコン膜の中のいずれか一つで形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  3. 前記ハードマスク用ポリシリコン膜は、ドープトされたポリシリコン膜、ドープされたアモルファスシリコン膜、ドープされていないポリシリコン膜、ドープされていないアモルファスシリコン膜の中のいずれか一つで形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  4. 前記スペーサ形成用ポリシリコン膜は、ドープされたポリシリコン膜、ドープされたアモルファスシリコン膜、ドープされていないポリシリコン膜及びドープされていないアモルファスシリコン膜の中のいずれか一つで形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  5. 前記第２酸化膜及びハードマスク用ポリシリコン膜のエッチングはＣｌ2、ＨＢｒ、Ｆの中のいずれか一つをエッチングガスとするドライエッチング工程で行うことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  6. 前記スペーサを形成するエッチングは、前記スペーサ形成用ポリシリコン膜と前記第１及び第２酸化膜のエッチング選択比が１０：１となれるように行うことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  7. 前記エッチングはＣｌ2、ＨＢｒ及びＦの中のいずれか一つをエッチングガスとするドライエッチング工程で行うことを特徴とする請求項６記載のフラッシュメモリ素子の製造方法。
  8. 前記フローティングゲート電極パターンを形成するエッチング工程は、前記第１ポリシリコン膜と第１酸化膜のエッチング選択比が１５：１となれるように行うことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  9. 前記残存した第２酸化膜の除去は、前記ハードマスク用ポリシリコン膜及びスペーサと第１酸化膜のエッチング選択比が１５：１となれるように行うことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  10. 素子分離膜の形成された半導体基板上にフローティングゲート電極用第１ポリシリコン膜及び窒化膜を順次形成した後、前記窒化膜の所定の領域にフォトレジストパターンを形成する段階と、
    前記フォトレジストパターンをエッチングマスクとして窒化膜をパターニングする段階と、
    前記パターニングされた窒化膜をエッチングマスクとして前記第１ポリシリコン膜をエッチングしてパターニングする段階と、
    前記フォトレジストパターンを除去する工程を行う段階と、
    前記パターニングされた窒化膜を除去する工程を行い、フローティングゲート電極パターンの形成を完了する段階と、
    前記フローティングゲート電極パターンの形成された結果物にＯＮＯ膜、コントロールゲート電極用第２ポリシリコン膜、金属シリサイド膜及びハードマスクを順次形成し、これをパターニングしてコントロールゲート電極パターンを形成する段階とを含むフラッシュメモリ素子の製造方法。
  11. 前記窒化膜のエッチングは、第１エッチング及び第２エッチングに分けて行うことを特徴とする請求項１０記載のフラッシュメモリ素子の製造方法。
  12. 前記第１エッチングはＣＨＦ3とＣＦ4を主ガスとし、Ａｒ、Ｏ2、Ｎ2、ＨＢｒ、Ｃｌ2の中のいずれか一つを添加ガスとして行うことを特徴とする請求項１１記載のフラッシュメモリ素子の製造方法。
  13. 前記第２エッチングはＣＨＦ3又はＨＢｒを主ガスとして行うことを特徴とする請求項１１記載のフラッシュメモリ素子の製造方法。
  14. 前記第１ポリシリコン膜のエッチングはＨＢｒとＣｌ2を主ガスとし、Ｎ2又はＯ2を添加ガスとして行うことを特徴とする請求項１０記載のフラッシュメモリ素子の製造方法。
JP2004191037A 2003-12-29 2004-06-29 フラッシュメモリ素子の製造方法 Expired - Fee Related JP4575048B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0098833A KR100507703B1 (ko) 2003-12-29 2003-12-29 플래쉬 메모리소자의 제조방법

Publications (2)

Publication Number Publication Date
JP2005197640A true JP2005197640A (ja) 2005-07-21
JP4575048B2 JP4575048B2 (ja) 2010-11-04

Family

ID=34698657

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004191037A Expired - Fee Related JP4575048B2 (ja) 2003-12-29 2004-06-29 フラッシュメモリ素子の製造方法

Country Status (4)

Country Link
US (1) US6987046B2 (ja)
JP (1) JP4575048B2 (ja)
KR (1) KR100507703B1 (ja)
TW (1) TWI249817B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253626A (ja) * 2005-03-09 2006-09-21 Hynix Semiconductor Inc フラッシュメモリ素子のフローティングゲート電極形成方法
KR100714273B1 (ko) 2005-08-22 2007-05-02 삼성전자주식회사 반도체 메모리 장치의 버팅 콘택 형성방법
JP2009010230A (ja) * 2007-06-28 2009-01-15 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6969644B1 (en) * 2004-08-31 2005-11-29 Texas Instruments Incorporated Versatile system for triple-gated transistors with engineered corners
KR100672164B1 (ko) * 2005-12-20 2007-01-19 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100661221B1 (ko) * 2005-12-30 2006-12-22 동부일렉트로닉스 주식회사 플래시 메모리의 제조 방법
JP4799196B2 (ja) * 2006-01-31 2011-10-26 株式会社東芝 不揮発性半導体記憶装置
CN101459144B (zh) * 2007-12-12 2013-07-17 和舰科技(苏州)有限公司 一种从堆叠式栅极闪存中去除介质残余的方法
CN103107084A (zh) * 2011-11-14 2013-05-15 上海华虹Nec电子有限公司 一种pip多晶硅刻蚀工艺方法
CN103871968B (zh) * 2012-12-18 2016-08-10 中芯国际集成电路制造(上海)有限公司 Mos晶体管的制作方法
CN111128705B (zh) * 2019-12-27 2022-06-07 华虹半导体(无锡)有限公司 对硅氧化物和多晶硅的刻蚀方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02101748A (ja) * 1988-10-11 1990-04-13 Oki Electric Ind Co Ltd 電界効果トランジスタの製造方法
JPH02174236A (ja) * 1988-12-27 1990-07-05 Nec Corp 半導体装置の製造方法
JPH10233392A (ja) * 1997-02-20 1998-09-02 Mitsubishi Electric Corp 半導体装置の製造方法
JPH11121638A (ja) * 1997-10-17 1999-04-30 Hitachi Ltd 半導体装置、ｍｐｕ装置及び半導体装置の製造方法
JPH11150180A (ja) * 1997-11-17 1999-06-02 Nec Corp 半導体装置の製造方法
JP2000040754A (ja) * 1998-07-11 2000-02-08 Samsung Electronics Co Ltd フラッシュメモリデバイスの製造方法
JP2000277633A (ja) * 1999-03-23 2000-10-06 Nec Corp 半導体記憶装置及びその製造方法
JP2001223284A (ja) * 2000-02-11 2001-08-17 Samsung Electronics Co Ltd フラッシュメモリ装置及びその形成方法
JP2001326287A (ja) * 2000-05-17 2001-11-22 Nec Corp 半導体装置の製造方法
JP2003031651A (ja) * 2001-07-18 2003-01-31 Denso Corp 半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100215888B1 (ko) * 1996-12-26 1999-08-16 구본준 플래쉬 메모리 제조방법
KR20020001247A (ko) * 2000-06-27 2002-01-09 박종섭 플래쉬 메모리 셀의 제조 방법
KR20020096468A (ko) * 2001-06-20 2002-12-31 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
KR20030006813A (ko) * 2001-07-16 2003-01-23 삼성전자 주식회사 불휘발성 메모리 장치의 게이트 형성방법
JP4540899B2 (ja) * 2001-09-13 2010-09-08 パナソニック株式会社 半導体装置の製造方法
US6624024B1 (en) * 2002-08-29 2003-09-23 Micron Technology, Inc. Method and apparatus for a flash memory device comprising a source local interconnect

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02101748A (ja) * 1988-10-11 1990-04-13 Oki Electric Ind Co Ltd 電界効果トランジスタの製造方法
JPH02174236A (ja) * 1988-12-27 1990-07-05 Nec Corp 半導体装置の製造方法
JPH10233392A (ja) * 1997-02-20 1998-09-02 Mitsubishi Electric Corp 半導体装置の製造方法
JPH11121638A (ja) * 1997-10-17 1999-04-30 Hitachi Ltd 半導体装置、ｍｐｕ装置及び半導体装置の製造方法
JPH11150180A (ja) * 1997-11-17 1999-06-02 Nec Corp 半導体装置の製造方法
JP2000040754A (ja) * 1998-07-11 2000-02-08 Samsung Electronics Co Ltd フラッシュメモリデバイスの製造方法
JP2000277633A (ja) * 1999-03-23 2000-10-06 Nec Corp 半導体記憶装置及びその製造方法
JP2001223284A (ja) * 2000-02-11 2001-08-17 Samsung Electronics Co Ltd フラッシュメモリ装置及びその形成方法
JP2001326287A (ja) * 2000-05-17 2001-11-22 Nec Corp 半導体装置の製造方法
JP2003031651A (ja) * 2001-07-18 2003-01-31 Denso Corp 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253626A (ja) * 2005-03-09 2006-09-21 Hynix Semiconductor Inc フラッシュメモリ素子のフローティングゲート電極形成方法
KR100714273B1 (ko) 2005-08-22 2007-05-02 삼성전자주식회사 반도체 메모리 장치의 버팅 콘택 형성방법
JP2009010230A (ja) * 2007-06-28 2009-01-15 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
US8247290B2 (en) 2007-06-28 2012-08-21 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing thereof

Also Published As

Publication number Publication date
TWI249817B (en) 2006-02-21
TW200522277A (en) 2005-07-01
KR100507703B1 (ko) 2005-08-09
KR20050067811A (ko) 2005-07-05
US6987046B2 (en) 2006-01-17
US20050142741A1 (en) 2005-06-30
JP4575048B2 (ja) 2010-11-04

Similar Documents

Publication Publication Date Title
US7384846B2 (en) Method of fabricating semiconductor device
JP2008027978A (ja) 半導体装置及びその製造方法
JP2007013074A (ja) 半導体素子の製造方法
JP2005531919A (ja) 集積回路装置およびその製造方法
JP2009071306A (ja) 半導体素子の微細パターン形成方法
JP2009200460A (ja) 半導体素子およびその製造方法
JP4575048B2 (ja) フラッシュメモリ素子の製造方法
JP2006261630A (ja) 半導体素子の製造方法
US7413960B2 (en) Method of forming floating gate electrode in flash memory device
JP2010087300A (ja) 半導体装置の製造方法
KR100714287B1 (ko) 반도체 소자의 패턴 형성방법
JP5090667B2 (ja) フラッシュメモリ素子の金属配線およびコンタクトプラグ形成方法
JP2007013104A (ja) 半導体素子の製造方法
KR20070113604A (ko) 반도체 소자의 미세패턴 형성방법
JP2007165829A (ja) フラッシュメモリ素子のゲート形成方法
JP4391354B2 (ja) 側壁方式を用いたフラッシュメモリの形成方法
JP2007180475A (ja) 非晶質カーボンを利用する半導体素子の製造方法
KR100990936B1 (ko) 플래쉬 메모리 소자의 게이트 형성방법
KR100624947B1 (ko) 플래시 메모리 소자 및 그 제조 방법
KR20040076982A (ko) 플래시 메모리 소자의 제조 방법
KR20080078189A (ko) 낸드 플래시 메모리 소자의 제조방법
JP2008016852A (ja) フラッシュメモリ素子の製造方法
KR100626743B1 (ko) 반도체 소자의 패턴 형성 방법
KR20060083248A (ko) 플래쉬 메모리 소자의 콘택 플러그 형성방법
KR20060118734A (ko) 플래시 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060512

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090807

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090818

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100316

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100420

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100715

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100810

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100819

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130827

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees