JP2006261630A - 半導体素子の製造方法 - Google Patents
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Abstract
【解決手段】 同一の集積回路上の高電圧領域3および低電圧領域5に異なる厚みを有する複数個のゲート酸化膜を形成する。低電圧領域5にあるフォトレジストと、高電圧領域5にあるハードマスクとを利用してゲート酸化膜を覆い、ドライエッチングにより高電圧領域3上にある比較的薄いゲート酸化膜を除去してから、ウェットエッチング工程によりゲート酸化膜を低電圧領域5から除去する。高電圧領域3のハードマスクは、ポリシリコン構造37上に形成することができる。
【選択図】 図6
Description
その他の実施形態では、第1のトランジスタ素子41、第2のトランジスタ素子43および第3のトランジスタ素子45を、ゲートを形成するポリシリコン膜27で構成することもできる。そして、例えば適当なドーピングを利用してソース領域/ドレイン領域およびチャネル領域を形成するなどの後続の製造工程を行うことにより、第1のトランジスタ素子41、第2のトランジスタ素子43および第3のトランジスタ素子45の形成を完成させる。そして、これらの素子を金属内で適当に互いに接続し、様々な動作電圧(operating voltage)により制御することにより、駆動集積回路やその他の素子を形成する。
Claims (13)
- 所定の高電圧領域(HV)および低電圧領域(LV)を有する基板を準備する準備工程と、
前記高電圧領域に位置する比較的厚いゲート酸化膜と、前記低電圧領域に位置する少なくとも一つの比較的薄いゲート酸化膜とを含み、前記厚いゲート酸化膜が前記少なくとも一つの薄いゲート酸化膜よりも厚い複数個のゲート酸化膜構造を形成するゲート酸化膜形成工程と、
ポリシリコン構造がポリシリコン膜上を覆う耐エッチング材料を含み、前記高電圧領域および前記低電圧領域にそれぞれ位置するポリシリコン構造パターンを形成するポリシリコン構造パターン形成工程と、
少なくとも前記低電圧領域を覆う一つのフォトレジストパターンを形成するフォトレジストパターン形成工程と、
プラズマエッチング法を利用し、前記高電圧領域に位置する前記ポリシリコン構造から露出する前記厚いゲート酸化膜を除去するプラズマエッチング工程と、
前記フォトレジストパターンを除去する除去工程と、
ウェットエッチング法を利用し、前記低電圧領域に位置する前記ポリシリコン構造から露出する前記少なくとも一つの薄いゲート酸化膜を除去するウェットエッチング工程と、
を含むことを特徴とする半導体素子の製造方法。 - 前記耐エッチング材料は、少なくとも酸窒化ケイ素を含むことを特徴とする請求項1記載の半導体素子の製造方法。
- 前記複数個のゲート酸化膜は、窒化ケイ素膜をパターニングした後に熱酸化法により形成されることを特徴とする請求項1記載の半導体素子の製造方法。
- 前記ウェットエッチング工程を行う前に、前記高電圧領域を覆うもう一つのフォトレジストパターンを形成する工程をさらに含むことを特徴とする請求項1記載の半導体素子の製造方法。
- 前記ウェットエッチング工程は、前記基板をフッ化水素酸に浸すことを含むことを特徴とする請求項1記載の半導体素子の製造方法。
- 前記ポリシリコン構造の一つと前記厚いゲート酸化膜とを利用して形成される高電圧トランジスタ素子と、前記ポリシリコン構造の一つと前記薄いゲート酸化膜とを利用して形成される低電圧トランジスタ素子とをさらに含み、前記高電圧トランジスタ素子の動作電圧は20ボルトよりも大きく、前記低電圧トランジスタ素子の動作電圧は1.5ボルト〜5ボルトの間であることを特徴とする請求項1記載の半導体素子の製造方法。
- 前記薄いゲート酸化膜の厚みは150Åよりも小さく、前記厚いゲート酸化膜の厚みは300Åよりも大きいことを特徴とする請求項6記載の半導体素子の製造方法。
- 前記少なくとも一つの薄いゲート酸化膜は、第1の薄いゲート酸化膜および第2の薄いゲート酸化膜を含み、
前記ポリシリコン構造を形成するパターンは、前記第1の薄いゲート酸化膜および前記第2の薄いゲート酸化膜上に形成されたポリシリコン構造を含み、
前記ウェットエッチング工程を利用して、前記第1の薄いゲート酸化膜および前記第2の薄いゲート酸化膜の前記ポリシリコン構造から露出する部分を除去することを特徴とする請求項1記載の半導体素子の製造方法。 - 前記第1の薄いゲート酸化膜の厚みは40Åよりも小さく、前記第2の薄いゲート酸化膜の厚みは100Å〜200Åの間であり、前記厚いゲート酸化膜の厚みは300Åよりも大きいことを特徴とする請求項8記載の半導体素子の製造方法。
- 前記ポリシリコン構造の一つと前記第1の薄いゲート酸化膜とを利用して形成される第1のトランジスタ素子と、前記ポリシリコン構造の一つと前記第2の薄いゲート酸化膜とを利用して形成される第2のトランジスタ素子と、前記ポリシリコン構造の一つと前記厚いゲート酸化膜とを利用して形成される第3のトランジスタ素子とを含み、
前記第1のトランジスタ素子の動作電圧は1.8ボルト〜2.5ボルトの間であり、前記第2のトランジスタ素子の動作電圧は4ボルト〜6ボルトの間であり、前記第3のトランジスタ素子の動作電圧は30ボルトよりも大きいことを特徴とする請求項8記載の半導体素子の製造方法。 - 前記ウェットエッチング工程の前に、前記高電圧領域に保護性材料を形成する工程をさらに含むことを特徴とする請求項8記載の半導体素子の製造方法。
- 前記プラズマエッチング工程は、気圧が0.030mmHg〜0.050mmHgの間で実行され、
前記エッチングガスは、少なくともCHF3、O2およびCOを含むことを特徴とする請求項1記載の半導体素子の製造方法。 - 前記耐エッチング材料は、前記プラズマエッチング工程において前記ポリシリコンがエッチングされることを防ぐことを特徴とする請求項1記載の半導体素子の製造方法。
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