JP2006261630A - 半導体素子の製造方法 - Google Patents

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Abstract

【課題】 同一の集積回路上に少なくとも三種類の異なる厚みを有するゲート酸化膜と異なる動作電圧を有する素子を形成する方法を提供する。
【解決手段】 同一の集積回路上の高電圧領域３および低電圧領域５に異なる厚みを有する複数個のゲート酸化膜を形成する。低電圧領域５にあるフォトレジストと、高電圧領域５にあるハードマスクとを利用してゲート酸化膜を覆い、ドライエッチングにより高電圧領域３上にある比較的薄いゲート酸化膜を除去してから、ウェットエッチング工程によりゲート酸化膜を低電圧領域５から除去する。高電圧領域３のハードマスクは、ポリシリコン構造３７上に形成することができる。
【選択図】 図６

Description

本発明は半導体素子およびその製造方法に関し、特に同一基板上に高電圧領域および低電圧領域を有する半導体素子の製造方法に関する。
典型的な集積回路駆動素子は、高電圧領域および低電圧領域を含み、少なくとも三種類の動作電圧（operating voltage）を使用しなければならなかった。動作電圧は様々なタイプの駆動素子に用いられ、その動作電圧はゲート酸化膜の厚みと関係するため、ゲート酸化膜の厚みに合わせて異なる動作電圧を用いなければならなかった。一般に低電圧領域に形成される素子のゲート酸化膜の厚みは約１５０Åか、同一基板上の高電圧領域にあるゲート酸化膜の厚みよりも小さく、高電圧領域（１５ボルトよりも大きい）で動作する素子に必要なゲート酸化膜の厚みは３００Åよりも大きくなければならなかった。
基板上に異なる厚みを有する複数個のゲート酸化膜を形成することは、半導体メーカにとって技術上の大きな挑戦であった。また、ゲート酸化膜の完全性に損傷を与えずに、異なる厚みのゲート酸化膜を利用して関連素子を形成する技術を見つけることは研究に値する課題でもあった。ウェットエッチング工程（wet etching procedures）は、トランジスタゲートやその他の素子により覆われていない酸化膜を除去するためによく用いられる。しかし、複数のウェットエッチング工程を利用して複数個のゲート酸化膜を直接除去したり、ウェットエッチング工程を用いて最も薄いゲート酸化膜を除去したりすると、ゲート酸化膜に貫通（penetration）および／またはアンダーカット（undercut）を発生させ、ＧＯＩ（Gate Oxide Integrity）の不足を招き、不良素子を発生させる可能性があった。
そのため、異なる動作電圧を利用する駆動素子を有し、様々な厚みを有するゲート酸化膜を同一基板上に設け、素子上に異なるゲート酸化膜を形成しても、ゲート酸化膜の完全性に損傷を与えずに従来技術の問題を改善することができる半導体集積回路素子が求められていた。
本発明の目的は、様々な厚みのゲート酸化膜（gate oxide）と様々な動作電圧（operating voltage）とを有しても、ゲート酸化膜の高度な完全性を維持することのできる複合素子を提供することにある。
上述の目的を達成するため、本発明の半導体素子の製造方法は、所定の高電圧（High Voltage：ＨＶ）領域および低電圧（Low Voltage：ＬＶ）領域を有する基板を含む。そして、その上には複数個のゲート酸化膜が形成され、高電圧（ＨＶ）領域には比較的厚いゲート酸化膜が形成され、低電圧（ＬＶ）領域には一層の第１の薄いゲート酸化膜と、それよりも厚いもう一層の第２の薄いゲート酸化膜とが少なくとも形成される。
本発明のポリシリコン構造は、高電圧（ＨＶ）領域および低電圧（ＬＶ）領域にパターニングが行われる。このポリシリコン構造は、ポリシリコンを覆う耐エッチング材料を含む。低電圧（ＬＶ）領域を少なくとも覆うフォトレジストパターンを利用し、プラズマエッチング（plasma etching）技術を利用して高電圧（ＨＶ）領域上でポリシリコン構造から露出する厚いゲート酸化膜を除去する。その後、本発明の方法により、ウェットエッチング工程（wet etching procedure）により、ポリシリコン構造から露出する低電圧（ＬＶ）領域から少なくとも一層の薄いゲート酸化膜を除去し、フォトレジストパターンを除去する。ウェットエッチングを行うときは、ポリシリコン構造の耐エッチング材料をハードマスク（hard mask）にすることにより、高電圧領域（ＨＶ）上に位置する比較的厚いゲート酸化膜の損傷を防ぐことができる。
また本発明の半導体素子の製造方法は、所定の高電圧（ＨＶ）領域および低電圧（ＬＶ）領域を有する基板を含む。高電圧（ＨＶ）領域には少なくとも一層の比較的厚いゲート酸化膜が形成され、低電圧（ＬＶ）領域には少なくとも一層の薄いゲート酸化膜が形成されて、複数個のゲート酸化膜構造が形成される。そして、この厚いゲート酸化膜はどの薄いゲート酸化膜よりも厚い。本発明は高電圧（ＨＶ）領域および低電圧（ＬＶ）領域に形成されたポリシリコン構造パターンをさらに提供する。このポリシリコン構造は、ハードマスクにより覆われたポリシリコンを含み、プラズマエッチングを利用して高電圧（ＨＶ）領域に位置してハードマスクから露出する厚いゲート酸化膜を少なくとも一層除去し、ウェットエッチング技術を利用して低電圧（ＬＶ）領域に位置してポリシリコン構造から露出する薄いゲート酸化膜を少なくとも一層除去する。
さらに本発明の半導体素子の製造方法は、所定の高電圧（ＨＶ）領域および低電圧（ＬＶ）領域を有する基板を含む。高電圧（ＨＶ）領域には少なくとも一層の比較的厚いゲート酸化膜が形成され、低電圧（ＬＶ）領域には少なくとも一層の薄いゲート酸化膜が形成され、複数個のゲート酸化膜構造が形成される。そして、この厚いゲート酸化膜はどの薄いゲート酸化膜よりも厚い。本発明は、複数個のゲート酸化膜を覆うマスクパターンをさらに提供し、このマスクパターンはフォトレジストパターンのセクション（patterned photoresist section）と、ハードマスクにより覆われたポリシリコンにより形成されたポリシリコン構造とを含む。そして、プラズマエッチング技術を選択性酸化エッチング工程に用いて複数個のゲート酸化膜上でマスクパターンから露出する部分を除去してから、このパターニングされたフォトレジストセクションを除去し、ウェットエッチング技術を利用してポリシリコン構造から露出する薄いゲート酸化膜の部分を少なくとも一層除去する。
本発明は、様々な厚みのゲート酸化膜（gate oxide）と様々な動作電圧（operating voltage）とを有しても、ゲート酸化膜の高度な完全性を維持することができる。
図１は、本発明の好適な実施形態を示す断面図である。基板１は、所定の高電圧領域３および低電圧領域５を含み、これら高電圧領域３および低電圧領域５のそれぞれは高電圧素子および低電圧素子を収納することができるように予め設定された領域である。基板１は、シリコンウェーハなどの半導体基板か、ガリウムヒ素などのその他適用する半導体材料からなる。図１に示すように、本実施形態は三層のゲート酸化膜を含み、この三層のゲート酸化膜は、基板１上の表面７にそれぞれ形成される。ゲート酸化膜は、例えば窒化ケイ素などの耐酸化性膜パターニング（patterning）工程などの一般の方法を利用して、熱酸化工程を行って得ることができる。本発明の好適な実施形態によると、高電圧領域３に位置する第１の薄いゲート酸化膜９は厚み１１を有し、この厚み１１は３００Åよりも大きいが、他の実施形態ではこの厚み１１を異なる厚みにすることもできる。高電圧領域３に位置するゲート酸化膜の全ては、低電圧領域５に位置するゲート酸化膜よりも厚いことが分かる。低電圧領域５は、厚み１５を有する第２の薄いゲート酸化膜１３を含み、この厚み１５は４０Åよりも小さいが、他の実施形態ではこの厚み１５を異なる厚みにすることもできる。また、低電圧領域５に位置する厚いゲート酸化膜１７は厚み１９を有する。この厚み１９は５０Å〜２００Åの間でもよいが、１００Å〜１２０Åの間であることが好ましい。好適な本実施形態において、この厚み１９は１１０Åであるが、その他の実施形態ではこの厚み１９を異なる厚みにすることもできる。本実施形態の高電圧領域３および低電圧領域５は、様々な厚みを有する酸化膜を含んでいるため、様々な動作電圧を有する半導体素子に用いることができる。シャロートレンチ分離構造（Shallow Trench Isolation：ＳＴＩ）２１は、表面７から基板１へ延伸された位置に形成することができる。
続いて、図１に示す構造上をポリシリコン膜で覆い、このポリシリコン膜上をハードマスクおよび／または反射防止膜（Anti Reflective Coating：ＡＲＣ）にする耐エッチング膜で覆う。
図２に示すように、本発明の好適な実施形態は、ポリシリコン膜２７と、このポリシリコン膜２７上を覆う耐エッチング膜２９とを含む。本発明の好適な実施形態において、この耐エッチング膜２９は、厚みが約３２０Åの酸窒化ケイ素膜（ＳｉＯＮ）一層で構成されるか、その他の耐エッチング膜材料で構成されてもよい。好適な本実施形態のポリシリコン膜２７は、１７００Å〜２２００Åの間の厚みを有するアンドープポリシリコン膜であるが、他の実施形態では異なる厚みのドープトポリシリコン膜を用いることもできる。ここで注意しなければならないことは、ポリシリコン膜２７および耐エッチング膜２９は、図２で示される高電圧領域３を覆うだけでなく、半導体基板１全体上をも覆っている点である。そして、フォトレジストパターン３１をマスクとして利用し、後続のエッチング工程を行う。
図３に示すように、本実施形態はフォトレジストパターン３１を利用することにより、図２に示す耐エッチング膜２９の構造およびポリシリコン膜２７の構造上において、マスクで覆われていない部分、すなわちマスクから露出する部分に対して非等向性のプラズマエッチング（ドライエッチング）を行うと、ポリシリコン膜２７および耐エッチング膜２９で構成されるポリシリコン構造３７が形成されてフォトレジストパターン３１が除去される。本発明の好適な実施形態によると、最終的にポリシリコン構造３７は一個のトランジスタゲートにすることができる。図４は、このポリシリコン構造３７が低電圧領域５に形成された状態を示す断面図である。
図４は、マスク膜３９の形成過程を示す断面図であり、このマスク膜３９はフォトレジストパターンであり、低電圧領域５上に優先的に形成することができる。このマスク膜３９を低電圧領域５に形成することによりゲート酸化材料を保護し、ポリシリコン構造３７は高電圧領域３に設けられた第１の薄いゲート酸化膜９を覆っているため、プラズマエッチングを行うと第１の薄いゲート酸化膜９上でポリシリコン構造３７により覆われていない部分、すなわちポリシリコン構造３７から露出する部分が除去される。本発明の好適な実施形態において、このエッチングを行う条件は気圧０．０４０ｍｍＨｇ（４０ｍＴｏｒｒ）であり、上層電力は約１４００ワット〜１６００ワットであり、下層電力は約１７００ワット〜１９００ワットである。そして、このエッチングガスにはＣＨＦ3、Ｏ2およびＣＯが用いられる。下層電力と基板近くに配置された電極が用いる電力とは関係し、上層電力と基板上に配置された電極が用いる電力とは関係する。好適な本実施形態において、ＣＨＦ3の流速は１５０ｓｃｃｍであり、Ｏ2の流速は１８０ｓｃｃｍであり、ＣＯの流速は７０ｓｃｃｍであるが、他の実施形態では異なる流速を用いてもよい。プラズマエッチングは非等向性のエッチング工程であり、選択的に酸化膜を除去することができる。図５は、マスク膜３９を除去した後の状態を示す断面図である。
図５は、高電圧領域３に位置し、ポリシリコン構造３７および第１の薄いゲート酸化膜９で構成された第１のトランジスタ素子４１の構造を示す。ウェットエッチングを用いて、ポリシリコン構造３７により覆われていないこの領域の残りの部分であるゲート酸化膜を除去し、基板上に異なる領域を形成する。本発明の好適な実施形態において、すでにエッチング工程が行われている高電圧領域３にはフォトレジスト膜およびマスクパターンが形成されているが、この加えられたフォトレジスト膜は必ずしも必要な構造ではなく、上述のウェットエッチング工程においてフッ化水素酸（hydrofluoric acid）に浸して露出する酸化膜の除去を助けることもできる。低電圧領域５から薄いゲート酸化膜を除去する際に（例えば高電圧領域３の第１の薄いゲート酸化膜９と同様）、フッ化水素酸に漬ける時間は最小なため、第１の薄いゲート酸化膜９には明らかな損傷は発生しない。図６は、ウェットエッチング工程が完了した後のトランジスタ素子構造を示す断面図である。
図６に示すようにトランジスタ構造の基板１上に位置する高電圧領域３および低電圧領域５には、ポリシリコン構造３７および第１の薄いゲート酸化膜９で構成される第１のトランジスタ素子４１と、ポリシリコン構造３７および第２の薄いゲート酸化膜１３で構成される第２のトランジスタ素子４３と、低電圧領域５に位置してポリシリコン構造３７および厚いゲート酸化膜１７で構成される第３のトランジスタ素子４５とが含まれる。前述したように、好適な本実施形態において、第１の薄いゲート酸化膜９は、低電圧領域５に位置する第２の薄いゲート酸化膜１３および厚いゲート酸化膜１７よりも厚い。
その他の実施形態では、第１のトランジスタ素子４１、第２のトランジスタ素子４３および第３のトランジスタ素子４５を、ゲートを形成するポリシリコン膜２７で構成することもできる。そして、例えば適当なドーピングを利用してソース領域／ドレイン領域およびチャネル領域を形成するなどの後続の製造工程を行うことにより、第１のトランジスタ素子４１、第２のトランジスタ素子４３および第３のトランジスタ素子４５の形成を完成させる。そして、これらの素子を金属内で適当に互いに接続し、様々な動作電圧（operating voltage）により制御することにより、駆動集積回路やその他の素子を形成する。
図６は、本発明の好適な実施形態を示し、第１のトランジスタ素子４１は、厚みが３００Åよりも大きい第１の薄いゲート酸化膜９を含み、電圧が３０ボルトよりも大きい高電圧領域３内で操作される。低電圧領域５に形成される第２のトランジスタ素子４３は、比較的薄い第２の薄いゲート酸化膜１３を含み、その厚みは４０Åよりも小さく、動作電圧は１．８ボルト〜２．５ボルトの間である。第３のトランジスタ素子４５は、厚いゲート酸化膜１７を含み、その厚みは１００Å〜１２０Åの間で、動作電圧が約５ボルトの条件下で操作することもできる。また、その他の実施形態では、これらの素子を別に組み合わせたり、異なる動作電圧や異なる厚みを有するゲート酸化膜を組み合わせたり、同一基板上に集積回路やその他の素子を形成したりすることもできる。例えば、他の実施形態では、第１のトランジスタ素子４１を電圧が２０ボルトよりも大きい高電圧領域３内で操作してもよい。
本実施形態の集積回路駆動素子は二つの素子を含み、それらは異なるゲート酸化膜の厚みと動作電圧を有して低電圧領域５および高電圧領域３にそれぞれ設けられているが、他の実施形態では異なるゲート酸化膜の厚みと異なる動作電圧を有する複数個の類似した素子が形成されてもよい。例えば、高電圧領域３は、異なる厚みを有するゲート酸化膜と動作電圧を有する素子を複数個含んでもよい。
前述の実施形態は本発明の原理を単に開示しただけのものであり、全ての実施可能な実施例が説明或いは開示されているわけではなく、本発明の原理を応用した変更や修正も本発明の主旨と範囲内に入る。また、ここで述べられている例や条件は本発明の原理や発明者の観点を理解させることを助けるためのものであり、本発明を何ら制約するものではない。本発明で述べられている原理、観念および特定の実施形態に関するものには、その構造および機能と等しいものも含まれるべきである。また、この均等物には現在既に知られていたり将来発展される均等物も含まれ、その構造の如何に関わらず同等の機能を達成することができる要素は全てその均等物とする。
本実施形態の説明は、添付した図面の互いの連結関係を示したものであり、文字によってその内容を完全に説明している。「低い」、「高い」、「平行」、「垂直」、「上方」、「下方」、「上」、「下」、「上部」および「底部」などの関連する用語は、説明や開示されている図面の関連方向を確定するために用いられ、これらの用語は、装置の特定方向の構成や操作を説明するために用いられている。
本発明では好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知するものなら誰でも、本発明の主旨と領域を脱しない範囲内で各種の変更や修正を加えることができる。従って本発明の保護の範囲は、特許請求の範囲で指定した内容を基準とする。
本発明の好適な実施形態によるゲート酸化膜の一連の製造工程を示す断面図である。 本発明の好適な実施形態によるゲート酸化膜の一連の製造工程を示す断面図である。 本発明の好適な実施形態によるゲート酸化膜の一連の製造工程を示す断面図である。 本発明の好適な実施形態によるゲート酸化膜の一連の製造工程を示す断面図である。 本発明の好適な実施形態によるゲート酸化膜の一連の製造工程を示す断面図である。 本発明の好適な実施形態によるゲート酸化膜の一連の製造工程を示す断面図である。
符号の説明
１ 基板、３ 高電圧領域、５ 低電圧領域、７ 表面、９ 第１の薄いゲート酸化膜、１１ 厚み、１３ 第２の薄いゲート酸化膜、１５ 厚み、１７ 厚いゲート酸化膜、１９ 厚み、２１ シャロートレンチ分離構造、２７ ポリシリコン膜、２９ 耐エッチング膜、３１ フォトレジストパターン、３７ ポリシリコン構造、３９ マスク膜、４１ 第１のトランジスタ素子、４３ 第２のトランジスタ素子、４５ 第３のトランジスタ素子

Claims (13)

  1. 所定の高電圧領域（ＨＶ）および低電圧領域（ＬＶ）を有する基板を準備する準備工程と、
    前記高電圧領域に位置する比較的厚いゲート酸化膜と、前記低電圧領域に位置する少なくとも一つの比較的薄いゲート酸化膜とを含み、前記厚いゲート酸化膜が前記少なくとも一つの薄いゲート酸化膜よりも厚い複数個のゲート酸化膜構造を形成するゲート酸化膜形成工程と、
    ポリシリコン構造がポリシリコン膜上を覆う耐エッチング材料を含み、前記高電圧領域および前記低電圧領域にそれぞれ位置するポリシリコン構造パターンを形成するポリシリコン構造パターン形成工程と、
    少なくとも前記低電圧領域を覆う一つのフォトレジストパターンを形成するフォトレジストパターン形成工程と、
    プラズマエッチング法を利用し、前記高電圧領域に位置する前記ポリシリコン構造から露出する前記厚いゲート酸化膜を除去するプラズマエッチング工程と、
    前記フォトレジストパターンを除去する除去工程と、
    ウェットエッチング法を利用し、前記低電圧領域に位置する前記ポリシリコン構造から露出する前記少なくとも一つの薄いゲート酸化膜を除去するウェットエッチング工程と、
    を含むことを特徴とする半導体素子の製造方法。
  2. 前記耐エッチング材料は、少なくとも酸窒化ケイ素を含むことを特徴とする請求項１記載の半導体素子の製造方法。
  3. 前記複数個のゲート酸化膜は、窒化ケイ素膜をパターニングした後に熱酸化法により形成されることを特徴とする請求項１記載の半導体素子の製造方法。
  4. 前記ウェットエッチング工程を行う前に、前記高電圧領域を覆うもう一つのフォトレジストパターンを形成する工程をさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。
  5. 前記ウェットエッチング工程は、前記基板をフッ化水素酸に浸すことを含むことを特徴とする請求項１記載の半導体素子の製造方法。
  6. 前記ポリシリコン構造の一つと前記厚いゲート酸化膜とを利用して形成される高電圧トランジスタ素子と、前記ポリシリコン構造の一つと前記薄いゲート酸化膜とを利用して形成される低電圧トランジスタ素子とをさらに含み、前記高電圧トランジスタ素子の動作電圧は２０ボルトよりも大きく、前記低電圧トランジスタ素子の動作電圧は１．５ボルト〜５ボルトの間であることを特徴とする請求項１記載の半導体素子の製造方法。
  7. 前記薄いゲート酸化膜の厚みは１５０Åよりも小さく、前記厚いゲート酸化膜の厚みは３００Åよりも大きいことを特徴とする請求項６記載の半導体素子の製造方法。
  8. 前記少なくとも一つの薄いゲート酸化膜は、第１の薄いゲート酸化膜および第２の薄いゲート酸化膜を含み、
    前記ポリシリコン構造を形成するパターンは、前記第１の薄いゲート酸化膜および前記第２の薄いゲート酸化膜上に形成されたポリシリコン構造を含み、
    前記ウェットエッチング工程を利用して、前記第１の薄いゲート酸化膜および前記第２の薄いゲート酸化膜の前記ポリシリコン構造から露出する部分を除去することを特徴とする請求項１記載の半導体素子の製造方法。
  9. 前記第１の薄いゲート酸化膜の厚みは４０Åよりも小さく、前記第２の薄いゲート酸化膜の厚みは１００Å〜２００Åの間であり、前記厚いゲート酸化膜の厚みは３００Åよりも大きいことを特徴とする請求項８記載の半導体素子の製造方法。
  10. 前記ポリシリコン構造の一つと前記第１の薄いゲート酸化膜とを利用して形成される第１のトランジスタ素子と、前記ポリシリコン構造の一つと前記第２の薄いゲート酸化膜とを利用して形成される第２のトランジスタ素子と、前記ポリシリコン構造の一つと前記厚いゲート酸化膜とを利用して形成される第３のトランジスタ素子とを含み、
    前記第１のトランジスタ素子の動作電圧は１．８ボルト〜２．５ボルトの間であり、前記第２のトランジスタ素子の動作電圧は４ボルト〜６ボルトの間であり、前記第３のトランジスタ素子の動作電圧は３０ボルトよりも大きいことを特徴とする請求項８記載の半導体素子の製造方法。
  11. 前記ウェットエッチング工程の前に、前記高電圧領域に保護性材料を形成する工程をさらに含むことを特徴とする請求項８記載の半導体素子の製造方法。
  12. 前記プラズマエッチング工程は、気圧が０．０３０ｍｍＨｇ〜０．０５０ｍｍＨｇの間で実行され、
    前記エッチングガスは、少なくともＣＨＦ3、Ｏ2およびＣＯを含むことを特徴とする請求項１記載の半導体素子の製造方法。
  13. 前記耐エッチング材料は、前記プラズマエッチング工程において前記ポリシリコンがエッチングされることを防ぐことを特徴とする請求項１記載の半導体素子の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7781843B1 (en) 2007-01-11 2010-08-24 Hewlett-Packard Development Company, L.P. Integrating high-voltage CMOS devices with low-voltage CMOS
JP4421629B2 (ja) * 2007-04-25 2010-02-24 株式会社東芝 半導体装置の製造方法
US7528076B2 (en) * 2007-05-11 2009-05-05 United Microelectronics Corp. Method for manufacturing gate oxide layer with different thicknesses
KR100934791B1 (ko) * 2007-10-15 2009-12-31 주식회사 동부하이텍 전류특성 측정용 반도체 소자 및 반도체 소자의 전류특성측정 방법
WO2010125428A1 (en) * 2009-04-30 2010-11-04 X-Fab Semiconductor Foundries Ag Manufacturing integrated circuit components having multiple gate oxidations
CN102543705B (zh) * 2011-07-12 2014-05-28 上海华力微电子有限公司 用于高、低压器件的多晶硅栅电极集成工艺
CN102543706B (zh) * 2011-07-22 2014-06-04 上海华力微电子有限公司 一种不同多晶硅栅电极厚度的集成工艺
DE102018106266A1 (de) 2017-06-30 2019-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-struktur und verfahren zu ihrer herstellung
US10431664B2 (en) 2017-06-30 2019-10-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and methods thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0371665A (ja) * 1989-08-10 1991-03-27 Fujitsu Ltd 半導体装置の製造方法
JPH08125031A (ja) * 1994-10-28 1996-05-17 Sony Corp 半導体装置及びその製造方法
JPH08130250A (ja) * 1994-09-05 1996-05-21 Fuji Electric Co Ltd Ｍｏｓ型集積回路装置の製造方法
JPH1140538A (ja) * 1997-07-15 1999-02-12 Sony Corp 半導体装置の製造方法
JP2003023095A (ja) * 2001-07-09 2003-01-24 Sanyo Electric Co Ltd 半導体装置の製造方法
WO2005041307A1 (ja) * 2003-10-23 2005-05-06 Fujitsu Limited 半導体装置と半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5827784A (en) * 1995-12-14 1998-10-27 Texas Instruments Incorporated Method for improving contact openings during the manufacture of an integrated circuit
US6281050B1 (en) * 1999-03-15 2001-08-28 Kabushiki Kaisha Toshiba Manufacturing method of a semiconductor device and a nonvolatile semiconductor storage device
US6879007B2 (en) * 2002-08-08 2005-04-12 Sharp Kabushiki Kaisha Low volt/high volt transistor
KR100490288B1 (ko) * 2003-06-30 2005-05-18 주식회사 하이닉스반도체 플래쉬 메모리 소자 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0371665A (ja) * 1989-08-10 1991-03-27 Fujitsu Ltd 半導体装置の製造方法
JPH08130250A (ja) * 1994-09-05 1996-05-21 Fuji Electric Co Ltd Ｍｏｓ型集積回路装置の製造方法
JPH08125031A (ja) * 1994-10-28 1996-05-17 Sony Corp 半導体装置及びその製造方法
JPH1140538A (ja) * 1997-07-15 1999-02-12 Sony Corp 半導体装置の製造方法
JP2003023095A (ja) * 2001-07-09 2003-01-24 Sanyo Electric Co Ltd 半導体装置の製造方法
WO2005041307A1 (ja) * 2003-10-23 2005-05-06 Fujitsu Limited 半導体装置と半導体装置の製造方法

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