JP2007013104A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法 Download PDF

Info

Publication number
JP2007013104A
JP2007013104A JP2006124723A JP2006124723A JP2007013104A JP 2007013104 A JP2007013104 A JP 2007013104A JP 2006124723 A JP2006124723 A JP 2006124723A JP 2006124723 A JP2006124723 A JP 2006124723A JP 2007013104 A JP2007013104 A JP 2007013104A
Authority
JP
Japan
Prior art keywords
etching
sccm
film
manufacturing
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006124723A
Other languages
English (en)
Other versions
JP5174328B2 (ja
Inventor
Daigu Tei
台 愚 鄭
映 薫 ▲ベ▼
Young-Hun Bae
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2007013104A publication Critical patent/JP2007013104A/ja
Application granted granted Critical
Publication of JP5174328B2 publication Critical patent/JP5174328B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】ゲートパターン形成後に行うライト酸化時に、タングステンシリサイド膜などのシリサイド膜の側面が膨出する現象を防止することができる半導体素子の製造方法を提供すること。
【解決手段】半導体基板２１上にゲート絶縁膜２３を形成するステップと、ゲート絶縁膜２３上にポリシリコン膜２４、シリサイド膜２５及びハードマスク形成用膜の順に積層するステップと、ハードマスク２６を形成するステップと、ハードマスク２６をエッチングバリアとしてシリサイド膜２５をエッチングし、側面にアンダーカット状凹部２５Ａを形成するステップと、ハードマスク２６をエッチングバリアとして、ポリシリコン膜２４をエッチングして、ゲートラインを形成するステップと、ライト酸化により、ポリシリコン膜２４及びシリサイド膜２５の側面を酸化するステップとを含む。
【選択図】図３Ｆ

Description

本発明は、半導体素子の製造技術に関し、特に、ポリサイドゲート電極を備えた半導体素子の製造方法に関する。
最近、半導体素子のゲート電極の抵抗を低くするために、タングステンシリサイド膜／ポリシリコン膜（WSi/Polysilicon）で構成されたポリサイドゲート電極が用いられている。
このような半導体素子を製造する際には、ゲートを形成するためのエッチングにより、ゲート絶縁膜にマイクロトレンチ（Micro trench）及びプラズマ照射によるダメージが生じる。これらのダメージを回復させること、シリコン基板に残っている電極物質を酸化させること、ゲートのエッジに形成されたゲート絶縁膜の厚さをさらに増加させること、ゲートバーズビークを形成することによって、素子の信頼性を向上させることを目的として、ライト酸化処理（Light oxidation、ゲート材酸化処理とも呼ばれる）が行われている。特に、ゲートのエッジ側に形成されるゲート絶縁膜に関しては、その厚さ及び膜の品質が、ホットキャリア特性、サブスレショルド特性（オフ漏れ、ＧＩＤＬ等）、パンチスルー特性、素子動作速度、信頼性などに非常に大きな影響を及ぼす。したがって、ゲートのエッジ部にゲートバーズビークを形成させるためのライト酸化処理は、欠かすことができない。
図１は、従来の技術に係る半導体素子の製造方法を説明するための図であり、素子の構造を模式的に示す断面図である。
図１に示したように、半導体基板１１の所定の領域に、素子分離用の素子分離膜１２を形成する。さらに、通常の方法で形成された突出部である活性領域１３Ａ及びリセス部（凹部）である活性領域１３Ｂで構成された半導体基板１１の上面に、ゲート絶縁膜１４を形成する。
次いで、ゲート絶縁膜１４上に、ポリシリコン膜１５、タングステンシリサイド膜１６、ゲートハードマスク１７を順に積層した後、ゲートエッチングを行うことにより、ゲート絶縁膜１４上に、ポリシリコン膜１５、タングステンシリサイド膜１６及びゲートハードマスク１７の順に積層されたポリサイドゲート電極１００を形成する。
次いで、ライト酸化処理を行う。このライト酸化処理により、ポリシリコン膜１５の側面の露出部が酸化されて、ライト酸化膜１８と称する酸化膜が形成される。
この従来の技術の場合、ライト酸化処理時に、ポリシリコン膜１５が露出した側面が酸化されるとともに、タングステンシリサイド膜１６が露出した側面でも酸化が生じる。
このライト酸化の際に、タングステンシリサイド膜１６の側面のライト酸化膜１８に膨出現象が発生する。この側面膨出現象は、後続の工程における自己整合コンタクト（Self Aligned Contact：ＳＡＣ）法によるコンタクト形成（ＬＰＣと呼ばれる）時に、ランディングコンタクトプラグとタングステンシリサイド膜との間でショートを起こし、ＳＡＣフェイルの原因となる。
図２Ａは、従来の技術に係る半導体素子の構造を示す写真であり、タングステンシリサイド膜に生じた側面膨出現像（符号Ｘ部）を示しており、図２Ｂは、従来の技術に係る素子の構造を示す写真であり、コンタクトとタングステンシリサイド膜との間のショート現象（符号Ｙ部）を示している。
本発明は、上記従来の技術の問題点を解決するためになされたものであって、その目的は、ゲートパターン形成後に行うライト酸化時に、タングステンシリサイドなどのシリサイド膜の側面が膨出する現像を防止することができる半導体素子の製造方法を提供することにある。
上記目的を達成するために、本発明に係る半導体素子の製造方法は、半導体基板上にゲート絶縁膜を形成するステップと、該ゲート絶縁膜上にポリシリコン膜、シリサイド膜及びハードマスク形成用膜の順に積層するステップと、該ハードマスク形成用膜を選択的にパターニングすることによりハードマスクを形成するステップと、該ハードマスクをエッチングバリアとして、前記シリサイド膜をエッチングするとともに、該シリサイド膜の露出した側面にアンダーカット状凹部を形成するステップと、前記ハードマスクをエッチングバリアとして、前記ポリシリコン膜をエッチングすることにより、ゲートラインを形成するステップと、ライト酸化により、前記ポリシリコン膜及び前記シリサイド膜の露出した側面を酸化するステップとを含むことを特徴としている。
また、本発明に係る半導体素子の製造方法は、半導体基板上にゲート絶縁膜を形成するステップと、該ゲート絶縁膜上にポリシリコン膜、タングステンシリサイド膜及びハードマスク形成用膜の順に積層するステップと、該ハードマスク形成用膜を選択的にパターニングすることにより、ハードマスクを形成するステップと、該ハードマスクをエッチングバリアとして、前記タングステンシリサイド膜をエッチングするとともに、該タングステンシリサイド膜の露出した側面にアンダーカット状凹部を形成するステップと、前記ハードマスクをエッチングバリアとして、前記ポリシリコン膜をエッチングすることにより、ゲートラインを形成するステップと、ライト酸化により、前記ポリシリコン膜及び前記タングステンシリサイド膜の露出した側面を酸化するステップとを含むことを特徴としている。
また、前記タングステンシリサイド膜をエッチングするステップは、前記ポリシリコン膜が露出するまでエッチングするメインエッチングステップと、前記アンダーカット状凹部を形成するためのオーバーエッチングステップとを含むことを特徴とし、前記オーバーエッチングステップは、オーバーエッチング目標値のうちの５０％をエッチングする第１オーバーエッチングステップと、残りの５０％をエッチングする第２オーバーエッチングステップとを含むことを特徴とし、前記メインエッチングステップでは、ＮＦ３／Ａｒ／Ｃｌ２／Ｎ２／Ｏ２の混合ガス、前記第１オーバーエッチングステップでは、ＮＦ３／Ｃｌ２／Ｎ２の混合ガス、前記第２オーバーエッチングステップでは、ＮＦ３／Ｏ２の混合ガスを用いることを特徴としている。
本発明に係る半導体素子の製造方法によれば、ゲートラインを構成するタングステンシリサイド膜などのシリサイド膜のエッチングにより、露出した側面にアンダーカット状凹部が形成されるようにする。それによって、後続のライト酸化において、シリサイド膜の側面に過度の膨出現象が生じることが防止され、後続の自己整合コンタクト形成時に、ランディングプラグコンタクトとタングステンシリサイド膜との間にショートが生じる現象を防止することができるという効果が得られる。
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
図３Ａ〜図３Ｆは、本発明の実施の形態に係る半導体素子の製造方法を説明するための図であり、製造工程の各段階における素子の構造を模式的に示す断面図である。
図３Ａは、半導体基板上に、ポリシリコン膜、タングステンシリサイド膜、ハードマスク及びゲートマスクを形成した段階における素子の構造を示す断面図である。図３Ａに示したように、半導体基板２１の所定の領域に、素子間を分離するための素子分離膜２２を形成する。この時、例えば、素子分離膜２２はＳＴＩ法により形成し、素子分離膜２２は酸化膜であり、高密度プラズマ酸化法により形成する。
次いで、半導体基板２１にリセス部を形成するエッチングにより、突出部である活性領域２１Ａ及びリセス部である活性領域２１Ｂを形成した後、半導体基板２１の上面にゲート絶縁膜２３を形成する。
次いで、ゲート絶縁膜２３上に、ポリシリコン膜２４、タングステンシリサイド膜２５、ハードマスク２６を形成するための窒化膜（以下、「ハードマスク形成用窒化膜又はハードマスク形成用膜」と記す）を順に形成する。ここで、ポリシリコン膜２４の厚さは５００Å〜１２００Å、タングステンシリサイド膜２５の厚さは９００Å〜１３００Å、ハードマスク形成用窒化膜の厚さは、２０００Å〜２５００Åの範囲であることが好ましい。さらに、ハードマスク形成用窒化膜上に、厚さ１００Å〜３００Åのハードマスク用タングステン膜（図示省略）を形成することもできる。
次いで、ハードマスク形成用窒化膜上に感光膜を塗布し、露光及び現像によりパターニングを行い、ゲートマスク２７を形成した後、ゲートマスク２７をエッチングバリアとして用いて、ハードマスク形成用窒化膜をエッチングすることにより、ハードマスク２６を形成する。
ハードマスク形成用窒化膜のエッチングは、例えば、４ｍＴ／５００Ｗs／１００Ｗb／１２０ＣＦ４の条件で行う。なお、上記条件に示されている「４ｍＴ」は４ｍＴｏｒｒ、すなわち４×１０−３Ｔｏｒｒ（０．５３Ｐａ）、「５００Ｗs」はソースパワー５００Ｗ、「１００Ｗb」はバイアスパワー１００Ｗ、「１２０ＣＦ４」は、ＣＦ４の流量が１２０ｓｃｃｍであることを表している。
図３Ｂは、タングステンシリサイド膜２５をエッチングした後、メインエッチングを行う段階における素子の構造を示す断面図である。図３Ｂに示したように、ストリップ処理によりゲートマスク２７を除去する。次に、ハードマスク形成用窒化膜のエッチングを行い、ハードマスク２６を形成した後、残留物を除去するための洗浄を行う。
次いで、ハードマスク２６をエッチングバリアとして、タングステンシリサイド膜２５を乾式エッチングする。タングステンシリサイド膜２５をエッチングする際には、下層のポリシリコン膜２４を露出させるまでのメインエッチングと、ポリシリコン膜２４が露出した後、さらにエッチングするオーバーエッチングとの２段階で行う。ここで、メインエッチングは、実質的にタングステンシリサイド膜２５を除去するエッチングであり、エンドポイント方式を利用して、下層のポリシリコン膜２４が露出した時点を終点とするエッチングである。また、オーバーエッチングは、メインエッチングの後、タングステンシリサイド膜２５の側面の一部を除去し、残留物を除去するためのエッチングである。
図３Ｂに示したように、タングステンシリサイド膜２５のメインエッチングは、例えば、４ｍＴ（４×１０−３Ｔｏｒｒ：０．５３Ｐａ）／９００Ｗs／７００Ｗb／４０ＮＦ３／１００Ａｒ／８０Ｃｌ２／５０Ｎ２／１０Ｏ２／ＥＯＰの条件で行う。このエッチングでは、除去部の壁面が半導体基板２１の面に対してほぼ垂直になるようにする。なお、上記条件に示されているＥＯＰは「エンドポイント（End of point）」を意味する。ＥＯＰでは、下層のポリシリコン膜２４が露出した時点をエンドポイントとする。メインエッチングの際の条件として上記１例を示したが、ＮＦ３の流量は３０ｓｃｃｍ〜４０ｓｃｃｍ、Ｃｌ２の流量は９０ｓｃｃｍ〜１００ｓｃｃｍ、Ｎ２の流量は４０ｓｃｃｍ〜５０ｓｃｃｍ、Ｏ２の流量は１０ｓｃｃｍ〜１５ｓｃｃｍの範囲が好ましい。また、ソースパワーは８００Ｗ〜９００Ｗ、バイアスパワーは６００Ｗ〜７００Ｗ、圧力は１０−３Ｔｏｒｒ〜１０−２Ｔｏｒｒ（０．１３〜１．３Ｐａ）の範囲が好ましい。
メインエッチング後、ポリシリコン膜２４が露出した時点で行うオーバーエッチングは、第１オーバーエッチング（図３Ｃ）及び第２オーバーエッチング（図３Ｄ）の２段階に分けて行う。
図３Ｃは、メインエッチング後、第１オーバーエッチングを行う段階における素子の構造を示す断面図である。図３Ｃに示したように、第１オーバーエッチングの条件は、例えば、４ｍＴ（４×１０−３Ｔｏｒｒ：０．５３Ｐａ）／７５０Ｗs／１２０Ｗb／１０ＮＦ３／１００Ｃｌ２／９０Ｎ２とする。
図３Ｄは、第１オーバーエッチング後、第２オーバーエッチングを行う段階における素子の構造を示す断面図である。図３Ｄに示したように、第２オーバーエッチングの条件は、例えば、４ｍＴ（４×１０−３Ｔｏｒｒ：０．５３Ｐａ）／７５０Ｗs／０Ｗｂ／４０ＮＦ３／１５Ｏ２とする。ここで、第１オ−バーエッチングは、オーバーエッチングターゲット（オーバーエッチング目標値）の５０％、第２オーバーエッチングは残りの５０％とする。
上記オーバーエッチングに関してさらに詳細に説明する。
まず、第１オーバーエッチングには、ＮＦ３／Ｃｌ２／Ｎ２の混合ガスを用い、ＮＦ３の流量は、メインエッチング時に用いたＮＦ３の流量より少なくする（例えば、ＮＦ３流量は、メインエッチング時の４０ｓｃｃｍに対して、第１オーバーエッチング時は１０ｓｃｃｍとする）。また、セル領域と周辺領域との間のローディング（Roading）を改善するために、アルゴンガスを用いず、窒素（Ｎ２）の流量を増やす（例えば、Ｎ２の流量は、メインエッチング時の５０ｓｃｃｍに対して、第１オーバーエッチング時は９０ｓｃｃｍとする）。第１オーバーエッチング時には、ＮＦ３の流量は５ｓｃｃｍ〜１０ｓｃｃｍ（メインエッチング時のＮＦ３流量は３０ｓｃｃｍ〜４０ｓｃｃｍ）、Ｎ２の流量は９０ｓｃｃｍ〜１００ｓｃｃｍ、Ｃｌ２の流量は９０ｓｃｃｍ〜１００ｓｃｃｍの範囲が好ましい。また、ソースパワーは６５０Ｗ〜７５０Ｗ、バイアスパワーは１００Ｗ〜１２０Ｗ、圧力は１０−３〜１０−２Ｔｏｒｒ（０．１３〜１．３Ｐａ）の範囲が好ましい。
第２オーバーエッチングでは、第１オーバーエッチングの場合とは異なり、用いるガスはＮＦ３／Ｏ２の混合ガス、ソースパワー（またはトップパワー）は、例えば約７５０Ｗとする。特に、第２オーバーエッチングでは、等方性エッチングを利用して、厚さ約５０Å未満のターゲット（エッチング目標値）条件でエッチングを行い、開口部（凹部）内に露出したタングステンシリサイド膜２５の側面をエッチングする。ここで、バイアスパワー（またはボトムパワー）Ｗｂは、０Ｗである。第２オーバーエッチングにおけるＮＦ３の流量は３０ｓｃｃｍ〜４０ｓｃｃｍ、Ｏ２の流量は１０ｓｃｃｍ〜１５ｓｃｃｍの範囲が好ましい。また、ソースパワーは６５０Ｗ〜７５０Ｗ、バイアスパワーは０Ｗ、圧力は１０−３〜１０−２Ｔｏｒｒ（０．１３〜１．３Ｐａ）の範囲が好ましい。なお、バイアスパワーを印加しないため、下層のポリシリコン膜２４の損傷を大幅に軽減することができる。
上記のように、第１オーバーエッチング及び第２オーバーエッチングからなるオーバーエッチングを行うことにより、ポリシリコン膜２４に対するエッチング率が低い条件で、タングステンシリサイド膜２５に対するエッチング率をメインエッチング時のエッチング率程度に維持することができる。そのため、タングステンシリサイド膜２５をエッチングする際、ポリシリコン膜２４の損傷が防止されるとともに、タングステンシリサイド膜２５に対して十分なオーバーエッチング（側面のエッチング）を行うことができる。
このように、第１及び第２オーバーエッチングの２段階に分けてオーバーエッチングを行うことにより、タングステンシリサイド膜２５の側面が、ハードマスク２６の側面より内側（横方向）に窪んだ「コの字」形のアンダーカット状となる。すなわち、図３Ｄに示したように、タングステンシリサイド膜２５がエッチングにより除去され形成された開口部の側壁は、断面形状が、下側の方がよりタングステンシリサイド膜２５側に傾斜した(negatively sloped)形状（以下、アンダーカット状凹部２５Ａと記す）を有するようになる。
図３Ｅは、タングステンシリサイド膜２５のエッチングを行った後、ポリシリコン膜２４のエッチングを行った段階における素子の構造を示す断面図である。ポリシリコン膜２４のエッチングの際には、エンドポイント方式を用いる。このエッチングは、ポリシリコン膜２４のエッチングエンドポイントを検出するまでのメインエッチング、すなわち、ゲート絶縁膜２３が露出するまでのメインエッチング及びゲート絶縁膜が露出したる時点で行うオーバーエッチングの２段階に分けて行う。ポリシリコン膜２４のエッチングを行うメインエッチングは、例えば、２０ｍＴ（２×１０−２Ｔｏｒｒ：２．７Ｐａ）／４００Ｗs／１３０Ｗb／５Ｎ２／７Ｏ２／１８０ＨＢｒ／ＥＯＰの条件、オーバーエッチングは、６５ｍＴ（６．５×１０−２Ｔｏｒｒ：８．６Ｐａ）／２５０Ｗs／１３０Ｗｂ／８０Ｈｅ／５Ｏ２／３００ＨＢｒの条件で行う。
ポリシリコン膜２４のメインエッチング時の圧力は、１０−２Ｔｏｒｒ〜３×１０−２Ｔｏｒｒ（１．３〜４Ｐａ）の範囲が好ましい。また、オーバーエッチング時は、ポリシリコン膜２４とゲート絶縁膜２３との選択比が８０：１以上（例えば、８０：１〜１００：１）となる条件に維持して、ポリシリコン膜２４の側面がほぼ垂直状、すなわち、開口部における側面の断面形状が、半導体基板２１の面に対してほぼ垂直になるようにエッチングする。
上記のようにポリシリコン膜２４のエッチングを行った段階では、タングステンシリサイド膜２５の側面はハードマスク２６及びポリシリコン膜２４の側面より内側に位置するので、線幅は、ハードマスク２６及びポリシリコン膜２４に比べ、タングステンシリサイド膜２５の方が狭い。すなわち、ＦＩＣＤ（Final Inspection Critical Dimension）がさらに小さい。
図３Ｆは、ポリシリコン膜及びタングステンシリサイド膜の側面にライト酸化膜が形成された段階における素子の構造を示す断面図である。図３Ｆに示したように、厚さ約５０Å未満をエッチングターゲット（エッチング目標値）として、ライト酸化を行う。このライト酸化により、ポリシリコン膜２４及びタングステンシリサイド膜２５の露出面（側面）に、ライト酸化膜２８を形成する。
この時、タングステンシリサイド膜２５は、露出した側面の形状が、ネガティブ形状のアンダーカット状凹部２５Ａとなっている。しかし、ライト酸化処理により、タングステンシリサイド膜２５の露出面が酸化されて、ライト酸化膜２８が形成された状態では、ゲートラインの全体的な形状は、側面が半導体基板２１の面に対してほぼ垂直状になる。この側面がほぼ垂直状のゲート形状は、厚さ約５０Å未満をエッチングターゲット（エッチング目標値）としてライト酸化を行うことによって形成することができる。
その後、窒化膜によりゲートラインをシーリングし、後続のランディングプラグコンタクトをエッチングによって形成する際に、バリアとして利用する。
本発明の実施の形態に係る半導体素子の製造方法によれば、エッチングにより開口部を形成した段階で、タングステンシリサイド膜２５の側面の断面形状が、ネガティブ形状のアンダーカット状凹部となっているため、ライト酸化時に、タングステンシリサイド膜２５の側面に、過度の膨出部が形成されることを防止することができる。
図４は、本発明の実施の形態に係る半導体素子の製造方法によって得られた素子の断面形状を示す写真であり、エッチング後のタングステンシリサイド膜を示している。図４から、タングステンシリサイド膜（黒色部）の側面の断面形状が、アンダーカット状凹部となっていることが分かる。
図５は、本発明の実施の形態に係る半導体素子の製造方法によって得られた素子の断面形状を示す写真であり、ランディングプラグコンタクトホール形成後の状態を示している。図５から、タングステンシリサイド膜の側面に、膨出部が発生していないことが分かる。この結果から明らかなように、自己整合コンタクト（ＳＡＣ）によりランディングプラグコンタクトを形成した段階で、タングステンシリサイド膜の側面における損傷が防止されている。
上記実施の形態では、ゲートラインが突出部である活性領域２１Ａから凹部である活性領域２１Ｂにかけて形成されており、チャネル長を長くすることができるＳＴＡＲ（Step gated Array Recess）構造を有する半導体素子の製造方法について説明したが、本発明に係る半導体素子の製造方法は、リセスゲート型、プレーナゲート型など全ての半導体素子の製造に適用することができる。また、ポリシリコン膜上にタングステンシリサイド膜を形成する例を示したが、ポリシリコン膜上に他のシリサイド膜を形成する場合にも適用可能である。
なお、本発明に係る半導体素子の製造方法は、上記実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
従来の技術に係る半導体素子の製造方法を説明するための図であり、素子の構造を模式的に示す断面図である。 従来の技術に係る半導体素子の構造を示す写真であり、タングステンシリサイド膜に生じた側面膨出現象（符号Ｘ部）を示している。 従来の技術に係る素子の構造を示す写真であり、コンタクトとタングステンシリサイド膜のショート現象（符号Ｙ部）を示している。 本発明の実施の形態に係る半導体素子の製造方法を説明するための図であり、半導体基板上に、ポリシリコン膜、タングステンシリサイド膜、ハードマスク及びゲートマスクを形成した段階における素子の構造を示す断面図である。 本発明の実施の形態に係る半導体素子の製造方法を説明するための図であり、タングステンシリサイド膜をエッチングした後、メインエッチングを行う段階における素子の構造を示す断面図である。 本発明の実施の形態に係る半導体素子の製造方法を説明するための図であり、メインエッチング後、第１オーバーエッチングを行う段階における素子の構造を示す断面図である。 本発明の実施の形態に係る半導体素子の製造方法を説明するための図であり、第１オーバーエッチング後、第２オーバーエッチングを行う段階における素子の構造示す断面図である。 本発明の実施の形態に係る半導体素子の製造方法を説明するための図であり、タングステンシリサイド膜のエッチングを行った後、露出したポリシリコン膜のエッチングを行った段階における素子の構造を示す断面図である。 本発明の実施の形態に係る半導体素子の製造方法を説明するための図であり、ポリシリコン膜及びタングステンシリサイド膜の側面にライト酸化膜が形成された段階における素子の構造を示す断面図である。 本発明の実施の形態に係る半導体素子の製造方法によって得られた素子の断面形状を示す写真であり、エッチング後のタングステンシリサイド膜を示している。 本発明の実施の形態に係る半導体素子の製造方法によって得られた素子の断面形状を示す写真であり、ランディングプラグコンタクトホール形成後の状態を示している。
符号の説明
２１ 半導体基板
２２ 素子分離膜
２３ ゲート絶縁膜
２４ ポリシリコン膜
２５ タングステンシリサイド膜
２５Ａ アンダーカット状凹部
２６ ハードマスク
２８ ライト酸化膜

Claims (17)

  1. 半導体基板上にゲート絶縁膜を形成するステップと、
    該ゲート絶縁膜上にポリシリコン膜、シリサイド膜及びハードマスク形成用膜の順に積層するステップと、
    該ハードマスク形成用膜を選択的にパターニングすることによりハードマスクを形成するステップと、
    該ハードマスクをエッチングバリアとして、前記シリサイド膜をエッチングするとともに、該シリサイド膜の露出した側面にアンダーカット状凹部を形成するステップと、
    前記ハードマスクをエッチングバリアとして、前記ポリシリコン膜をエッチングすることにより、ゲートラインを形成するステップと、
    ライト酸化により、前記ポリシリコン膜及び前記シリサイド膜の露出した側面を酸化するステップと
    を含むことを特徴とする半導体素子の製造方法。
  2. 前記シリサイド膜をエッチングするステップは、
    前記ポリシリコン膜が露出するまでエッチングするメインエッチングステップと、
    該メインエッチングの後、前記アンダーカット状凹部を形成するためのオーバーエッチングステップと
    を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記オーバーエッチングステップは、
    オーバーエッチング目標値のうち、５０％をエッチングする第１オーバーエッチングステップと、
    残りの５０％をエッチングする第２オーバーエッチングステップと
    を含むことを特徴とする請求項２に記載の半導体素子の製造方法。
  4. 前記第２オーバーエッチングステップにおけるエッチングを、
    等方性エッチングにより行うことを特徴とする請求項３に記載の半導体素子の製造方法。
  5. 半導体基板上にゲート絶縁膜を形成するステップと、
    該ゲート絶縁膜上にポリシリコン膜、タングステンシリサイド膜及びハードマスク形成用膜の順に積層するステップと、
    該ハードマスク形成用膜を選択的にパターニングすることにより、ハードマスクを形成するステップと、
    該ハードマスクをエッチングバリアとして、前記タングステンシリサイド膜をエッチングするとともに、該タングステンシリサイド膜の露出した側面にアンダーカット状凹部を形成するステップと、
    前記ハードマスクをエッチングバリアとして、前記ポリシリコン膜をエッチングすることにより、ゲートラインを形成するステップと、
    ライト酸化により、前記ポリシリコン膜及び前記タングステンシリサイド膜の露出した側面を酸化するステップと
    を含むことを特徴とする半導体素子の製造方法。
  6. 前記タングステンシリサイド膜をエッチングするステップは、
    前記ポリシリコン膜が露出するまでエッチングするメインエッチングステップと、
    前記アンダーカット状凹部を形成するためのオーバーエッチングステップと
    を含むことを特徴とする請求項５に記載の半導体素子の製造方法。
  7. 前記オーバーエッチングステップは、
    オーバーエッチング目標値のうちの５０％をエッチングする第１オーバーエッチングステップと、
    残りの５０％をエッチングする第２オーバーエッチングステップと
    を含むことを特徴とする請求項６に記載の半導体素子の製造方法。
  8. 前記第２オーバーエッチングステップにおけるエッチングを、
    等方性エッチングにより行うことを特徴とする請求項７に記載の半導体素子の製造方法。
  9. 前記メインエッチングステップでは、ＮＦ３／Ａｒ／Ｃｌ２／Ｎ２／Ｏ２の混合ガス、前記第１オーバーエッチングステップでは、ＮＦ３／Ｃｌ２／Ｎ２の混合ガス、前記第２オーバーエッチングステップでは、ＮＦ３／Ｏ２の混合ガスを用いることを特徴とする請求項７に記載の半導体素子の製造方法。
  10. 前記第１オーバーエッチングステップにおいて、
    前記メインエッチング時に比べ、前記ＮＦ３の流量をより少ない流量とし、前記Ｎ２の流量をより多い流量とすることを特徴とする請求項９に記載の半導体素子の製造方法。
  11. 前記ＮＦ３の流量が、前記メインエッチング時には３０ｓｃｃｍ〜４０ｓｃｃｍ、前記第１オーバーエッチング時には５ｓｃｃｍ〜１０ｓｃｃｍ、前記第２オーバーエッチング時には３０ｓｃｃｍ〜４０ｓｃｃｍの範囲であることを特徴とする請求項９に記載の半導体素子の製造方法。
  12. 前記第１オーバーエッチングステップにおいて、
    前記ＮＦ３の流量：５ｓｃｃｍ〜１０ｓｃｃｍ、前記Ｎ２の流量：９０ｓｃｃｍ〜１００ｓｃｃｍ、前記Ｃｌ２の流量：９０ｓｃｃｍ〜１００ｓｃｃｍ、ソースパワー：６５０Ｗ〜７５０Ｗ、バイアスパワー：１００Ｗ〜１２０Ｗ及び圧力：１０−３Ｔｏｒｒ〜１０−２Ｔｏｒｒ（０．１３〜１．３Ｐａ）の条件でエッチングすることを特徴とする請求項９に記載の半導体素子の製造方法。
  13. 前記第２オーバーエッチングステップにおいて、
    前記ＮＦ３の流量：３０ｓｃｃｍ〜４０ｓｃｃｍ、前記Ｏ２の流量：１０ｓｃｃｍ〜１５ｓｃｃｍ、ソースパワー：６５０Ｗ〜７５０Ｗ及び圧力：１０−３〜１０−２Ｔｏｒｒ（０．１３〜１．３Ｐａ）の条件でエッチングすることを特徴とする請求項９に記載の半導体素子の製造方法。
  14. 前記第２オーバーエッチングステップにおいて、
    エッチング目標値：５０Å未満の条件でエッチングすることを特徴とする請求項１３に記載の半導体素子の製造方法。
  15. 前記メインエッチングステップにおいて、
    前記ＮＦ３の流量：３０ｓｃｃｍ〜４０ｓｃｃｍ、前記Ｃｌ２の流量：９０ｓｃｃｍ〜１００ｓｃｃｍ、前記Ｎ２の流量：４０ｓｃｃｍ〜５０ｓｃｃｍ、前記Ｏ２の流量：１０ｓｃｃｍ〜１５ｓｃｃｍ、ソースパワー：８００Ｗ〜９００Ｗ、バイアスパワー：６００Ｗ〜７００Ｗ及び圧力：１０−３Ｔｏｒｒ〜１０−２Ｔｏｒｒ（０．１３〜１．３Ｐａ）の条件でエッチングすることを特徴とする請求項９に記載の半導体素子の製造方法。
  16. 前記ライト酸化において、
    エッチング目標値：５０Å未満の条件でエッチングすることを特徴とする請求項５に記載の半導体素子の製造方法。
  17. 前記ハードマスク及び前記ポリシリコン膜は、エッチングにより露出した側面の断面が前記半導体基板面に対してほぼ垂直状であり、前記タングステンシリサイド膜の線幅より大きいことを特徴とする請求項５に記載の半導体素子の製造方法。
JP2006124723A 2005-06-30 2006-04-28 半導体素子の製造方法 Active JP5174328B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2005-0058741 2005-06-30
KR1020050058741A KR20070003021A (ko) 2005-06-30 2005-06-30 반도체소자의 제조 방법

Publications (2)

Publication Number Publication Date
JP2007013104A true JP2007013104A (ja) 2007-01-18
JP5174328B2 JP5174328B2 (ja) 2013-04-03

Family

ID=37590174

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006124723A Active JP5174328B2 (ja) 2005-06-30 2006-04-28 半導体素子の製造方法

Country Status (5)

Country Link
US (1) US7605069B2 (ja)
JP (1) JP5174328B2 (ja)
KR (1) KR20070003021A (ja)
CN (1) CN100440441C (ja)
TW (1) TWI322472B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017208548A (ja) * 2016-05-20 2017-11-24 エスピーティーエス テクノロジーズ リミティド ワークピースをプラズマエッチングする方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101429211B1 (ko) 2008-01-30 2014-08-14 삼성전자주식회사 금속 실리사이드를 포함하는 트랜지스터 및 그 제조 방법,이를 이용한 반도체 소자 제조 방법.
CN101740717B (zh) * 2008-11-14 2014-09-03 复旦大学 一种CuxO基电阻型存储器及其制备方法
KR101983672B1 (ko) 2012-11-07 2019-05-30 삼성전자 주식회사 반도체 장치의 제조 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0621018A (ja) * 1992-06-29 1994-01-28 Sony Corp ドライエッチング方法
JPH1041508A (ja) * 1996-07-17 1998-02-13 Sony Corp 半導体装置およびその製造方法
JPH10135194A (ja) * 1996-10-01 1998-05-22 Applied Materials Inc ハードマスクを用いてトランジスタゲートをエッチングする方法
JPH10135459A (ja) * 1996-10-24 1998-05-22 Samsung Electron Co Ltd ポリサイドゲート電極及びその製造方法
JPH1145991A (ja) * 1997-07-28 1999-02-16 Toshiba Corp 半導体装置及びその製造方法
JP2000196087A (ja) * 1998-12-29 2000-07-14 Hyundai Electronics Ind Co Ltd 半導体素子のゲ―ト電極形成方法
JP2002319569A (ja) * 2001-04-19 2002-10-31 Tokyo Electron Ltd ドライエッチング方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950011983B1 (ko) * 1992-11-23 1995-10-13 삼성전자주식회사 반도체 장치의 제조방법
KR100291512B1 (ko) 1998-11-26 2001-11-05 박종섭 반도체 소자의 게이트 전극 형성방법
EP1113500B1 (en) * 1999-12-31 2008-05-07 STMicroelectronics S.r.l. Process for manufacturing non-volatile memory cells
KR20020013195A (ko) * 2000-08-11 2002-02-20 윤종용 반도체 장치의 게이트 패턴 형성 방법
US6306715B1 (en) 2001-01-08 2001-10-23 Chartered Semiconductor Manufacturing Ltd. Method to form smaller channel with CMOS device by isotropic etching of the gate materials
KR20030057936A (ko) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 반도체 소자의 게이트 형성방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0621018A (ja) * 1992-06-29 1994-01-28 Sony Corp ドライエッチング方法
JPH1041508A (ja) * 1996-07-17 1998-02-13 Sony Corp 半導体装置およびその製造方法
JPH10135194A (ja) * 1996-10-01 1998-05-22 Applied Materials Inc ハードマスクを用いてトランジスタゲートをエッチングする方法
JPH10135459A (ja) * 1996-10-24 1998-05-22 Samsung Electron Co Ltd ポリサイドゲート電極及びその製造方法
JPH1145991A (ja) * 1997-07-28 1999-02-16 Toshiba Corp 半導体装置及びその製造方法
JP2000196087A (ja) * 1998-12-29 2000-07-14 Hyundai Electronics Ind Co Ltd 半導体素子のゲ―ト電極形成方法
JP2002319569A (ja) * 2001-04-19 2002-10-31 Tokyo Electron Ltd ドライエッチング方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017208548A (ja) * 2016-05-20 2017-11-24 エスピーティーエス テクノロジーズ リミティド ワークピースをプラズマエッチングする方法

Also Published As

Publication number Publication date
TWI322472B (en) 2010-03-21
US7605069B2 (en) 2009-10-20
CN100440441C (zh) 2008-12-03
KR20070003021A (ko) 2007-01-05
US20070004213A1 (en) 2007-01-04
JP5174328B2 (ja) 2013-04-03
CN1892989A (zh) 2007-01-10
TW200701373A (en) 2007-01-01

Similar Documents

Publication Publication Date Title
JP4953740B2 (ja) 半導体素子のストレージノードコンタクトプラグの形成方法
US7314792B2 (en) Method for fabricating transistor of semiconductor device
KR100607326B1 (ko) 반도체 소자의 제조방법
US6551913B1 (en) Method for fabricating a gate electrode of a semiconductor device
JP2008085341A (ja) 半導体素子のリセスゲートの製造方法
KR100951559B1 (ko) 반도체 소자의 게이트 전극 형성 방법
JP5137415B2 (ja) 半導体素子のリセスチャネル形成方法
JP2006261630A (ja) 半導体素子の製造方法
KR100946056B1 (ko) 반도체 메모리 소자의 제조 방법
JP2008311613A (ja) 半導体素子の製造方法
JP5174328B2 (ja) 半導体素子の製造方法
JP4575048B2 (ja) フラッシュメモリ素子の製造方法
KR100714287B1 (ko) 반도체 소자의 패턴 형성방법
JP4791768B2 (ja) 半導体素子のストレージノードコンタクトの形成方法
US6924217B2 (en) Method of forming trench in semiconductor device
JP2005191567A (ja) 半導体素子のコンタクト形成方法
JP2008084975A (ja) 半導体装置、およびその製造方法
JP2006128613A (ja) 半導体素子の製造方法
US20060094235A1 (en) Method for fabricating gate electrode in semiconductor device
JP2005317736A (ja) 半導体装置の製造方法
KR100733459B1 (ko) 반도체 소자 제조 방법
KR100713327B1 (ko) 반도체 소자의 트랜지스터 형성방법
KR100588641B1 (ko) 트렌치 코너 라운딩 향상 방법
KR20000044948A (ko) 반도체 소자의 트랜치 형성 방법
KR20110076661A (ko) 반도체 소자의 미세패턴 형성방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090402

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120423

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120508

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120807

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120828

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121126

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121211

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121228

R150 Certificate of patent or registration of utility model

Ref document number: 5174328

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250