JP2017208548A - ワークピースをプラズマエッチングする方法 - Google Patents

ワークピースをプラズマエッチングする方法 Download PDF

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Abstract

【課題】エッチされたフィーチャの対称性の改善。
【解決手段】シリコン基板に１つ又は２つ以上のフィーチャをプラズマエッチングする方法であって、堆積工程とエッチ工程とを交互に繰り返す周期的なエッチプロセスを用いてメインエッチを実行する工程、及びオーバーエッチを実行して前記フィーチャのプラズマエッチングを完了する工程を含み、前記オーバーエッチは、第１の種類の１又は２以上のエッチ工程と、第２の種類の１又は２以上のエッチ工程とを含み、前記第１及び第２の種類のエッチ工程の各々は前記シリコン基板のイオン衝撃によるエッチングを含み、第２の種類の１又は２以上のエッチ工程中のイオン衝撃は第１の種類の１又は２以上のエッチ工程中のイオン衝撃に対して内向きの傾きを有する方法が提供される。
【選択図】図３

Description

本発明によれば、ワークピースをプラズマエッチングするための方法及び装置が提供される。
シリコンウェハのエッチングは、電子部品の工業的製造において重要なプロセスである。エッチングプロファイルはウェハの全表面にわたって均一であることが好ましい。理想的には、ウェハ材料の不要なむだを防止するために、そのような均一で高品質のエッチがウェハエッジの３ｍｍ以内に達成されるべきである。
シリコンウェハをエッチするために使用されている現在の方法としては、「ボッシュ（Bosch）プロセス」として一般に知られている周期的技術を用いたプラズマエッチングが挙げられる。この技術では、交互の堆積工程及びエッチ工程が周期的に実行される。ボッシュプロセスは当該技術分野においてよく知られており、例えば米国特許第５５０１８９３号明細書に記載されている。しかし、例えばガス流、温度及びプラズマ密度の変化などの、ウェハエッジに対する多くの不連続さのために、このプラズマエッチプロセスの均一性を維持することは困難であることがある。プラズマ均一性を制御してこれらのエッジ効果を最低限の抑える方法としては、静電チャック（ＥＳＣ）、ガスフロー制御及びウェハよりも大きいプラテンアセンブリを使用することが挙げられる。プラズマ均一性を制御するために、セラミック又はシリコン環状リングであることができるフォーカスリングも使用できる。しかし、例えば高周波（ＲＦ）電力及びチャンバ圧力などのプロセス条件が変動するため、プラズマの均一性は、プラズマエッチプロセスの間にずれることがある。これは、プラズマエッチプロセスにおける非対称性をもたらし、特に、イオン衝撃の入射角が制御及び再現することがより困難になり得るウェハエッジに対して、非対称性をもたらすことがある。シリコン中のエッチされたビアの底部におけるかかる非対称性のＳＥＭ画像が図１に示されている。かかる非対称性は欠陥のあるダイをもたらす。
シリコンウェハのプラズマエッチングでは、プラズマからの正イオンがウェハの表面に引き寄せられるように、ウェハ表面の負の分極化が典型的には達成される。陽イオンが抽出されたプラズマ中の領域はプラズマシースとして知られている。陽イオンは、プラズマシースからほぼ垂直な方向にウェハ表面に衝突する。したがって、プラズマシースの厚さ又はチルトの歪みは、エッチされた表面に不均一性をもたらす。プラズマシースのチルトは、イオンが基板の表面に衝突する入射角に対応する。チルト角は、イオンの入射経路とウェハ表面の法線との間で測定される。ウェハのエッジにおけるイオン衝撃の入射角は、ウェハの中心におけるイオン衝撃の入射角に対して傾いていてもよい。プラズマシースの厚さ及びチルトは、プラズマ密度、局所ポテンシャル及びウェハの幾何学的形状に依存する。これらのパラメータは、プロセスチャンバ全体にわたって変化し、ウェハの表面にわたるプラズマシースの厚さのむらをもたらす。このプラズマシース歪みは、材料及び機械的不連続性が存在するウェハエッジで最も顕著である。例えば、基板の表面にウェハのエッジに対する局所的な電圧むらがしばしば存在する。これは、プラズマシースの厚さに歪みを生じさせ、非対称エッチ又はテーパプロファイルを有するエッチをもたらす可能性がある。図２は、プラズマの存在下、ＲＦ駆動静電チャック（ＥＳＣ）２２上に配置された基板２０のエッジの断面を示しており、プラズマシース３４は、基板２０のエッジで外向きのチルトを有する。基板２０はＥＳＣ２２上に配置され、適切なエッチャント源ガスを用いて生成されたプラズマ３２に曝される。この例では、プラズマシース３４は、基板表面に衝突するイオンの入射角が半径方向外側の成分を有するように、基板２０の縁部で外向きのチルト（outward tilt）を有する。
プラズマエッチングプロセスは、メインエッチと、その後のオーバーエッチを含むことができ、オーバーエッチは、典型的には、終点条件が検出された後に開始される。メインエッチサイクルはバルクエッチとしても知られている。メインエッチは、周期的な堆積とエッチのボッシュ（Bosch）プロセスを利用することができる。メインエッチは、トレンチ又はビアを形成するために使用され、オーバーエッチサイクルは、エッチプロファイルがウェハ表面にわたって均一で完全であるように、また、メインエッチプロセスから堆積されたビアから他の残留材料も除去するために実行される。初期の「ブレークスルー」エッチ工程を実行することもできる。一般的に、ブレークスルーエッチ、ボッシュメインエッチ及びオーバーエッチのシーケンス中に、異なるエッチレシピ及びプロセスパラメータが使用される。
オーバーエッチがメインエッチとできるだけ揃うように、プラズマシースのチルトを、オーバーエッチサイクル中に最適化することができる。一般的に、これは、プロセスパラメータを調整してメインエッチサイクルとオーバーエッチサイクルとの間のプラズマ歪みを最小化することを含み、これはしばしば複雑になり得る。プロセスパラメータの最適化にもかかわらず、メインエッチとオーバーエッチとの間でプラズマシースに通常小さな変動がある。しかし、メインエッチとオーバーエッチとの間のチルトの小さな変動でさえ、オーバーエッチのためのテーパ形状又は非対称形状をもたらすことがある。かかる非対称性は、高アスペクト比のビアのようなフィーチャの底部でより顕著になる。これらの非対称性は欠陥のあるダイをもたらすおそれがある。
上述の特定の問題に加えて、プラズマエッチプロセスの均一性を、特にウェハの周縁部で改善し、オーバーエッチ後に存在する非対称性の数を減少させることが一般的な要望であることが理解されよう。本発明は、その実施形態の少なくともいくつかにおいて、これらの問題、要望及び必要性の少なくともいくつかに対処する。
本発明の第１の態様によれば、シリコン基板に１つ又は２つ以上のフィーチャをプラズマエッチングする方法であって、
堆積工程とエッチ工程とを交互に繰り返す周期的なエッチプロセスを用いてメインエッチを実行する工程；及び
オーバーエッチを実行して前記フィーチャのプラズマエッチングを完了する工程；
を含み、
オーバーエッチは、第１の種類の１又は２以上のエッチ工程と、第２の種類の１又は２以上のエッチ工程とを含み、第１及び第２の種類のエッチ工程の各々は、シリコン基板のイオン衝撃によるエッチングを含み、
第２の種類の１又は２以上のエッチ工程中のイオン衝撃は、第１の種類の１又は２以上のエッチ工程中のイオン衝撃に対して内向きの傾き（inward inclination）を有する、方法が提供される。
メインエッチの前に、ブレークスルーエッチ工程を実行することができる。メインエッチは、シリコン基板に上記の１つ又は２つ以上のフィーチャの大部分をエッチングするために実行される。オーバーエッチは、これらのフィーチャのプラズマエッチングを完了させ、メインエッチから残っている可能性がある残留物をこれらのフィーチャから除去する。第１の種類の１又は２以上のエッチ工程中のイオン衝撃は、第２の種類の１又は２以上のエッチ工程中のイオン衝撃に対して外向きの傾き（outward inclination）を有することは明らかであろう。第１及び第２の種類の１又は２以上エッチ工程は、任意の順序で実行することができる。内向きの傾きは、半径方向内向きの成分、すなわち、シリコン基板の半径方向中心に向かう成分によるイオン衝撃に対応する。外向きの傾きは、半径方向外向きの成分、すなわち、シリコン基板の中心から半径方向に遠ざかる成分によるイオン衝撃に対応する。
オーバーエッチは、第３の種類の１又は２以上のエッチ工程をさらに含んでよく、第３の種類の１又は２以上のエッチ工程は、シリコン基板のイオン衝撃によるエッチングを含む。第３の種類の１又は２以上のエッチ工程中のイオン衝撃は、第１の種類の１又は２以上のエッチ工程中のイオン衝撃に対して外向きの傾きを有することができる。これらの実施形態では、第１の種類の１又は２以上のエッチ工程中のイオン衝撃は、第２及び第３の種類のエッチ工程中のイオン衝撃の傾きの中間の傾きを有する。第１の種類の１又は２以上のエッチ工程は、メインエッチに対して最適化された又は最良のフィットを構成することができ、もしオーバーエッチが第１の種類のエッチ工程のみからなる場合、結果として得られるフィーチャの下端は、最良の、又は、最良に近い、可能な限りの対称性の程度を有する。次いで、第２及び第３の種類のエッチ工程を実行して、第１の種類の１又は２以上のエッチ工程によって導入された非対称性を補正することができる。
本発明は、シリコン基板の周縁部にエッチされたフィーチャ、特にシリコン基板のエッジの近くに位置するフィーチャの対称性について、著しい改善をもたらすことができる。
第１、第２及び第３の種類の１又は２以上の工程は、任意の順序で実行することができる。
オーバーエッチ中のイオン衝撃の傾きは、電気バイアスを生成させるために基板に印加されるバイアス電力を使用して制御することができる。バイアス電力は、ＲＦ電力であってもよい。特定の理論又は推測によって制限されることを望まないが、イオン衝撃の傾きは、プラズマエッチングの一部として生成されるプラズマシースの傾きを変更することによって制御されると考えられる。
バイアス電力は、第１の種類、第２の種類及び任意に第３の種類のエッチ工程の１又は２つ以上の間で、パルス化されたものであることができる。
バイアス電力は、第１の種類、第２の種類及び任意に第３の種類のエッチ工程の１又は２以上の間で、１０％〜５０％の範囲内のデューティサイクルでパルス化されたものであることができる。
バイアス電力は、第１の種類、第２の種類及び任意に第３の種類のエッチ工程の１又は２以上の間で、基板に連続的に印加されてもよい。
第２の種類の１又は２以上のエッチ工程の間のイオン衝撃の内向きの傾きは、第１の種類の１又は２以上のエッチ工程の間に印加されるバイアス電力と比べてバイアス電力の大きさを減少させることによって制御することができる。
第３の種類の１又は２以上のエッチ工程の間のイオン衝撃の外向きの傾きは、第１の種類の１又は２以上のエッチ工程の間に印加されるバイアス電力と比べてバイアス電力の大きさを増加させることによって制御することができる。
オーバーエッチ中のイオン衝撃の傾きは、シリコン基板を取り囲むフォーカスリングに電気信号を印加するなどの他の方法で制御することができる。
フィーチャはビアであることができる。この機能は、ＴＳＶ（Through Silicon Vias）であることができる。
フィーチャは、少なくとも５：１のアスペクト比を有することができる。
シリコン基板は外側保護層を含むことができ、外側保護層は酸化物層、例えば二酸化ケイ素であることができる。ブレークスルーエッチは、外側保護層を除去するために実行することができる。
オーバーエッチは、第１の種類の複数のエッチ工程と、第２の種類の複数のエッチ工程と、第３の種類の複数のエッチ工程とを含むことができる。
オーバーエッチは、
堆積工程と第１の種類のエッチ工程とを含むエッチサイクルを実行し、それにより堆積工程と第１の種類のエッチ工程とを交互に繰り返す工程；
堆積工程と第２の種類のエッチ工程とを含むエッチサイクルを実行し、それにより堆積工程と第２の種類のエッチ工程とを交互に繰り返す工程；及び
堆積工程と第３の種類のエッチ工程とを含むエッチサイクルを実行し、それにより第３の種類の堆積工程とエッチ工程とを交互に繰り返す工程；
を含む。
オーバーエッチは、少なくとも１つの堆積工程と、第１の種類のエッチ工程と、第２の種類のエッチ工程と、第３の種類のエッチ工程とを含むエッチサイクルを実行する工程と、前記エッチングサイクルを繰り返す工程とを含む。第１、第２及び第３の種類のエッチング工程は、任意の順序で実行することができる。
エッチサイクルにおける第１、第２及び第３の種類の各エッチ工程の前に、対応する堆積工程を行うことができる。
エッチサイクルは、第１、第２及び第３の種類のエッチ工程に続く単一の堆積工程を含むことができる。第１、第２及び第３の種類のエッチ工程は、任意の順序で実行することができる。
第１、第２及び第３の種類のエッチ工程は、フッ素含有ガスを用いて形成されたプラズマを使用して実行することができる。フッ素含有ガスはＳＦ６であることができる。
オーバーエッチは、フルオロカーボンを使用して形成されたプラズマを使用して実行される少なくとも１つの堆積工程を含むことができる。フルオロカーボンはＣ４Ｆ８であることができる。
本発明の第２の態様によれば、本発明の第１の態様によるシリコン基板をエッチングするための装置であって、
チャンバ；
シリコン基板を支持するための、チャンバ内に配置された基板支持体；
シリコン基板をエッチングするための、少なくとも１つのプラズマを生成させるためのプラズマ生成装置；及び
オーバーエッチ中のイオン衝撃の傾きを制御するように構成された制御装置；
を含み、制御装置が、電気バイアスを生成させることによりオーバーエッチ中のイオン衝撃の傾きを制御するために基板に印加されるバイアス電力を供給するための電気バイアス電源を備える、装置が提供される。
バイアス電力は、基板支持体を介して基板に印加されてもよい。
基板支持体は、静電チャック（ＥＳＣ）を含むことができる。基板支持体は、基板のエッジを越えて延在する電極を備えることができ、バイアス電力が電極に印加される。
電気バイアス電源は、基板に印加されるＲＦバイアス電力を供給するためのＲＦ電源を備えることができる。ＲＦバイアス電力は、基板支持体を介して基板に印加されてもよい。
以上、本発明について説明したが、上述した特徴又は以下の説明、図面又は特許請求の範囲の発明的な組み合わせにも及ぶ。例えば、本発明の第１の態様に関連して説明される任意の特徴は、本発明の第２の態様に関しても開示されると考えられる。
本発明による方法及び装置の実施形態を、単なる例として、添付の図面を参照して説明する。
図１は、ビアにおける非対称欠陥を示すＳＥＭ画像である。 図２は、プラズマシースが基板の端部で外向きのチルトを有するプラズマエッチ工程の概略断面図である。 図３は、基板をプラズマエッチングするのに好適な装置の概略断面図である。 図４は、本発明による基板をプラズマエッチングする第１の方法を示すフロー図である。 図５Ａは、プラズマを用いたメイン又はバルクエッチプロセスの概略図である。 図５Ｂは、最適化されたチルトを有するプラズマシースを使用するオーバーエッチプロセスの概略図である。 図５Ｃは、プラズマシースが外向きのチルトを有するオーバーエッチプロセスの概略図である。 図５Ｄは、プラズマシースが内向きのチルト（inward tilt）を有するオーバーエッチプロセスの概略図である。 図６は、プラテンパワーの関数としてのプラズマシースチルト角のプロットである。 図７は、本発明に係る、基板をプラズマエッチングする第２の方法を示すフロー図である。 図８は、本発明に係る、基板をプラズマエッチングする第３の方法を示す流れ図である。
図３は、本発明によるシリコン基板２０をプラズマエッチングするのに好適な装置１０を示す。一次ガスフィード１２は、関連する一次イオン化源１６を有する一次チャンバ１４に入る。名目上１３．５６ＭＨｚのＲＦアンテナ１８が、誘導結合プラズマ（ＩＣＰ）供給源として機能する。容量結合を低減するために、ＤＣコイル１２０と主チャンバ１４の壁との間にファラデーシールド２１を設けることができる。第１の供給源からのプラズマは、基板２０が静電チャック（ＥＳＣ）であり得る基板支持体又はプラテン２２の上に配置される主チャンバ１２２に入る。ＥＳＣは、基板をプラテン２２にクランプし、プラズマエッチプロセス中に基板を冷却するのを促進する。ＥＳＣは、基板２０の縁部を越えて延在するＲＦ駆動電極２３を含む。主チャンバ１２２は、主チャンバ１２２の周りに配置された二次ＲＦコイル１３２を有する二次イオン化源１３０を有し、主チャンバ壁近傍に二次プラズマをもたらす。環状ガス分配システム１３４を主チャンバ１２２に組み込んで、二次プラズマのための独立したガス供給源を提供することができる。ガスは、ゲートバルブ３９を介してポンプ３８に放射状に流れる。基板２０は、フォーカスリング２６内に配置される。プラテン２２は、ＨＦ／ＬＦ電極を含むことができる。プラテン２２、ひいては基板２０は、ＨＦ／ＬＦ電極に電位を印加することによって分極させることができる。エッチプロセスの間、プラズマ３２から陽イオンを引き付けるために、負の極性がプラテン２２に印加される。プラズマ３２から抽出された陽イオンは、プラズマシース３４の形成をもたらす。陽イオンは、基板２０をプラズマシース３４から垂直な方向に移動させ、基板２０の表面をエッチする。陽イオンが基板の表面に衝突する入射角は、プラズマシースのチルトとして定義される。本明細書における内向きのチルトへの言及は、内向きに傾いた又は半径方向内向きの成分、すなわち、基板２０の中心に向かう成分を含む基板表面に当たるイオンに対応する。ここで、本明細書における外向きのチルトへの言及は、外向きに傾いた又は半径方向外向きの成分、すなわち、基板２０の中心から遠ざかる成分を含む基板表面に当たるイオンに対応する。図３に示す装置は、適切な装置の一例に過ぎず、他の実施形態も可能であることが理解されよう。例えば、単一のチャンバ又は単一のイオン供給源を有する装置を使用することができる。
第１の実施形態において、図４のフローチャートに示されているように、基板２０をプラズマエッチングする方法がある。基板２０は、最初にメインエッチサイクル４０に付される。メインエッチサイクル４０は、堆積工程４２と、トレンチ又はビア４５などのフィーチャが基板２０に形成されるまでｍ回繰り返されるプラズマエッチ工程４４とを含む。各堆積工程４２及びプラズマエッチ工程４４は、０．５秒〜１０秒の範囲内の時間実行することができる。堆積４２及びエッチ４４の工程を、少なくとも１０回交互に繰り返すことができるが、サイクル数は、必要なプロセス終了点を達成するのに適した任意の数でよい。特に、サイクル数の上限は特にない。この実施形態及びさらなる実施形態における堆積工程４２及びその後の堆積工程は、例えばＣ４Ｆ８などのフルオロカーボンなどの適切なソースガスから形成されたプラズマを使用して実行することができる。この実施形態及びさらなる実施形態におけるエッチ工程４４及びその後のエッチ工程は、ＳＦ６などのフッ素含有ガスなどの適切なエッチングガス又はガス混合物から形成されたプラズマを使用して実行することができる。基板は、エッチが過度に進まないようにするためにエッチストップを含むことができる。ほんの一例として、エッチストップは、エッチ深さの厳密な制御を確実にするために窒化シリコン（ＳｉＮ）で構成することができる。
メインエッチサイクル４０が完了し、例えばビア４５などのフィーチャが形成された後、基板２０は第１のオーバーエッチサイクル５０にかけられる。第１のオーバーエッチサイクル５０は、交互にｎ回繰り返される堆積工程５２及びプラズマエッチ工程５４を含む。各堆積工程５２又はプラズマエッチ工程５４は、０．５秒〜１０秒の範囲内の時間実施することができる。堆積５２及びエッチ５４の工程は、少なくとも１０回交互に繰り返すことができるが、サイクル数は、必要なプロセス終点を達成するのに適した任意の数でよい。第１のオーバーエッチサイクル中のエッチングの方向は、メインエッチングサイクル４０とできるだけ揃うように最適化される。これを達成するために、第１のオーバーエッチサイクル５０中のプラズマシース３４の幾何学的形状又はチルトは、図５Ａ及び図５Ｂに示されているように、メインエッチサイクル４０中のプラズマシース３４のチルトとできるだけ一致する必要がある。プラズマシース３４の幾何学的形状又はチルトは、プラテンパワー、プラズマ密度、デューティサイクル（ＤＣ）を変更することによって、又は、例えば電磁石によって生成された磁場を利用するなどの他の手段によって、あるいは、補助ＲＦ源を使用することによって、制御することができる。プラズマシース３４の幾何学的形状又はチルトを変化させるために、フォーカスリング２６が電極として使用されてもよく、電極を収容してもよい。プラズマシースのチルトは、プラズマから抽出されたイオンが基板に衝突する角度に対応する。当該チルトは、基板表面２０の全体にわたって均一でなく、特に、基板２０のエッジでチルトの変動が観察されることがある。本明細書における内向きのチルトへの言及は、内向きに傾いた又は半径方向内向きの成分、すなわち、基板２０の中心に向かう成分を含む基板表面に当たるイオンに対応する。本明細書における外向きのチルトへの言及は、外向きに傾いた又は半径方向外向きの成分、すなわち、基板２０の中心から遠ざかる成分を含む基板表面に当たるイオンに対応する。図６は、２００ｍｍ直径の基板に対して、適用されたプラテンパワーに対する基板エッジから３ｍｍで測定されたプラズマチルト角のプロットを示す。この例では、＜１２０Ｗのプラテンパワーは内向きのチルトに対応し、１２０Ｗを超えるプラテンパワーは外向きのチルトに対応する。プラズマ電力は、デューティサイクルを変更してプラズマの傾きを制御することができるパルスであってもよい。第１のオーバーエッチサイクル５０では、プラテン２２に加えられる電力は、プラズマシースのチルトがメインエッチサイクル４０の間に使用されるチルトと揃うように調整される。できるだけチルトを最適化するにもかかわらず、図５Ｂに概略的に示されているように、第１のオーバーエッチサイクル５０が完了した後にビア４５内に非対称性４８が依然として残る。
第１のオーバーエッチサイクル５０が完了した後、基板は第２のオーバーエッチサイクル６０にかけられる。第２のオーバーエッチサイクル６０は、交互にｐ回繰り返される堆積工程６２及びプラズマエッチ工程６４を含む。プラズマエッチ工程６４は、外向きのプラズマチルト６６を生じさせるパラメータを使用して実行される。例えば、適切に高いプラテンパワーを使用してプラズマシースを歪ませて、プラズマシースが基板２０のエッジで外向きチルトを有するようにする。各堆積工程６２又はプラズマエッチ工程６４は、０．５秒〜１０秒の範囲内の時間実施することができる。堆積６２及びエッチ６４の工程を、少なくとも１０回交互に繰り返すことができるが、サイクル数は、必要なプロセス終点を達成するのに適した任意の数でよい。イオン衝撃の方向が第１のオーバーエッチサイクル５０中のイオン衝撃の方向に対して外向きの傾き（又は外向きのチルト）を有する第２のオーバーエッチサイクル６０は、ビアの底部の最外側の非対称性を除去する。ビア４６の最外側（すなわち、ビア４５の基板エッジに最も近い側）は、イオン衝撃にさらされたままとなる。しかし、ビア４７の最内側（すなわち、ビア４５の基板エッジから最も遠い側）は、ビア４５のアスペクト比によって、イオン衝撃から少なくとも部分的に遮蔽される。外向きのチルトの結果、図５Ｃに示すように、エッチプロセスがビア４６の底面の最外側でより好適に起こり、最外側４６の非対称性が除去される。
第２のオーバーエッチサイクル６０が完了した後、基板は第３のオーバーエッチサイクル７０にかけられる。第３のオーバーエッチサイクル７０は、交互にｐ回繰り返される堆積工程７２及びプラズマエッチ工程７４を含む。プラズマエッチ工程７４は、内向きのプラズマチルト７６を生じさせるパラメータを使用して実行される。例えば、内向きのチルトを有するようにプラズマシースを歪ませるために、電力が印加されないか又は適切に低い電力がプラテンに印加される。各堆積工程７２又はプラズマエッチ工程７４は、０．５秒〜１０秒の範囲内の時間実施することができる。堆積７２及びエッチ７４の工程は、少なくとも１０回交互に繰り返すことができるが、サイクル数は、必要なプロセス終了点を達成するのに適した任意の数でよい。イオン衝撃の方向が第１のオーバーエッチサイクル５０の間のイオン衝撃の方向に対して内向きの傾き（又は内向きのチルト）を有する第３のオーバーエッチサイクル７０は、ビア４６の底部の最内側の非対称性を除去する。ビア４６の最内側（すなわち、ビアの基板エッジから最も遠い側）は、イオン衝撃にさらされたままとある。しかし、ビア４７の最外側（すなわち、ビア４５の基板エッジに最も近い側）は、ビア４５のアスペクト比によって、イオン衝撃から少なくとも部分的に遮蔽される。その結果、エッチプロセスは、ビア４６の底部の最内側で有利に起こり、この最内側４６の非対称性は、図５Ｄに示されているように除去される。
いくつかのエッチサイクルを実行し、プラズマシースのチルト又は幾何学的形状を複数の方向に強制することによって、イオン衝撃の方向が選択的に制御される。したがって、高アスペクト比、例えば５：１以上のフィーチャであっても、ビア４５の底部でのアーチファクト又は非対称性を排除することが可能である。
別の実施形態では、プラズマシースが内向きのチルトを有するオーバーエッチサイクル７０は、プラズマシースが外向きのチルトを有するオーバーエッチサイクル６０に先行する。本発明は、オーバーエッチ工程５０，６０及び７０が実行される順序に限定されない。
第２の実施形態では、図７のフローチャートにより示されているように基板２０をプラズマエッチングする方法がある。異なる例示的な実施形態において同じ参照番号が使用されている場合、参照番号は同じ特徴部分に対応する。基板２０は、最初にメインエッチサイクル４０にかけられる。メインエッチサイクル４０は、本発明の第１の実施形態で説明したように実行される。
メインエッチサイクル４０が完了した後、基板２０はオーバーエッチサイクル２５０にかけられる。オーバーエッチサイクル２５０は、第１の堆積工程２５０ａ、第１のプラズマエッチ工程２５０ｂ、第２の堆積工程２５０ｃ、第２のプラズマエッチ工程２５０ｄ、第３の堆積工程２５０ｅ及び第３のプラズマエッチ工程２５０ｆの順次工程を含む。６つの工程２５０ａ〜２５０ｆはｎ回に亘って順次繰り返される。各堆積工程２５０ａ、２５０ｃ、２５０ｅ又はプラズマエッチ工程２５０ｂ、２５０ｄ、２５０ｆは、０．５秒〜１０秒の範囲内の時間実施することができる。堆積２５０ａ、２５０ｃ、２５０ｅ及びエッチ２５０ｂ、２５０ｄ、２５０ｆの工程は、少なくとも１０回連続して繰り返すことができるが、サイクル数は、必要なプロセス終了点を達成するのに適した任意の数でよい。第１のプラズマエッチ工程２５０ｂの間のプラズマシースのチルトは、メインエッチ４０のチルトとできるだけ揃うように最適化される。第２のプラズマエッチ工程２５０ｄの間に使用されるパラメータは、プラズマシースが外向きのチルトを有するようなものである。これにより、ビア４６の底部の最外側、すなわち基板２０のエッジに最も近いビアの側の非対称性が除去される。第３のプラズマエッチ工程２５０ｆの間に使用されるパラメータは、プラズマシースが内向きのチルトを有するようなものである。これにより、ビア４７の底部の最内側、すなわち、ビアの基板２０のエッジから最も遠い側の非対称性が除去される。本発明は、プラズマエッチ工程２５０ｂ、２５０ｄ、２５０ｅの順序により限定されない。プラズマシースのチルト又は幾何学的形状を複数の方向に強制することによって、イオン衝撃の方向が選択的に制御される。結果として、ビア４５の底部におけるアーチファクト又は非対称性を排除することが可能である。全体的に、ビアにおけるアーチファクト又は非対称性が除去される。
第３の実施形態では、図８のフローチャートにより示されているように基板２０をプラズマエッチングする方法がある。異なる例示的な実施形態において同じ参照符号が使用されている場合、参照符号は、同一の特徴に対応する。基板２０は、最初にメインエッチサイクル４０にかけられる。メインエッチサイクル４０は、本発明の第１の実施形態で説明したように実行される。
メインエッチサイクル４０が完了した後、基板２０はオーバーエッチサイクル３５０にかけられる。オーバーエッチサイクル３５０は、第１の堆積工程３５０ａ、第１のプラズマエッチ工程３５０ｂ、第２のプラズマエッチ工程３５０ｃ及び第３のプラズマエッチ工程３５０ｄの順次工程を含む。４つの工程３５０ａ〜３５０ｄは、ｎ回に亘って順次繰り返される。各堆積工程３５０ａ又はプラズマエッチ工程３５０ｂ、３５０ｃ、３５０ｄは、０．５秒〜１０秒の範囲内の時間実施することができる。堆積３５０ａ及びエッチ３５０ｂ、３５０ｃ、３５０ｄの工程は、少なくとも１０回連続して繰り返すことができるが、サイクル数は、必要なプロセス終了点を達成するのに適した任意の数でよい。第１のプラズマエッチ工程３５０ｂの間のプラズマシースのチルトは、メインエッチ４０のチルトとできるだけ揃うように最適化される。第２のプラズマエッチ工程３５０ｃの間に使用されるパラメータは、プラズマシースが外向きのチルトを有するようなものである。これにより、ビア４６の底部の最外側、すなわちビアの基板２０のエッジに最も近い側の非対称性が除去される。第３のプラズマエッチ工程３５０ｄの間に使用されるパラメータは、プラズマシースが内向きのチルトを有するようなものである。これにより、ビア４７の底部の最内側、すなわちビアの基板２０のエッジから最も遠い側の非対称性が除去される。本発明は、プラズマエッチ工程３５０ｂ、３５０ｃ、３５０ｄの順序により限定されない。プラズマシースのチルト又は幾何学的形状を複数の方向に強制することによって、イオン衝撃の方向が選択的に制御される。結果として、ビア４５の底部におけるアーチファクト又は非対称性を排除することが可能である。全体的に、ビア内のアーチファクト及び非対称性が除去される。
当業者であれば、記載された実施形態に対して様々な変更及び変形が可能であることが理解されよう。例えば、異なるエッチング及び堆積レシピが使用されてもよい。例えばパッシベーション工程などのさらなる工程を、エッチ工程のいずれかと組み合わせて使用することができる。オーバーエッチにおけるエッチ工程の１つを省略し、オーバーエッチで２つのエッチ工程を利用して、高度に対称なフィーチャを生成させることが可能である。

Claims (23)

  1. シリコン基板に１つ又は２つ以上のフィーチャをプラズマエッチングする方法であって、
    堆積工程とエッチ工程とを交互に繰り返す周期的なエッチプロセスを用いてメインエッチを実行する工程；及び
    オーバーエッチを実行して前記フィーチャのプラズマエッチングを完了する工程；
    を含み、
    前記オーバーエッチは、第１の種類の１又は２以上のエッチ工程と、第２の種類の１又は２以上のエッチ工程とを含み、第１及び第２の種類のエッチ工程の各々は、前記シリコン基板のイオン衝撃によるエッチングを含み、
    第２の種類の１又は２以上のエッチ工程中のイオン衝撃は、第１の種類の１又は２以上のエッチ工程中のイオン衝撃に対して内向きの傾きを有する、方法。
  2. 前記オーバーエッチが、さらに、第３の種類の１又は２以上のエッチ工程を含み、第３の種類の１又は２以上のエッチ工程が、前記シリコン基板のイオン衝撃によるエッチングを含み、第３の種類の１又は２以上のエッチ工程中のイオン衝撃は、第１の種類の１又は２以上のエッチ工程中のイオン衝撃に対して外向きの傾きを有する、請求項１に記載の方法。
  3. 前記オーバーエッチ中のイオン衝撃の傾きが、電気バイアスを生成させるために前記基板に印加されるバイアス電力を用いて制御される、請求項１又は２に記載の方法。
  4. 前記バイアス電力がＲＦ電力である、請求項３に記載の方法。
  5. 前記バイアス電力が、第１、第２及び第３の種類のエッチ工程の１又は２以上の間にパルス化される、請求項３又は４に記載の方法。
  6. 前記バイアス電力が、第１、第２及び第３の種類のエッチ工程の１又は２以上の間に１０％〜５０％の範囲内のデューティサイクルでパルス化される、請求項５に記載の方法。
  7. 前記バイアス電力が、第１、第２及び第３の種類のエッチ工程の１又は２以上の間に前記基板に連続的に印加される、請求項３又は４に記載の方法。
  8. 第２の種類の１又は２以上のエッチ工程の間のイオン衝撃の内向きの傾きが、第１の種類の１又は２以上のエッチ工程の間に適用されるバイアス電力と比べてバイアス電力の大きさを低減することによって制御される、請求項３〜７のいずれか一項に記載の方法。
  9. 第３の種類の１又は２以上のエッチ工程の間のイオン衝撃の外向きの傾きが、第１の種類の１又は２以上のエッチ工程の間に適用されるバイアス電力と比べてバイアス電力の大きさを増加させることによって制御される、請求項３〜８のいずれか一項に記載の方法。
  10. 前記フィーチャがビアである、請求項１〜９のいずれか一項に記載の方法。
  11. 前記フィーチャがシリコン貫通ビア（ＴＳＶ）である、請求項１０に記載の方法。
  12. 前記フィーチャが少なくとも５：１のアスペクト比を有する、請求項１〜１１のいずれか一項に記載の方法。
  13. 前記オーバーエッチが、第１の種類の複数のエッチ工程と、第２の種類の複数のエッチ工程と、第３の種類の複数のエッチ工程とを含む、請求項２〜１２のいずれか一項に記載の方法。
  14. 前記オーバーエッチは、
    堆積工程と第１の種類のエッチ工程とを含むエッチサイクルを実行し、それにより堆積工程と第１の種類のエッチ工程とを交互に繰り返す工程；
    堆積工程と第２の種類のエッチ工程とを含むエッチサイクルを実行し、それにより堆積工程と第２の種類のエッチ工程とを交互に繰り返す工程；及び
    堆積工程と第３の種類のエッチ工程とを含むエッチサイクルを実行し、それにより堆積工程と第３の種類のエッチ工程とを交互に繰り返す工程；
    を含む、請求項１３に記載の方法。
  15. 前記オーバーエッチは、
    少なくとも１つの堆積工程と、第１の種類のエッチ工程と、第２の種類のエッチ工程と、第３の種類のエッチ工程とを含むエッチサイクルを実行する工程；及び
    前記エッチサイクルを繰り返す工程；
    を含む、請求項１３に記載の方法。
  16. 前記エッチサイクルにおける第１、第２及び第３の種類の各エッチ工程の前に、対応する堆積工程が実行される、請求項１５に記載の方法。
  17. 前記エッチサイクルが、単一の堆積工程と、それに続く、第１、第２及び第３の種類のエッチ工程を含む、請求項１５に記載の方法。
  18. 第１、第２及び第３の種類のエッチ工程が、フッ素含有ガスを使用して形成されたプラズマを使用して実行される、請求項１〜１７のいずれか一項に記載の方法。
  19. 前記オーバーエッチが、フルオロカーボンを使用して形成されたプラズマを使用して実行される少なくとも１つの堆積工程を含む、請求項１〜１８のいずれか一項に記載の方法。
  20. 請求項１に記載の方法に従ってシリコン基板をエッチングするための装置であって、
    チャンバ；
    前記シリコン基板を支持するための、前記チャンバ内に配置された基板支持体；
    前記シリコン基板をエッチングするための、少なくとも１つのプラズマを生成させるためのプラズマ生成装置；及び
    オーバーエッチ中のイオン衝撃の傾きを制御するように構成された制御装置；
    を含み、
    前記制御装置は、電気バイアスを生成させることによりオーバーエッチ中のイオン衝撃の傾きを制御するために基板に印加されるバイアス電力を供給するための電気バイアス電源を備える、装置。
  21. 前記バイアス電力が、前記基板支持体を介して前記基板に印加される、請求項２０に記載の装置。
  22. 前記基板支持体が、静電チャック（ＥＳＣ）と、前記基板の縁部を越えて延在する電極とを備え、前記電極に前記バイアス電力が印加される、請求項２０又は２１に記載の装置。
  23. 前記電気バイアス電源が、前記基板に印加されるＲＦバイアス電力を供給するためのＲＦ電源を備える、請求項２０〜２２のいずれか一項に記載の装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7474651B2 (ja) 2019-09-09 2024-04-25 東京エレクトロン株式会社 プラズマ処理装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11270893B2 (en) 2019-04-08 2022-03-08 International Business Machines Corporation Layer-by-layer etching of poly-granular metal-based materials for semiconductor structures
WO2021127862A1 (en) * 2019-12-23 2021-07-01 Applied Materials, Inc. Methods for etching a material layer for semiconductor applications

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030153195A1 (en) * 2002-02-13 2003-08-14 Applied Materials, Inc. Method and apparatus for providing modulated bias power to a plasma etch reactor
JP2007013104A (ja) * 2005-06-30 2007-01-18 Hynix Semiconductor Inc 半導体素子の製造方法
JP2009539267A (ja) * 2006-05-30 2009-11-12 ラム リサーチ コーポレーション プラズマ処理システムのマスクアンダーカットおよびノッチを最小化する方法
WO2014069559A1 (ja) * 2012-11-01 2014-05-08 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1989003899A1 (en) 1987-10-23 1989-05-05 Unisearch Limited Etching process using metal compounds
US6008133A (en) * 1991-04-04 1999-12-28 Hitachi, Ltd. Method and apparatus for dry etching
JPH06120174A (ja) * 1992-10-05 1994-04-28 Seiko Epson Corp 半導体装置の製造方法
ATE251341T1 (de) 1996-08-01 2003-10-15 Surface Technology Systems Plc Verfahren zur ätzung von substraten
TW506234B (en) 2000-09-18 2002-10-11 Tokyo Electron Ltd Tunable focus ring for plasma processing
US6846747B2 (en) * 2002-04-09 2005-01-25 Unaxis Usa Inc. Method for etching vias
US6759339B1 (en) 2002-12-13 2004-07-06 Silicon Magnetic Systems Method for plasma etching a microelectronic topography using a pulse bias power
US6916746B1 (en) * 2003-04-09 2005-07-12 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
US7141505B2 (en) * 2003-06-27 2006-11-28 Lam Research Corporation Method for bilayer resist plasma etch
US7838430B2 (en) 2003-10-28 2010-11-23 Applied Materials, Inc. Plasma control using dual cathode frequency mixing
GB0516054D0 (en) * 2005-08-04 2005-09-14 Trikon Technologies Ltd A method of processing substrates
JP5174319B2 (ja) 2005-11-11 2013-04-03 株式会社日立ハイテクノロジーズ エッチング処理装置およびエッチング処理方法
US7985688B2 (en) * 2005-12-16 2011-07-26 Lam Research Corporation Notch stop pulsing process for plasma processing system
US7713430B2 (en) * 2006-02-23 2010-05-11 Micron Technology, Inc. Using positive DC offset of bias RF to neutralize charge build-up of etch features
JP4833890B2 (ja) 2007-03-12 2011-12-07 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ分布補正方法
JP5097632B2 (ja) 2008-07-11 2012-12-12 株式会社日立ハイテクノロジーズ プラズマエッチング処理装置
US9039908B2 (en) * 2008-08-27 2015-05-26 Applied Materials, Inc. Post etch reactive plasma milling to smooth through substrate via sidewalls and other deeply etched features
US8475673B2 (en) * 2009-04-24 2013-07-02 Lam Research Company Method and apparatus for high aspect ratio dielectric etch
US8691702B2 (en) 2011-03-14 2014-04-08 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US8598040B2 (en) * 2011-09-06 2013-12-03 Lam Research Corporation ETCH process for 3D flash structures
JP5937385B2 (ja) 2012-03-16 2016-06-22 東京エレクトロン株式会社 半導体製造装置のガス供給方法、ガス供給システム及び半導体製造装置
US8728951B2 (en) * 2012-07-31 2014-05-20 Varian Semiconductor Equipment Associates, Inc. Method and system for ion-assisted processing
US9017526B2 (en) * 2013-07-08 2015-04-28 Lam Research Corporation Ion beam etching system
GB201406135D0 (en) * 2014-04-04 2014-05-21 Spts Technologies Ltd Method of etching
US9287123B2 (en) * 2014-04-28 2016-03-15 Varian Semiconductor Equipment Associates, Inc. Techniques for forming angled structures for reduced defects in heteroepitaxy of semiconductor films

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030153195A1 (en) * 2002-02-13 2003-08-14 Applied Materials, Inc. Method and apparatus for providing modulated bias power to a plasma etch reactor
JP2007013104A (ja) * 2005-06-30 2007-01-18 Hynix Semiconductor Inc 半導体素子の製造方法
JP2009539267A (ja) * 2006-05-30 2009-11-12 ラム リサーチ コーポレーション プラズマ処理システムのマスクアンダーカットおよびノッチを最小化する方法
WO2014069559A1 (ja) * 2012-11-01 2014-05-08 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7474651B2 (ja) 2019-09-09 2024-04-25 東京エレクトロン株式会社 プラズマ処理装置

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