JPH10135459A - ポリサイドゲート電極及びその製造方法 - Google Patents
ポリサイドゲート電極及びその製造方法Info
- Publication number
- JPH10135459A JPH10135459A JP9211797A JP21179797A JPH10135459A JP H10135459 A JPH10135459 A JP H10135459A JP 9211797 A JP9211797 A JP 9211797A JP 21179797 A JP21179797 A JP 21179797A JP H10135459 A JPH10135459 A JP H10135459A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- oxide film
- gate
- layer pattern
- silicide layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 41
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 41
- 238000000034 method Methods 0.000 claims abstract description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 16
- 229920005591 polysilicon Polymers 0.000 claims abstract description 16
- 125000006850 spacer group Chemical group 0.000 claims abstract description 12
- 230000003647 oxidation Effects 0.000 claims abstract description 10
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 16
- 238000004140 cleaning Methods 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 4
- 229920000642 polymer Polymers 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 53
- 239000011229 interlayer Substances 0.000 abstract description 13
- 239000011800 void material Substances 0.000 abstract description 2
- 230000008602 contraction Effects 0.000 abstract 4
- 238000005530 etching Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32105—Oxidation of silicon-containing layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/906—Cleaning of wafer as interim step
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/974—Substrate surface preparation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 ゲート電極の製造過程でシリサイド層が収縮
され層間絶縁膜の内部にボイドが発生されることが防止
されたポリサイドゲート電極及びその製造方法を提供す
る。 【解決手段】 本発明のポリサイドゲート電極は、ポリ
シリコン層パターン１２０、シリサイド層パターン１２
５及びマスク酸化膜パターン１３０が積層されて形成さ
れたゲートパターンと、前記シリサイド層パターン１２
５の両面の嵩収縮部に高温熱酸化工程で形成された収縮
補償酸化膜１３５と、ゲートパターンの側壁に形成され
たゲートスペーサ１４０ａとを具備する。ゲートパター
ンのうち、シリサイド層パターン１２５の収縮された両
面を収縮補償酸化膜１２５で充填することにより、シリ
サイド層パターン１２５の収縮された部分を補償する。
され層間絶縁膜の内部にボイドが発生されることが防止
されたポリサイドゲート電極及びその製造方法を提供す
る。 【解決手段】 本発明のポリサイドゲート電極は、ポリ
シリコン層パターン１２０、シリサイド層パターン１２
５及びマスク酸化膜パターン１３０が積層されて形成さ
れたゲートパターンと、前記シリサイド層パターン１２
５の両面の嵩収縮部に高温熱酸化工程で形成された収縮
補償酸化膜１３５と、ゲートパターンの側壁に形成され
たゲートスペーサ１４０ａとを具備する。ゲートパター
ンのうち、シリサイド層パターン１２５の収縮された両
面を収縮補償酸化膜１２５で充填することにより、シリ
サイド層パターン１２５の収縮された部分を補償する。
Description
【０００１】
【発明の属する技術分野】本発明はトランジスターのゲ
ート電極及びその製造方法に係り、特にポリサイドゲー
ト電極及びその製造方法に関する。
ート電極及びその製造方法に係り、特にポリサイドゲー
ト電極及びその製造方法に関する。
【０００２】
【従来の技術】半導体装置の集積度が増加することによ
り低抵抗配線の重要性が増大されており、最近には低抵
抗配線構造としてポリシリコン膜上に高融点金属シリサ
イド膜を積層させたポリサイド構造がビットラインやゲ
ート等に広く使用されている。ポリサイド構造をゲート
に使用する場合、タングステンシリサイドやチタンシリ
サイドのようなシリサイド物質の嵩の収縮により後続さ
れて形成される層間絶縁膜内にボイドが発生され、これ
により隣接したランディングパッド間の電気的ショート
がもたらされる。
り低抵抗配線の重要性が増大されており、最近には低抵
抗配線構造としてポリシリコン膜上に高融点金属シリサ
イド膜を積層させたポリサイド構造がビットラインやゲ
ート等に広く使用されている。ポリサイド構造をゲート
に使用する場合、タングステンシリサイドやチタンシリ
サイドのようなシリサイド物質の嵩の収縮により後続さ
れて形成される層間絶縁膜内にボイドが発生され、これ
により隣接したランディングパッド間の電気的ショート
がもたらされる。
【０００３】以下、図２Ａ乃至図２Ｄに基づき従来のポ
リサイドゲート電極の製造方法を説明する。図２Ａはゲ
ート酸化膜１５が形成された半導体基板１０上にポリシ
リコン層パターン２０とシリサイド層パターン２５及び
マスク酸化膜パターン３０よりなるゲートパターン２
０、２５及び３０が形成されたことを示す断面図であ
る。
リサイドゲート電極の製造方法を説明する。図２Ａはゲ
ート酸化膜１５が形成された半導体基板１０上にポリシ
リコン層パターン２０とシリサイド層パターン２５及び
マスク酸化膜パターン３０よりなるゲートパターン２
０、２５及び３０が形成されたことを示す断面図であ
る。
【０００４】この際、前記マスク酸化膜パターン３０は
６００℃以下の温度条件で形成される低温酸化膜（Low
Temperature Oxide ：ＬＴＯ）がよく使用される。従っ
て、６００℃以上の温度条件で蝕刻防止酸化膜が形成さ
れる場合に発生されるシリサイドの結晶化に因した嵩収
縮現象が発生されない。図２Ｂは前記ゲートパターン２
０、２５及び３０を形成するための蝕刻工程時、露出さ
れた半導体基板１０の上面及びゲートパターン２０、２
５及び３０の外面上に発生されたポリマー（図示せず）
を除去するための洗浄工程を行った後の断面図である。
６００℃以下の温度条件で形成される低温酸化膜（Low
Temperature Oxide ：ＬＴＯ）がよく使用される。従っ
て、６００℃以上の温度条件で蝕刻防止酸化膜が形成さ
れる場合に発生されるシリサイドの結晶化に因した嵩収
縮現象が発生されない。図２Ｂは前記ゲートパターン２
０、２５及び３０を形成するための蝕刻工程時、露出さ
れた半導体基板１０の上面及びゲートパターン２０、２
５及び３０の外面上に発生されたポリマー（図示せず）
を除去するための洗浄工程を行った後の断面図である。
【０００５】シリサイド層パターン（図２Ａの２５）は
前記洗浄工程により一部消耗されて左右に減縮変形され
た形のシリサイド層パターン２５ａとして示される。図
２Ｃは洗浄工程が行われた結果物の全面に層間絶縁膜３
５が形成されたことを示す断面図である。この層間絶縁
膜３５は通常、高温酸化膜（High Temperature Oxide：
ＨＴＯ）で形成される。前記高温酸化膜の形成時、シリ
サイド物質が結晶化されその嵩収縮が発生する。従っ
て、図２Ｂのシリサイド層パターン２５ａは再度変形さ
れ、図２Ｃに示されたようなシリサイド層パターン２５
ｂになる。これにより、前記層間絶縁膜３５内部の前記
シリサイド層パターン２５ｂの付近でボイド４０が発生
する。
前記洗浄工程により一部消耗されて左右に減縮変形され
た形のシリサイド層パターン２５ａとして示される。図
２Ｃは洗浄工程が行われた結果物の全面に層間絶縁膜３
５が形成されたことを示す断面図である。この層間絶縁
膜３５は通常、高温酸化膜（High Temperature Oxide：
ＨＴＯ）で形成される。前記高温酸化膜の形成時、シリ
サイド物質が結晶化されその嵩収縮が発生する。従っ
て、図２Ｂのシリサイド層パターン２５ａは再度変形さ
れ、図２Ｃに示されたようなシリサイド層パターン２５
ｂになる。これにより、前記層間絶縁膜３５内部の前記
シリサイド層パターン２５ｂの付近でボイド４０が発生
する。
【０００６】図２Ｄはゲートスペーサ３５ａをマスクと
して用いたセルフアラインコンタクト方法でコンタクト
ホールを形成し、ここに導電物質を充填してランディン
グパッド４５が形成されたことを示す断面図である。こ
の際、前記層間絶縁膜（図２Ｃの３５）の異方性蝕刻に
より前記ゲートスペーサ３５ａが形成され、隣接したゲ
ート電極間の半導体基板の所定部を露出させる。一方、
前記ボイド（図２Ｃの４０）は前記層間絶縁膜の異方性
蝕刻工程時部分蝕刻され、前記ゲートスペーサ３５ａに
溝４０ａを形成する。このような溝４０ａは前記ゲート
スペーサ３５ａに沿って長く伸ばされた形であり、ラン
ディングパッド４５の形成のため露出された半導体基板
１０上に導電物質を充填する過程で導電物質で充填され
る。
して用いたセルフアラインコンタクト方法でコンタクト
ホールを形成し、ここに導電物質を充填してランディン
グパッド４５が形成されたことを示す断面図である。こ
の際、前記層間絶縁膜（図２Ｃの３５）の異方性蝕刻に
より前記ゲートスペーサ３５ａが形成され、隣接したゲ
ート電極間の半導体基板の所定部を露出させる。一方、
前記ボイド（図２Ｃの４０）は前記層間絶縁膜の異方性
蝕刻工程時部分蝕刻され、前記ゲートスペーサ３５ａに
溝４０ａを形成する。このような溝４０ａは前記ゲート
スペーサ３５ａに沿って長く伸ばされた形であり、ラン
ディングパッド４５の形成のため露出された半導体基板
１０上に導電物質を充填する過程で導電物質で充填され
る。
【０００７】
【発明が解決しようとする課題】しかしながら、前記ラ
ンディングパッド４５ののパタニング後にも溝４０ａに
充填された導電物質は除去されず、隣接素子間の伝導通
路を提供するブリッジを発生させる。その結果として、
半導体素子の失敗（Failure ）をもたらす。本発明の目
的はシリサイド層の嵩収縮に因したボイドによりもたら
される隣接素子間の電気的ショートが防止されたポリサ
イドゲート電極を提供することにある。
ンディングパッド４５ののパタニング後にも溝４０ａに
充填された導電物質は除去されず、隣接素子間の伝導通
路を提供するブリッジを発生させる。その結果として、
半導体素子の失敗（Failure ）をもたらす。本発明の目
的はシリサイド層の嵩収縮に因したボイドによりもたら
される隣接素子間の電気的ショートが防止されたポリサ
イドゲート電極を提供することにある。
【０００８】本発明の他の目的は前記ゲート電極の製造
に適した製造方法を提供することにある。
に適した製造方法を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するため
本発明によるポリサイドゲート電極は、ポリシリコン層
パターン、シリサイド層パターン及びマスク酸化膜パタ
ーンが積層されて形成されたゲートパターンと、前記シ
リサイド層パターンの両面の嵩収縮部に高温熱酸化工程
で形成された収縮補償酸化膜と、前記ゲートパターンの
側壁に形成されたゲートスペーサとを具備する。
本発明によるポリサイドゲート電極は、ポリシリコン層
パターン、シリサイド層パターン及びマスク酸化膜パタ
ーンが積層されて形成されたゲートパターンと、前記シ
リサイド層パターンの両面の嵩収縮部に高温熱酸化工程
で形成された収縮補償酸化膜と、前記ゲートパターンの
側壁に形成されたゲートスペーサとを具備する。
【００１０】前記他の目的を達成するため本発明による
ポリサイドゲート電極の製造方法は、まず半導体基板上
にポリシリコン層、シリサイド層及びマスク層を積層し
て形成し、前記積層された層を順次にパタニングして前
記半導体基板の所定部を露出させるマスク酸化膜パター
ン、シリサイド層パターン及びポリシリコン層パターン
よりなるゲートパターンを形成する。前記ゲートパター
ンの側面及び前記露出された半導体基板上に対した洗浄
工程を行って前記パタニング工程時発生されたポリマー
を除去する。次いで、前段階の結果物に対した熱酸化工
程を行い、前記洗浄段階で嵩の減縮されたシリサイド層
パターンの両面に収縮補償酸化膜を形成する。収縮補償
酸化膜の形成された前記ゲートパターンの側壁にゲート
スペーサを形成する。
ポリサイドゲート電極の製造方法は、まず半導体基板上
にポリシリコン層、シリサイド層及びマスク層を積層し
て形成し、前記積層された層を順次にパタニングして前
記半導体基板の所定部を露出させるマスク酸化膜パター
ン、シリサイド層パターン及びポリシリコン層パターン
よりなるゲートパターンを形成する。前記ゲートパター
ンの側面及び前記露出された半導体基板上に対した洗浄
工程を行って前記パタニング工程時発生されたポリマー
を除去する。次いで、前段階の結果物に対した熱酸化工
程を行い、前記洗浄段階で嵩の減縮されたシリサイド層
パターンの両面に収縮補償酸化膜を形成する。収縮補償
酸化膜の形成された前記ゲートパターンの側壁にゲート
スペーサを形成する。
【００１１】従って、シリサイド層パターンの両面に高
温酸化膜で形成された収縮防止酸化膜が形成されている
のでシリサイド層の収縮によるボイドの発生が抑制され
うる。よって、隣接した素子等が相互電気的に絶縁され
うる。
温酸化膜で形成された収縮防止酸化膜が形成されている
のでシリサイド層の収縮によるボイドの発生が抑制され
うる。よって、隣接した素子等が相互電気的に絶縁され
うる。
【００１２】
【発明の実施の形態】図１Ａはゲートパターン１２０、
１２５及び１３０を形成する段階を示す断面図である。
半導体基板１１０上に通常の方法でゲート酸化膜１１５
を形成し、その上にポリシリコン層、シリサイド層及び
マスク層を積層する。引続き、前記マスク層を通常の方
法でパタニングすることによりゲートパターンを限定す
るマスク酸化膜パターン１３０を形成し、前記シリサイ
ド層の所定部を露出させる。次いで、前記マスク酸化膜
パターン１３０を蝕刻マスクとして前記シリサイド層及
びポリシリコン層を蝕刻することにより、前記半導体基
板１１０の所定部を露出させるシリサイド層パターン１
２５及びポリシリコン層パターン１２０を形成する。従
って、マスク酸化膜パターン１３０、シリサイド層パタ
ーン１２５及びポリシリコン層パターン１２０よりなる
ゲートパターンが完成される。この際、前記ゲート酸化
膜１１５もともにパタニングされる。
１２５及び１３０を形成する段階を示す断面図である。
半導体基板１１０上に通常の方法でゲート酸化膜１１５
を形成し、その上にポリシリコン層、シリサイド層及び
マスク層を積層する。引続き、前記マスク層を通常の方
法でパタニングすることによりゲートパターンを限定す
るマスク酸化膜パターン１３０を形成し、前記シリサイ
ド層の所定部を露出させる。次いで、前記マスク酸化膜
パターン１３０を蝕刻マスクとして前記シリサイド層及
びポリシリコン層を蝕刻することにより、前記半導体基
板１１０の所定部を露出させるシリサイド層パターン１
２５及びポリシリコン層パターン１２０を形成する。従
って、マスク酸化膜パターン１３０、シリサイド層パタ
ーン１２５及びポリシリコン層パターン１２０よりなる
ゲートパターンが完成される。この際、前記ゲート酸化
膜１１５もともにパタニングされる。
【００１３】ここで、前記マスク酸化膜パターン１３０
は６００℃以下の温度条件で形成されうる絶縁物質で形
成することが望ましい。例えば、低温酸化膜が使用され
うる。図１Ｂはゲートパターンが形成された前段階の結
果物の表面を洗浄する段階を示した断面図である。
は６００℃以下の温度条件で形成されうる絶縁物質で形
成することが望ましい。例えば、低温酸化膜が使用され
うる。図１Ｂはゲートパターンが形成された前段階の結
果物の表面を洗浄する段階を示した断面図である。
【００１４】前記ゲートパターンの形成のための蝕刻工
程時、前記露出された半導体基板１１０の上面及びゲー
トパターン１２０、１２５及び１３０の外面上に発生さ
れたポリマー（図示せず）を除去するための洗浄工程を
行う。この際、前記シリサイド層パターン（図１Ａの１
２５）は前記洗浄工程により一部消耗され左右に減縮変
形された形のシリサイド層パターン１２５ａとして示さ
れる。
程時、前記露出された半導体基板１１０の上面及びゲー
トパターン１２０、１２５及び１３０の外面上に発生さ
れたポリマー（図示せず）を除去するための洗浄工程を
行う。この際、前記シリサイド層パターン（図１Ａの１
２５）は前記洗浄工程により一部消耗され左右に減縮変
形された形のシリサイド層パターン１２５ａとして示さ
れる。
【００１５】図１Ｃは収縮補償酸化膜１３５及び層間絶
縁膜１４０を形成する段階を示した断面図である。具体
的に、前記減縮変形された形のシリサイド層パターン１
２５ａの両面に高温、即ち８００℃以上の温度で熱酸化
工程を進行して収縮補償酸化膜１３５を形成する。つい
で、その結果物の全面に層間絶縁膜１４０を形成する。
この際、シリサイド層パターン１２５ａの熱酸化速度が
ポリシリコン層パターン１２０の熱酸化速度より速いと
いう事実が前記収縮補償酸化膜１３５の形成を可能にす
る。また、熱酸化工程、即ち温度、時間及び注入される
ガス量等を調節して熱酸化工程を行うことにより、収縮
補償酸化膜１３５がシリサイド層パターンの収縮された
部分だけ補償するようにしうる。
縁膜１４０を形成する段階を示した断面図である。具体
的に、前記減縮変形された形のシリサイド層パターン１
２５ａの両面に高温、即ち８００℃以上の温度で熱酸化
工程を進行して収縮補償酸化膜１３５を形成する。つい
で、その結果物の全面に層間絶縁膜１４０を形成する。
この際、シリサイド層パターン１２５ａの熱酸化速度が
ポリシリコン層パターン１２０の熱酸化速度より速いと
いう事実が前記収縮補償酸化膜１３５の形成を可能にす
る。また、熱酸化工程、即ち温度、時間及び注入される
ガス量等を調節して熱酸化工程を行うことにより、収縮
補償酸化膜１３５がシリサイド層パターンの収縮された
部分だけ補償するようにしうる。
【００１６】このように形成された前記収縮補償酸化膜
１３５により前記シリサイド層パターン１２５ａが収縮
される際、その収縮された嵩が補償され、共に前記層間
絶縁膜の内部にボイド（図２Ｃの４０）が発生されるこ
とを防止しうる。従って、隣接素子間の伝導通路を提供
するブリッジの発生が防止され究極的には隣接素子間に
短絡が発生することが防止される。
１３５により前記シリサイド層パターン１２５ａが収縮
される際、その収縮された嵩が補償され、共に前記層間
絶縁膜の内部にボイド（図２Ｃの４０）が発生されるこ
とを防止しうる。従って、隣接素子間の伝導通路を提供
するブリッジの発生が防止され究極的には隣接素子間に
短絡が発生することが防止される。
【００１７】図１Ｄはスペーサ１４０ａ及びランディン
グパッド１４５を形成する段階を示した断面図である。
具体的に、前記層間絶縁膜１４０を異方性蝕刻して前記
ゲートパターンの側壁にスペーサ１４０ａを形成すると
同時に両ゲート電極の間の半導体基板の所定部を露出さ
せ、その結果物の全面に導電物、例えばポリシリコン層
を蒸着してからパタニングして所定の形を有するランデ
ィングパッド１４５を形成する。
グパッド１４５を形成する段階を示した断面図である。
具体的に、前記層間絶縁膜１４０を異方性蝕刻して前記
ゲートパターンの側壁にスペーサ１４０ａを形成すると
同時に両ゲート電極の間の半導体基板の所定部を露出さ
せ、その結果物の全面に導電物、例えばポリシリコン層
を蒸着してからパタニングして所定の形を有するランデ
ィングパッド１４５を形成する。
【００１８】
【発明の効果】前述したように本発明によるポリサイド
ゲート電極によれば、シリサイドパターンの両面に高温
酸化膜で形成された収縮補償酸化膜が形成される。従っ
て、ゲート電極を製造する過程でシリサイド層が収縮さ
れてもシリサイド層パターンの収縮部分を収縮補償酸化
膜が充填し、ゲート電極の全面に形成される層間絶縁膜
内にボイドが発生することを防止する。よって、ボイド
によるブリッジの発生が防止され、結局隣接素子間の短
絡が発生されない。
ゲート電極によれば、シリサイドパターンの両面に高温
酸化膜で形成された収縮補償酸化膜が形成される。従っ
て、ゲート電極を製造する過程でシリサイド層が収縮さ
れてもシリサイド層パターンの収縮部分を収縮補償酸化
膜が充填し、ゲート電極の全面に形成される層間絶縁膜
内にボイドが発生することを防止する。よって、ボイド
によるブリッジの発生が防止され、結局隣接素子間の短
絡が発生されない。
【００１９】本発明は前記実施例に限定されなく、より
多くの変形が本発明の技術的思想内で当分野の通常の知
識を有する者により可能なのは明白である。
多くの変形が本発明の技術的思想内で当分野の通常の知
識を有する者により可能なのは明白である。
【図１】本発明の望ましい実施例によるポリサイドゲー
ト電極の製造方法を説明する断面図である。
ト電極の製造方法を説明する断面図である。
【図２】従来のポリサイドゲート電極の製造方法を説明
する断面図である。
する断面図である。
１１０ 半導体基板 １１５ ゲート酸化膜 １２０ ポリシリコン層パターン １２５ シリサイド層パターン １２５ａ シリサイド層パターン １３０ マスク酸化膜パターン（マスク層パターン） １３５ 収縮補償酸化膜 １４０ 層間絶縁膜 １４０ａ スペーサ １４５ ランディングパッド
Claims (6)
- 【請求項１】 ゲート酸化膜の形成された半導体基板上
に形成され、ポリシリコン層パターン、シリサイド層パ
ターン及びマスク層パターンが積層されて形成されたゲ
ートパターンと、 前記シリサイド層パターンの両面の嵩収縮部に高温熱酸
化工程で形成された収縮補償酸化膜と、 前記ゲートパターンの側壁に形成されたゲートスペーサ
とを具備することを特徴とするポリサイドゲート電極。 - 【請求項２】 前記マスク層パターンは６００℃以下の
温度条件で形成された酸化膜であることを特徴とする請
求項１に記載のポリサイドゲート電極。 - 【請求項３】 前記収縮補償酸化膜は８００℃以上の温
度条件で形成されたことを特徴とする請求項１に記載の
ポリサイドゲート電極。 - 【請求項４】 ゲート酸化膜の形成された半導体基板上
にポリシリコン層、シリサイド層及びマスク層を積層し
て形成する第１段階と、 前記第１段階で積層された層を順次にパタニングして前
記半導体基板の所定部を露出させるマスク層パターン、
シリサイド層パターン及びポリシリコン層パターンより
なるゲートパターンを形成する第２段階と、 前記ゲートパターンの側面及び前記第２段階で露出され
た半導体基板上を洗浄して前記パタニング工程時発生さ
れたポリマーを除去する第３段階と、 前記第３段階の結果物に対して熱酸化工程を行い、前記
第３段階の洗浄する段階で嵩の減縮されたシリサイド層
パターンの両面に収縮補償酸化膜を形成する第４段階
と、 前記収縮補償酸化膜の形成された前記ゲートパターンの
側壁にゲートスペーサを形成する第５段階とを具備する
ことを特徴とするポリサイドゲート電極の製造方法。 - 【請求項５】 前記第１段階における前記マスク層は６
００℃以下の温度条件で形成される酸化膜であることを
特徴とする請求項４に記載のポリサイドゲート電極の製
造方法。 - 【請求項６】 前記第４段階における前記収縮補償酸化
膜は８００℃以上の温度条件で形成されることを特徴と
する請求項４に記載のポリサイドゲート電極の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960048134A KR100190105B1 (ko) | 1996-10-24 | 1996-10-24 | 게이트전극의 제조방법 및 그에 따라 제조된 게이트구조 |
| KR1996P48134 | 1996-10-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135459A true JPH10135459A (ja) | 1998-05-22 |
Family
ID=19478824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9211797A Pending JPH10135459A (ja) | 1996-10-24 | 1997-08-06 | ポリサイドゲート電極及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6001719A (ja) |
| JP (1) | JPH10135459A (ja) |
| KR (1) | KR100190105B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001148356A (ja) * | 1999-10-07 | 2001-05-29 | Samsung Electronics Co Ltd | チャンファが形成された金属シリサイド層を備えた半導体素子の製造方法 |
| US6255206B1 (en) | 1998-11-26 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode with titanium polycide structure |
| JP2002170941A (ja) * | 2000-12-01 | 2002-06-14 | Nec Corp | 半導体装置及びその製造方法 |
| JP2007013104A (ja) * | 2005-06-30 | 2007-01-18 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11154711A (ja) * | 1997-11-20 | 1999-06-08 | Toshiba Corp | 半導体装置の製造方法 |
| US6117733A (en) * | 1998-05-27 | 2000-09-12 | Taiwan Semiconductor Manufacturing Company | Poly tip formation and self-align source process for split-gate flash cell |
| US6177334B1 (en) * | 1998-12-01 | 2001-01-23 | United Microelectronics Corp. | Manufacturing method capable of preventing corrosion of metal oxide semiconductor |
| US6309928B1 (en) * | 1998-12-10 | 2001-10-30 | Taiwan Semiconductor Manufacturing Company | Split-gate flash cell |
| US6448140B1 (en) * | 1999-02-08 | 2002-09-10 | Taiwan Semiconductor Manufacturing Company | Laterally recessed tungsten silicide gate structure used with a self-aligned contact structure including a straight walled sidewall spacer while filling recess |
| KR100295061B1 (ko) | 1999-03-29 | 2001-07-12 | 윤종용 | 챔퍼가 형성된 실리사이드층을 갖춘 반도체소자 및 그 제조방법 |
| KR100367735B1 (ko) * | 2000-02-08 | 2003-01-10 | 주식회사 하이닉스반도체 | 집적 회로의 배선 구조 및 그 제조 방법 |
| US6689673B1 (en) * | 2000-05-17 | 2004-02-10 | United Microelectronics Corp. | Method for forming a gate with metal silicide |
| KR100713548B1 (ko) * | 2000-08-01 | 2007-04-30 | 엘지전자 주식회사 | 영상신호 송수신 장치 |
| KR100383325B1 (ko) * | 2001-01-19 | 2003-05-12 | 삼성전자주식회사 | 셀프-얼라인 콘택을 형성하기 위한 반도체 장치의 배선 및그 형성방법 |
| US6740549B1 (en) * | 2001-08-10 | 2004-05-25 | Integrated Device Technology, Inc. | Gate structures having sidewall spacers using selective deposition and method of forming the same |
| US7375392B1 (en) * | 2001-08-10 | 2008-05-20 | Integrated Device Technology, Inc. | Gate structures having sidewall spacers formed using selective deposition |
| DE10142340B4 (de) * | 2001-08-30 | 2006-04-13 | Infineon Technologies Ag | Feldeffekttransistor mit einem Kontakt zu einem seiner Dotiergebiete und Verfahren zu seiner Herstellung |
| US7005744B2 (en) * | 2003-09-22 | 2006-02-28 | International Business Machines Corporation | Conductor line stack having a top portion of a second layer that is smaller than the bottom portion |
| KR100564626B1 (ko) * | 2004-05-28 | 2006-03-28 | 삼성전자주식회사 | 대용량 mim 캐패시터 및 그 제조방법 |
| KR100744682B1 (ko) * | 2005-06-30 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4285761A (en) * | 1980-06-30 | 1981-08-25 | International Business Machines Corporation | Process for selectively forming refractory metal silicide layers on semiconductor devices |
| US5541131A (en) * | 1991-02-01 | 1996-07-30 | Taiwan Semiconductor Manufacturing Co. | Peeling free metal silicide films using ion implantation |
| US5262352A (en) * | 1992-08-31 | 1993-11-16 | Motorola, Inc. | Method for forming an interconnection structure for conductive layers |
| KR950011983B1 (ko) * | 1992-11-23 | 1995-10-13 | 삼성전자주식회사 | 반도체 장치의 제조방법 |
| EP0749158B1 (en) * | 1995-06-16 | 2001-10-31 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Method of manufacturing a semiconductor device with auto-aligned polycide gate |
-
1996
- 1996-10-24 KR KR1019960048134A patent/KR100190105B1/ko not_active IP Right Cessation
-
1997
- 1997-08-06 JP JP9211797A patent/JPH10135459A/ja active Pending
- 1997-10-24 US US08/957,301 patent/US6001719A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255206B1 (en) | 1998-11-26 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode with titanium polycide structure |
| JP2001148356A (ja) * | 1999-10-07 | 2001-05-29 | Samsung Electronics Co Ltd | チャンファが形成された金属シリサイド層を備えた半導体素子の製造方法 |
| JP2002170941A (ja) * | 2000-12-01 | 2002-06-14 | Nec Corp | 半導体装置及びその製造方法 |
| JP2007013104A (ja) * | 2005-06-30 | 2007-01-18 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980028939A (ko) | 1998-07-15 |
| KR100190105B1 (ko) | 1999-07-01 |
| US6001719A (en) | 1999-12-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10135459A (ja) | ポリサイドゲート電極及びその製造方法 | |
| KR100467023B1 (ko) | 자기 정렬 접촉 구조 및 그 형성 방법 | |
| JP3552758B2 (ja) | メモリセルのビット線用接触孔の製造方法 | |
| US6228762B1 (en) | Methods for forming contact holes having sidewalls with smooth profiles | |
| US6391745B1 (en) | Method for forming overlay verniers for semiconductor devices | |
| JP3209639B2 (ja) | 半導体装置の製造方法 | |
| JPH0426162A (ja) | 浮遊ゲート型半導体記憶装置およびその製造方法 | |
| KR100578117B1 (ko) | 반도체 장치의 배선 형성 방법 | |
| KR100443345B1 (ko) | 반도체 소자의 자기정렬콘택 형성 방법 | |
| JP3833603B2 (ja) | 半導体素子の製造方法 | |
| KR100404943B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH0322474A (ja) | 半導体装置の製造方法 | |
| KR100418588B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR101035598B1 (ko) | 반도체 소자의 제조 방법 | |
| KR19990057892A (ko) | 반도체 소자의 콘택 형성 방법 | |
| KR100257159B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2001156267A (ja) | 半導体装置及びその製造方法 | |
| JP2937675B2 (ja) | 半導体装置の製造方法 | |
| KR100230735B1 (ko) | 반도체 소자의 제조방법 | |
| KR100349365B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| JP2005333035A (ja) | 半導体装置およびその製造方法 | |
| JPH01144671A (ja) | 半導体メモリ装置の製造方法 | |
| KR20010063526A (ko) | 금속 비트라인 산화방지용 질화막을 적용한 반도체 소자제조방법 | |
| KR20000018663A (ko) | 반도체 메모리 소자의 제조 방법 | |
| JPH0378227A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050421 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050425 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050725 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050823 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051207 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060510 |