JP2001156267A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 電極或いは配線層間の寄生容量を低減しうる
半導体装置の構造及びその製造方法を提供する。 【解決手段】 配線層１８と、配線層１８に隣接して設
けられたコンタクトプラグ３６、３８とを有し、配線層
１８とコンタクトプラグ３６、３８は、配線層１８とコ
ンタクトプラグ３６、３８との間に設けられた空洞４
８、６０を介して互いに絶縁されている。配線層とコン
タクトプラグとの間に空洞を設けることにより、これら
電極間に発生する寄生容量を低減することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電極或いは配線層
間の寄生容量を低減しうる半導体装置の構造及びその製
造方法に関する。

【０００２】

【従来の技術】半導体装置の大規模高集積化に伴い最小
加工寸法は、０．１μｍにも達しようとしており、露光
技術による最小パターン形成はますます困難となってき
ている。このため、パターン形成の困難性に鑑みて従来
より用いられてきた斜めパターンや複雑な形状のパター
ンを使用せずにシンプルな矩形パターンのみで素子を形
成する技術が模索されている。

【０００３】シンプルな矩形パターンにより形成しうる
従来の半導体装置について図３２を用いて説明する。図
３２は従来の半導体装置の構造を示す代表的な層の平面
レイアウト図である。

【０００４】シリコン基板の主表面上には、素子分離膜
によって画定された長方形の素子領域１０２が千鳥格子
状に配置されている（図中、一点鎖線の領域）。素子分
離膜が形成されたシリコン基板上には、紙面縦方向に延
在する複数のワード線１０４が形成されている。素子領
域１０２には、各々２本づつのワード線１０４が延在し
ている。また、ワード線１０４の両側の素子領域には、
ソース／ドレイン拡散層が形成されている。ワード線１
０４の側壁には、サイドウォール絶縁膜１０６が形成さ
れている。ワード線間１０４の領域には、ソース／ドレ
イン拡散層に接続されたコンタクトプラグ１０８、１１
０が埋め込まれている。各素子領域１０２の中央部分に
埋め込まれたコンタクトプラグ１０８は、ワード線１０
４が延在する方向に延在し、素子分離膜上に乗り上げる
ように形成されている。各素子領域１０２の両端部分に
埋め込まれたコンタクトプラグ１１０は、素子領域１０
２上にのみ形成されている。ワード線１０４及びコンタ
クトプラグ１０８、１１０が形成されたシリコン基板上
には、これらを覆う絶縁膜を介してコンタクトプラグ１
０８に接続されたビット線１１２と、これらを覆う絶縁
膜を介してコンタクトプラグ１１０に接続されたキャパ
シタ（図示せず）とが形成されている。

【０００５】こうして、矩形パターンのみによって、１
トランジスタ、１キャパシタよりなるＤＲＡＭ型の半導
体装置が構成されていた。

【０００６】

【発明が解決しようとする課題】しかしながら、図３２
に示す従来の半導体装置においては、素子領域１０２、
ワード線１０４、ビット線１１２等を単純な矩形パター
ンで描く関係上、ビット線１１２とソース／ドレイン拡
散層とを、ワード線の延在する方向に延在して形成され
たコンタクトプラグ１０８を介して接続している。ま
た、コンタクトプラグ１０８、１１０を埋め込むコンタ
クトホールをワード線１０４に自己整合で形成すること
等の目的からワード線１０４の側壁にはシリコン窒化膜
などよりなるサイドウォール絶縁膜１０６を形成してい
る。このため、ワード線１０４の延在する方向に延在す
る長いコンタクトプラグ１０８とワード線１０４とがサ
イドウォール絶縁膜１０６を介して容量結合され（図
中、斜線部分）、その結果、ワード線１０４とビット線
１１２との間の寄生容量を増加することとなっていた。

【０００７】また、蓄積電極用のコンタクトホールをビ
ット線１１２に自己整合で形成する場合においては、ビ
ット線１１２の側壁にもシリコン窒化膜などのサイドウ
ォール絶縁膜１１４が形成されるため、ビット線１１２
と蓄積電極との間の寄生容量を増加することにもなって
いた。

【０００８】本発明の目的は、電極或いは配線層間の寄
生容量を低減しうる半導体装置の構造及びその製造方法
を提供することにある。

【０００９】

【課題を解決するための手段】上記目的は、配線層と、
前記配線層に隣接して設けられたコンタクトプラグとを
有し、前記配線層と前記コンタクトプラグは、前記配線
層と前記コンタクトプラグとの間に設けられた空洞を介
して互いに絶縁されていることを特徴とする半導体装置
によって達成される。

【００１０】また、上記目的は、側壁に選択除去膜が形
成された第１の配線層を形成する工程と、前記選択除去
膜に隣接して、コンタクトプラグを形成する工程と、前
記選択除去膜を選択的に除去し、前記第１の配線層と前
記コンタクトプラグとの間に空洞を形成する工程とを有
することを特徴とする半導体装置の製造方法によっても
達成される。

【００１１】また、上記目的は、側壁に第１の選択除去
膜が形成された第１の配線層を形成する工程と、前記第
１の選択除去膜に隣接して、コンタクトプラグを形成す
る工程と、前記コンタクトプラグに接続され、側壁に第
２の選択除去膜が形成された第２の配線層を形成する工
程と、前記第１の選択除去膜と前記第２の選択除去膜と
を連続して除去する工程とを有することを特徴とする半
導体装置の製造方法によっても達成される。

【００１２】

【発明の実施の形態】本発明の第１実施形態による半導
体装置及びその製造方法について図１乃至図２４を用い
て説明する。

【００１３】図１は本実施形態による半導体装置の構造
を示す平面図、図２及び図３は本実施形態による半導体
装置の構造を示す概略断面図、図４乃至図１５及び図１
７乃至図２２は本実施形態による半導体装置の製造方法
を示す工程断面図、図１６及び図２３は本実施形態によ
る半導体装置の製造方法におけるレジストパターンの一
例を示す平面図、図２４は本実施形態による半導体装置
の構造及び製造方法を示す斜視図である。

【００１４】はじめに、本実施形態による半導体装置の
構造について図１乃至図３を用いて説明する。なお、図
２は図１のＡ−Ａ′線断面に沿った概略断面図、図３は
図１のＣ−Ｃ′線断面に沿った概略断面図である。

【００１５】シリコン基板１０上には、素子分離膜１２
が形成されており、千鳥格子状に配置された長方形形状
の素子領域１４が画定されている。素子分離膜１２が形
成されたシリコン基板１０上には、図１において紙面縦
方向に延在し、上面が絶縁膜２０で覆われた複数のワー
ド線１８が形成されている。ワード線１８は、素子領域
１４上においてはゲート絶縁膜１６を介して形成されて
おり、転送トランジスタのゲート電極を兼ねている。ま
た、ワード線１８は、各素子領域１４に２本づつ延在し
て形成されており、それぞれの素子領域１４に２つの転
送トランジスタが形成されている。ワード線１８の両側
の素子領域１４には、ソース／ドレイン拡散層２２、２
４が形成されている。こうして、ワード線１８、ソース
／ドレイン拡散層２２、２４よりなる転送トランジスタ
が構成されている。

【００１６】ワード線１８間の領域には、ワード線１８
の側壁部分に隣接して設けられた空洞４８、６０を介し
て層間絶縁膜２８が埋め込まれている。ソース／ドレイ
ン拡散層２２上にはコンタクトプラグ３６が埋め込ま
れ、ソース／ドレイン拡散層２４上にはコンタクトプラ
グ３８が埋め込まれている。コンタクトプラグ３６は、
図１に示すようにワード線１８方向に延在して形成され
ている。コンタクトプラグ３６、３８とワード線１８の
間には、空洞４８、６０が形成されている。

【００１７】コンタクトプラグ３６、３８及び層間絶縁
膜２８上には、層間絶縁膜４０、４２が形成されてい
る。層間絶縁膜４２には、ビット線５２が埋め込まれて
おり、コンタクトプラグ３６を介してソース／ドレイン
拡散層２２に接続されている。ビット線５２間の領域の
層間絶縁膜４０、４２には、コンタクトプラグ３８に接
続されたコンタクトプラグ６２が埋め込まれている。ビ
ット線５２とコンタクトプラグ６２とは、ビット線５２
の側壁部分に設けられた空洞６８により絶縁されてい
る。コンタクトプラグ６２上には、コンタクトプラグ６
２に接続された蓄積電極７０と、誘電体膜７２と、対向
電極７４とを有し、層間絶縁膜６４に埋め込まれたキャ
パシタが形成されている。

【００１８】こうして、１トランジスタ、１キャパシタ
よりなるＤＲＡＭ型の半導体装置が構成されている。

【００１９】このように、本実施形態による半導体装置
は、ワード線１８とコンタクトプラグ３６、３８との間
に空洞４８、６０が形成されており、ビット線とコンタ
クトプラグ６２との間に空洞６８が形成されていること
に特徴がある。このように空洞を設けることにより、ワ
ード線１８とビット線５２との間の寄生容量、及び、ビ
ット線５２とキャパシタとの間の寄生容量を減少するこ
とができる。

【００２０】例えば、図３２に示す従来の半導体装置に
おいてサイドウォール絶縁膜１０６、１１４としてシリ
コン窒化膜を用いた場合と、本実施形態による半導体装
置のように空洞４８、６０、６８を設けた場合とにおけ
る誘電率を比較すると、本実施形態による場合では誘電
率を約１／７にすることができる。したがって、本実施
形態による半導体装置では、ワード線１８とビット線５
２との間の寄生容量、及び、ビット線５２とキャパシタ
との間の寄生容量を、約１／７程度に減少することがで
きる。したがって、コンタクトプラグ３６をワード線１
８に沿って形成する場合にも、半導体装置の高速化、低
消費電力化、定電圧化などの望ましい特性を実現するこ
とができる。

【００２１】次に、本実施形態による半導体装置の製造
方法について図４乃至図２３を用いて説明する。なお、
図４〜図９は図１のＡ−Ａ′線断面からみた工程断面
図、図１０〜図１５は図１のＢ−Ｂ′線断面からみた工
程断面図、図１７〜図２２は図１のＣ−Ｃ′線断面から
みた工程断面図である。

【００２２】まず、シリコン基板１０に素子分離膜１２
を形成し、素子領域１４を画定する。素子領域１４は、
図１において紙面横方向に延びる長方形形状を有してお
り、各素子領域１４には、それぞれ２つの転送トランジ
スタが形成されることになる。

【００２３】次いで、例えば熱酸化法によりシリコン基
板１０の表面を酸化し、素子領域１４にシリコン酸化膜
よりなるゲート絶縁膜１６を形成する。

【００２４】次いで、素子領域１４と直交する方向に延
在するワード線１８を形成する。例えば、膜厚１５０ｎ
ｍのドープトポリシリコン膜と膜厚２００ｎｍのシリコ
ン窒化膜とを連続してＣＶＤ法により堆積した後、リソ
グラフィ技術及びエッチング技術を用いてこれら積層膜
を同一のパターンに加工し、上面がシリコン窒化膜より
なる絶縁膜２０によって覆われたワード線１８を形成す
る。なお、絶縁膜２０は必ずしも必要ないが、後工程で
上層に形成する配線層とワード線１８との短絡を防止す
る観点からは、形成しておくことが好ましい。

【００２５】次いで、素子分離膜１２、絶縁膜２０及び
ワード線１８をマスクとしてイオン注入を行い、素子領
域１４にソース／ドレイン拡散層２２、２４を形成する
（図４（ａ）、図１０（ａ））。

【００２６】次いで、全面に、例えばＣＶＤ法により、
絶縁膜２０、ワード線１８、シリコン基板１０、及び、
後に形成する層間絶縁膜２８等に対して選択除去可能な
膜、例えばアルミナ膜２６を形成する（図４（ｂ）、図
１０（ｂ））。選択除去可能な膜としては、アルミナ膜
のほか、例えば、シリコン窒化膜などの絶縁膜（但し、
この場合には、絶縁膜２０をシリコン窒化膜エッチング
で除去されないシリコン窒化膜以外の絶縁材料で形成し
ておく必要がある）、チタン、窒化チタン、タングステ
ン、窒化タングステンなどの導電膜を適用することがで
きる。なお、アルミナ膜などにより形成する選択除去可
能な膜は、後工程において選択的に除去する膜であるた
め、本願明細書では、便宜上に「選択除去膜」と呼ぶこ
とにする。

【００２７】なお、選択除去膜２６を形成する前に、後
工程でこの膜を除去する際に同時に除去されにくい絶縁
膜、例えば膜厚３〜１０ｎｍ程度のシリコン酸化膜を形
成しておくことが望ましい。後に選択除去膜２６を除去
すると、絶縁膜２０、ワード線１８、ゲート絶縁膜１６
の側壁及び素子領域１４のシリコン基板１０が露出する
ことになるので、この絶縁膜を形成しておくことで、ワ
ード線１８及びゲート絶縁膜１６の側壁を保護すること
ができる。また、シリコン基板１０との界面を安定化す
ることもできる。この絶縁膜は、全面を覆うように形成
にしてもよいし、サイドウォール絶縁膜として絶縁膜２
０、ワード線１８、ゲート絶縁膜１６の側壁にのみ形成
してもよい。

【００２８】次いで、全面に例えばＣＶＤ法によりシリ
コン酸化膜を堆積し、ワード線１８上の選択除去膜２６
が露出するまでシリコン酸化膜を研磨し、或いは、エッ
チバックする。こうして、ワード線１８間に埋め込まれ
たシリコン酸化膜よりなる層間絶縁膜２８を形成する
（図４（ｃ）、図１０（ｃ））。

【００２９】次いで、通常のリソグラフィ技術を用い、
ソース／ドレイン拡散層２２、２４上に開口部を有する
フォトレジスト３０を形成する。本実施形態による半導
体装置の製造方法では、フォトレジスト３０は、ワード
線２０と直交する方向に延びる長方形形状の島が複数配
列して構成されている（図１６中、斜線の領域）。素子
領域１４との関係でいえば、素子領域１４とほぼ等しい
繰り返しパターンを有するフォトレジスト３０が、ワー
ド線１８の延在する方向に、素子領域１４に対して１／
４周期ずれて配置されている。フォトレジスト３０は、
少なくとも、後工程で引き出し電極（コンタクトプラ
グ）を形成しない領域であって、ワード線１８が延在し
ない領域を覆う必要がある。本実施形態では、図１６中
に×印を付した領域に引き出し電極を形成するため、上
記のレイアウトを採用している。上記のパターンを採用
することにより、ソース／ドレイン拡散層２２、２４の
領域を露出する開口を、ワード線１８に対して自己整合
で形成することができる。したがって、微細なコンタク
トホールを形成するためのパターンを形成する必要がな
く、パターンルールを緩くすることができる。また、矩
形パターンの単純な繰り返しにより構成されるので、微
細パターンの描画を容易にすることができる。

【００３０】次いで、フォトレジスト３０をマスクとし
て、選択除去膜２６をストッパとして、層間絶縁膜２８
をエッチングする（図１１（ａ））。

【００３１】次いで、フォトレジスト３０を除去し、さ
らに異方性エッチングを行う。このエッチングは、絶縁
膜２０と層間絶縁膜２８との高さをほぼ同じにするため
に、層間絶縁膜２８と選択除去膜２６とのエッチングレ
ートがほぼ等しくなる条件で行うことが望ましい。

【００３２】このエッチングにより、図１１（ａ）の工
程において層間絶縁膜２８を除去した領域では、絶縁膜
２０及びワード線１８の側壁に選択除去膜２６がサイド
ウォールとして残存し、ワード線１８上の領域では、絶
縁膜２０が表面に露出する。また、ソース／ドレイン拡
散層２２上には、ワード線方向に延在して素子分離膜１
２上に乗り上げるコンタクトホール３２が開口され、ソ
ース／ドレイン拡散層２４上にはコンタクトホール３４
が開口される（図５（ａ）、図１１（ｂ）、図１６）。

【００３３】次いで、全面に例えばＣＶＤ法によりドー
プトポリシリコン膜を堆積し、絶縁膜２０が露出するま
でＣＭＰ法によりエッチバックし、コンタクトホール３
２、３４内にのみドープトポリシリコン膜を残存させ
る。こうして、コンタクトホール３２に埋め込まれ、ソ
ース／ドレイン拡散層２２に接続されたコンタクトプラ
グ３６と、コンタクトホール３４に埋め込まれ、ソース
／ドレイン拡散層２４に接続されたコンタクトプラグ３
８とを形成する（図５（ｂ）、図１１（ｃ）、図１７
（ａ））。

【００３４】次いで、全面に、例えばＣＶＤ法により、
シリコン酸化膜よりなる層間絶縁膜４０と、シリコン酸
化膜よりなる層間絶縁膜４２とを堆積する（図５
（ｃ）、図１２（ａ）、図１７（ｂ））。

【００３５】次いで、通常のリソグラフィー技術及びエ
ッチング技術により、層間絶縁膜４２に、ビット線を埋
め込むための配線溝４４を形成する（図１２（ｂ））。
なお、図１２（ｂ）以降の図面では、両端部において配
線溝４４が終端しているように記載されているが、これ
は説明の便宜のためであり、実際には更に延在して形成
されている。

【００３６】なお、層間絶縁膜４０と層間絶縁膜４２と
の間にこれら絶縁膜とはエッチング特性の異なる膜、例
えばシリコン窒化膜を介在するようにしてもよい。こう
することで、配線溝４４を形成するためのエッチングを
容易に行うことができる。

【００３７】次いで、通常のリソグラフィー技術及びエ
ッチング技術により、層間絶縁膜４０に、後工程で形成
するビット線５２をコンタクトプラグ３６に接続するた
めのコンタクトホール４６を形成する（図１３（ａ）、
図１７（ｃ））。この際、コンタクトプラグ３６の両側
壁に形成されている選択除去膜２６のうち少なくともい
ずれか一方がコンタクトホール４６内に露出するように
する。

【００３８】なお、前述のように層間絶縁膜４０と層間
絶縁膜４２との間にこれら絶縁膜とはエッチング特性の
異なる膜、例えばシリコン窒化膜を介在させる場合、層
間絶縁膜４２の堆積前にこのシリコン窒化膜のコンタク
トホール４６の形成予定領域を除去しておくことによ
り、配線溝４４のエッチングとコンタクトホール４６の
エッチングとを連続して行うことができる。

【００３９】また、上記の例では配線溝４４を形成した
後にコンタクトホール４６を形成したが、コンタクトホ
ール４６を形成した後に配線溝４４を形成するようにし
てもよい。

【００４０】次いで、コンタクトホール４６を介して、
コンタクトプラグ３６の側壁部分に形成されている選択
除去膜２６を選択的に除去する。選択除去膜２６は、コ
ンタクトホール４６内にスリット状に露出しているの
で、コンタクトホール４６を介してエッチングすること
ができる。なお、選択除去膜２６としてアルミナ膜を適
用する場合、この膜の除去には過酸化硫酸や加熱した硫
酸を用いたウェットエッチングを適用することができ
る。選択除去膜２６のエッチングとしてこのような等方
的なエッチングを用いることにより、コンタクトプラグ
３６に接する選択除去膜２６がワード線１８の延在方向
に沿ってすべて除去される。こうして、選択除去膜２６
が除去された部分には空洞４８が形成される（図１３
（ｂ））。

【００４１】コンタクトプラグ３６の両側壁に形成され
ている選択除去膜２６は、図２４に示すように、層間絶
縁膜２８の下層部において互いに接続されている。した
がって、コンタクトホール４６内に、これら選択除去膜
２６の少なくともいずれか一方が露出していれば、この
接続領域を介してコンタクトプラグ３６の両側壁に形成
されている選択除去膜２６をすべて除去することができ
る。

【００４２】なお、選択除去膜２６としてアルミナ膜の
代わりにシリコン窒化膜を用いる場合には加熱した燐酸
を、金属膜を用いる場合には硫酸若しくは塩酸又はこれ
らに過酸化水素水を添加した種々の酸を用いることがで
きる。これらエッチャントは、他の部分に絶縁膜として
使用されているシリコン酸化膜をエッチングしないので
望ましい。

【００４３】次いで、全面に例えばスパッタ法により、
層間絶縁膜４０、４２等に対して選択除去可能な膜、例
えばアルミナ膜を堆積してエッチバックし、配線溝４４
及びコンタクトホール４６の側壁にサイドウォール絶縁
膜５０を形成する。この際、真空度を低くし或いは成膜
温度を高くしてカバレッジを落とした条件でアルミナ膜
を堆積することにより、空洞４８内部がアルミナ膜によ
って埋まることはなく、空洞４８の上部開口部分に蓋を
することができる（図１４（ａ）、１８（ａ））。

【００４４】なお、サイドウォール絶縁膜５０を形成す
るのは、後工程でビット線に自己整合で蓄積電極用のコ
ンタクトホールを開口するためである。したがって、ビ
ット線に自己整合で蓄積電極用のコンタクトホールを開
口しない場合には、必ずしもサイドウォール絶縁膜５０
を形成する必要はない。この場合、ビット線を形成する
ための導電膜を堆積することにより、空洞４８に蓋をす
るようにしてもよい。

【００４５】次いで、例えばＣＶＤ法によりビット線と
なる導電膜、例えばタングステン膜を堆積し、層間絶縁
膜４２が露出するまでＣＭＰ法により平坦に研磨して配
線溝４４内にタングステン膜を選択的に残存させ、更
に、タングステン膜を均一にエッチバックし、タングス
テン膜の高さを層間絶縁膜４２より窪ませる。こうし
て、タングステン膜よりなるビット線５２を形成する
（図１４（ｂ）、図１８（ｂ））。

【００４６】次いで、全面に例えばＣＶＤ法によりシリ
コン窒化膜５４を堆積し、ＣＭＰ法により層間絶縁膜４
２が露出するまでシリコン窒化膜５４研磨する。こうし
て、ビット線５２上面をシリコン窒化膜５４により覆う
（図１５（ａ）、図１９（ａ））。

【００４７】次いで、通常のリソグラフィ技術を用い、
コンタクトプラグ３８上に開口部を有するフォトレジス
ト５６を形成する（図６（ａ）、図２３）。フォトレジ
スト５６は、ワード線１８と直交する方向に延在するス
トライプ状のパターンを有している（図２３の斜線領
域）。フォトレジスト５６は、少なくとも、後工程でコ
ンタクトプラグを形成しない領域であって、且つ、ビッ
ト線５２が延在しない領域を覆う必要がある。本実施形
態では、コンタクトプラグ３８に電気的に接続される蓄
積電極を形成するため、上記のレイアウトを採用してい
る。上記のパターンを採用することにより、コンタクト
プラグ３８を露出する開口を、ビット線５２に対して自
己整合で形成することができる。したがって、微細なコ
ンタクトホールを形成するためのパターンを形成する必
要がなくなるので、パターンルールを緩くすることがで
き、描画を容易にすることができる。

【００４８】次いで、フォトレジスト５６、シリコン窒
化膜５４及びサイドウォール絶縁膜５０をマスクとして
異方性エッチングを行い、層間絶縁膜４０、４２をエッ
チングする。こうして、コンタクトプラグ３８に達する
コンタクトホール５８を、ビット線５２に自己整合で開
口する（図６（ｂ）、図１９（ｂ））。

【００４９】次いで、コンタクトホール５８を介して、
コンタクトプラグ３８の側壁部分に形成されている選択
除去膜２６を選択的に除去する。選択除去膜２６は、コ
ンタクトホール５８内にスリット状に露出するので、コ
ンタクトホール５８を介してエッチングすることが可能
である。なお、選択除去膜２６の除去には、過酸化硫酸
や加熱した硫酸を用いたウェットエッチングを適用する
ことができる。選択除去膜２６のエッチングとしてこの
ような等方的なエッチングを用いることにより、コンタ
クトプラグ３８に接する選択除去膜２６がワード線１８
の延在方向に沿ってすべて除去される。こうして、選択
除去膜２６が除去された部分には空洞６０が形成される
（図７（ａ））。

【００５０】こうして選択除去膜２６をエッチングする
ことにより、ワード線１８の側壁に形成されていた選択
除去膜を２６すべて除去し、空洞４８、６０を形成する
ことができる。

【００５１】次いで、全面に例えばＰＶＤ法によりＴｉ
膜及びバリアメタルとなるＴｉＮ膜を堆積した後、ＣＶ
Ｄ法によりタングステン膜を堆積し、シリコン窒化膜５
４が露出するまでＣＭＰ法により研磨し、コンタクトホ
ール５８内に埋め込まれタングステン膜／ＴｉＮ膜／Ｔ
ｉ膜よりなるコンタクトプラグ６２を形成する（図７
（ｂ）、図２０（ａ））。この際、真空度を低くし或い
は成膜温度を高くしてカバレッジを落とした条件でＴｉ
膜を堆積することにより、空洞６０内部がＴｉ膜によっ
て埋まることはなく、空洞６０の上部開口部分に蓋をす
ることができる。

【００５２】次いで、全面に例えばＣＶＤ法によりシリ
コン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁
膜６４を形成する。

【００５３】次いで、通常のリソグラフィー技術及びエ
ッチング技術を用い、層間絶縁膜６４の蓄積電極を形成
する領域に開口部６６を形成する（図８（ａ）、図２０
（ｂ））。

【００５４】次いで、開口部６６を介して、ビット線５
２の側壁部分に形成されているアルミナ膜よりなるサイ
ドウォール絶縁膜５０を選択的に除去する。サイドウォ
ール絶縁膜５０は、開口部６６内にスリット状に露出す
るので、開口部６６を介してエッチングすることが可能
である。なお、サイドウォール絶縁膜５０の除去には、
過酸化硫酸や加熱した硫酸を用いたウェットエッチング
を適用することができる。サイドウォール絶縁膜５０の
エッチングとしてこのような等方的なエッチングを用い
ることにより、ビット線５２に接するサイドウォール絶
縁膜５０をビット線５２の延在方向に沿ってすべて除去
することができる。こうして、サイドウォール絶縁膜５
０が除去された部分には空洞６８が形成される（図２１
（ａ））。

【００５５】次いで、全面に例えばＣＶＤ法によりルテ
ニウム（Ｒｕ）膜を堆積し、層間絶縁膜６４が露出する
までＣＭＰ法により研磨し、開口部６６の底部及び内部
に沿って形成された蓄積電極７０を形成する（図８
（ｂ）、図２１（ｂ））。この際、真空度を低くし或い
は成膜温度を高くしてカバレッジを落とした条件でＲｕ
膜を堆積することにより、空洞６８内部がＲｕ膜によっ
て埋まることはなく、空洞６８の上部開口部分に蓋をす
ることができる。なお、空洞４８に蓋をする場合と同様
にして、サイドウォール絶縁膜を形成することによって
蓋をするようにしてもよい。

【００５６】次いで、蓄積電極７０を覆う誘電体膜７２
と対向電極７４とを形成し、コンタクトプラグ３８、６
２を介してソース／ドレイン拡散層２４に接続されたキ
ャパシタを形成する（図９、図１５（ｂ）、図２２）。

【００５７】こうして、単位セルが１トランジスタ、１
キャパシタよりなるＤＲＡＭを形成する。

【００５８】このように、本実施形態によれば、ワード
線１８及びビット線５２の側壁部分に空洞を設けるの
で、ワード線１８とビット線５２との間の寄生容量、及
び、ビット線５２とキャパシタとの間の寄生容量を大幅
に減少することができる。したがって、コンタクトプラ
グ３６をワード線１８に沿って形成する場合にも、半導
体装置の高速化、低消費電力化、低電圧化などの望まし
い特性を実現することができる。

【００５９】また、選択除去膜２６は、コンタクトホー
ルに露出したスリット状の部分から除去するので、下地
の平坦性を維持したままで選択除去膜を除去することが
できる。また、空洞の開口部分に容易に蓋をすることが
できる。したがって、表面の平坦性にほとんど影響を与
えることなく空洞を形成することができ、上層に形成す
る構造物に悪影響を及ぼすこともない。また、スリット
状の部分は、配線層の延在方向に沿って形成されるた
め、このスリットが原因で断線不良をもたらす原因には
なりにくい。

【００６０】なお、上記実施形態では、ビット線５２を
いわゆるダマシン法により形成する方法を示したが、ワ
ード線１８と同様のプロセスによりビット線５２を形成
し、ビット線５２の側壁に形成されたサイドウォール絶
縁膜を除去するようにしてもよい。

【００６１】また、上記実施形態では、ビット線コンタ
クト用のコンタクトホール４６を介して、及び、蓄積電
極用のコンタクトホール５８を介して、それぞれ選択除
去膜２６をエッチングしたが、いずれか一方のみを行っ
てもよい。すなわち、本発明は、配線層の側壁部分に形
成されている絶縁膜を除去することにより寄生容量を低
減するものであり、少なくともいずれか一方の工程で選
択除去膜を除去することにより、寄生容量を低減する効
果を得ることができる。

【００６２】また、上記実施形態では、ビット線５２を
形成する前に選択除去膜２６を除去し、蓄積電極を形成
する前にサイドウォール絶縁膜５０を除去したが、側壁
絶縁膜５０を除去する際に同時に選択除去膜２６を除去
することもできる。すなわち、図２４に示すように、選
択除去膜２６は、ビット線５２と接触される領域が存在
する。したがって、選択除去膜２６とサイドウォール絶
縁膜５０とをエッチング特性のほぼ等しい材料で形成す
ることにより、蓄積電極用のコンタクトホール５８を介
して行う一のエッチング工程で、これら膜を連続して除
去することができる。

【００６３】その逆に、ビット線５２の側壁部分に形成
されたサイドウォール絶縁膜５０を除去する際に下地に
エッチング液が浸入するのを防止するようにしてもよ
い。例えば、コンタクトホール４６の開口前にサイドウ
ォール絶縁膜５０を形成するようにすれば、サイドウォ
ール絶縁膜５０を除去した後に、空洞６８内に選択除去
膜２６或いは空洞４８、６０が露出するのを防止するこ
とができる。或いは、選択除去膜２６とサイドウォール
絶縁膜５０とをエッチング特性の異なる膜により形成す
ることもできる。

【００６４】また、上記実施形態では、開口部を介して
選択除去膜２６、５０を除去する方法を示したが、図５
（ｂ）、図１１（ｃ）、図２０（ａ）の工程において選
択除去膜２６、５０を除去し、その後に形成する絶縁膜
４０、６０によって空洞上のスリットを塞ぐようにして
もよい。

【００６５】また、上記実施形態では、ワード線１８及
びビット線５２に形成したサイドウォール絶縁膜を除去
することにより寄生容量を低減する方法を示したが、ワ
ード線１８やビット線５２のみならず、更に上層の金属
配線層においても同様に適用することができる。また、
例えば図２５に示すように、複数層の金属配線層８０、
８２、８４、…、からなる多層配線構造において、各配
線層の側壁部分に選択除去可能なサイドウォール絶縁膜
８２ａ、８４ａ、…、を設けておき、また、ビアホール
の内壁にもサイドウォール絶縁膜８２ｂ、８４ｂ、…、
を設けるように半導体装置を構成すると、上層の配線層
を形成するための配線溝８６を形成した段階でサイドウ
ォール絶縁膜をエッチングをすることにより、下層のす
べての配線層のサイドウォール絶縁膜を除去することが
できる。これにより、隣接するコンタクトプラグや配線
層間の寄生容量を低減することができる。

【００６６】［第２実施形態］本発明の第２実施形態に
よる半導体装置の製造方法について図２６乃至図２９を
用いて説明する。なお、図１乃至図２５に示す第１実施
形態による半導体装置の製造方法と同様の構成要素には
同一の符号を付し説明を省略し或いは簡略にする。

【００６７】図２６乃至図２８は本実施形態による半導
体装置の製造方法を示す工程断面図、図２９は本実施形
態による半導体装置の構造及び製造方法を示す斜視図で
ある。

【００６８】第１実施形態による半導体装置の製造方法
では、ビット線コンタクト用のコンタクトホール４６か
らのエッチングと、蓄積電極コンタクト用のコンタクト
ホール５８からのエッチングにより、ワード線１８の側
壁に形成された選択除去膜２６を除去したが、本実施形
態では、ビット線コンタクト用のコンタクトホール４
６、或いは、蓄積電極コンタクト用のコンタクトホール
５８のいずれかからのエッチングにより、ワード線１８
の側壁に形成された選択除去膜２６をすべて除去しうる
半導体装置の製造方法を提供する。

【００６９】まず、図４（ａ）乃至図４（ｃ）、図１０
（ａ）乃至図１０（ｃ）に示す第１実施形態による半導
体装置の製造方法と同様にして、ワード線１８、選択除
去膜２６、層間絶縁膜２８を形成する（図２６
（ａ））。

【００７０】次いで、通常のリソグラフィ技術を用い、
ソース／ドレイン拡散層２２、２４上に開口部を有する
フォトレジスト３０を形成する。フォトレジスト３０に
は、図１６に示す第１実施形態による半導体装置の製造
方法と同様のパターンを適用することができる。

【００７１】次いで、フォトレジスト３０をマスクとし
て異方性エッチングを行い、層間絶縁膜２８をエッチン
グする（図２６（ｂ））。

【００７２】次いで、フォトレジスト３０をマスクとし
て、選択除去膜２６を異方性エッチングする。このエッ
チングにより、図２６（ｂ）の工程においてフォトレジ
スト３０が形成されていない領域では、絶縁膜２０及び
ワード線１８の側壁に選択除去膜２６がサイドウォール
として残存し、ワード線１８上の領域では、絶縁膜２０
が表面に露出する。また、ソース／ドレイン拡散層２２
上には、ワード線方向に延在して素子分離膜１２上に乗
り上げるコンタクトホール３２が開口され、ソース／ド
レイン拡散層２４上にはコンタクトホール３４が開口さ
れる。また、図２６（ｂ）の工程においてフォトレジス
ト３０が形成されている領域では、ワード線上には選択
除去膜２６が残存する（図２６（ｃ））。

【００７３】次いで、全面に例えばＣＶＤ法によりドー
プトポリシリコン膜を堆積し、絶縁膜２０の高さとほぼ
等しくなるまでこのポリシリコン膜をエッチバックし、
コンタクトホール３２、３４内にのみドープトポリシリ
コン膜を残存させる。こうして、コンタクトホール３２
に埋め込まれ、ソース／ドレイン拡散層２２に接続され
たコンタクトプラグ３６と、コンタクトホール３４に埋
め込まれ、ソース／ドレイン拡散層２４に接続されたコ
ンタクトプラグ３８とを形成する（図２７（ａ））。

【００７４】次いで、全面に、例えばＣＶＤ法により、
シリコン酸化膜よりなる層間絶縁膜４０と、シリコン酸
化膜よりなる層間絶縁膜４２とを堆積する（図２７
（ｂ））。

【００７５】次いで、例えば第１実施形態による半導体
装置の製造方法と同様にして、層間絶縁膜４０に形成さ
れたコンタクトホール４６と、層間絶縁膜４２に形成さ
れた配線溝４４とを形成する（図２８（ａ））。この
際、コンタクトプラグ３６の両側壁に形成されている選
択除去膜２６のうち少なくともいずれか一方がコンタク
トホール４６内に露出するようにする。

【００７６】次いで、コンタクトホール４６を介して、
コンタクトプラグ３６の側壁部分に形成されている選択
除去膜２６を選択的に除去する。選択除去膜２６は、コ
ンタクトホール４６内にスリット状に露出しているの
で、コンタクトホール４６を介してエッチングすること
ができる。

【００７７】このとき、選択除去膜２６は、図２８
（ａ）及び図２９に示すように、複数のワード線１８上
に跨るように形成されているため、コンタクトプラグ３
８の両側壁に形成されている選択除去膜２６も同時に除
去することができる。すなわち、コンタクトホール４６
を介してエッチングすることで、ワード線１８の側壁に
形成されたすべての選択除去膜２６を一のエッチング工
程によって除去することができる。

【００７８】このように、本実施形態によれば、選択除
去膜２６がワード線１８上に延在する領域を残した状態
で選択除去膜２６の除去を行うので、一のエッチング工
程によってワード線１８の側壁部分に形成されている選
択除去膜２６をすべて除去することができる。したがっ
て、製造工程をより簡略にすることができる。

【００７９】すなわち、開口部の中に隣接する選択除去
膜２６の一方が露出すれば片方の選択除去膜２６を通じ
て両方の選択除去膜２６を除去することができるので、
一方の選択除去膜２６のみを含む位置まで開口部が位置
ずれしても問題はなく、位置合わせずれ余裕を増加する
ことができる。

【００８０】なお、上記実施形態では、ビット線コンタ
クト用のコンタクトホール４６から選択除去膜２６をす
べて除去したが、ビット線コンタクト用のコンタクトホ
ール４６からは選択除去膜２６を除去せずに、蓄積電極
コンタクト用のコンタクトホール５８から選択除去膜２
６をすべて除去することもできる。

【００８１】また、上記実施形態では、ビット線５２を
形成する前に選択除去膜２６を除去したが、サイドウォ
ール絶縁膜５０を除去する際に同時に選択除去膜２６を
除去することもできる。すなわち、図２９に示すよう
に、選択除去膜２６は、ビット線５２と接触される領域
が存在する。したがって、選択除去膜２６とサイドウォ
ール絶縁膜５０とをエッチング特性のほぼ等しい材料で
形成することにより、一のエッチング工程でこれら膜を
連続して除去することができる。

【００８２】［第３実施形態］本発明の第３実施形態に
よる半導体装置及びその製造方法について図３０及び図
３１を用いて説明する。なお、第１又は第２実施形態に
よる半導体装置及びその製造方法と同様の構成要素には
同一の符号を付し説明を省略し或いは簡略にする。

【００８３】図３０及び図３１は本実施形態による半導
体装置及びその製造方法を示す工程断面図である。

【００８４】本実施形態では、選択除去可能な膜として
導電膜を使用した場合の適用例について説明する。な
お、本実施形態ではビット線５２のサイドウォール絶縁
膜５０に適用した場合について説明するが、サイドウォ
ール絶縁膜５０のみならず、その他の配線層の側壁部分
に形成された選択除去膜についても同様に適用すること
ができる。

【００８５】選択除去可能な膜として導電膜を用いる場
合、絶縁膜を用いる場合と異なり、配線層の底面にも形
成することができるというメリットがある。すなわち、
絶縁膜を用いる場合には下層のコンタクトプラグ３６と
のコンタクトを確保する必要性から、コンタクトプラグ
３６とビット線５２との間の膜を除去する必要がある。
しかし、導電膜を用いれば、コンタクトプラグ３６とビ
ット線５２との間に当該導電膜が残存しても何の問題も
生じない。

【００８６】まず、例えば図１３（ｂ）に示す第１実施
形態による半導体装置の製造方法と同様にして、配線溝
４４及びコンタクトホール４６を形成した後、全面に、
例えばＣＶＤ法により、ＴｉＮ膜とタングステン膜とを
順次堆積する。

【００８７】次いで、層間絶縁膜４４が露出するまで、
タングステン膜及びＴｉＮ膜を研磨し、配線溝４４及び
コンタクトホール４６に埋め込まれ、側壁及び底部がＴ
ｉＮ膜よりなる選択除去膜９０により覆われたビット線
５２を形成する（図３０（ａ））。

【００８８】この後、例えば第１実施形態による半導体
装置の製造方法と同様にして、コンタクトプラグ６２、
層間絶縁膜６４等を形成した後、図２１（ａ）に示す工
程において、ビット線５２の側壁に形成された選択除去
膜９０のみをエッチングし、ビット線５２の側壁部分に
空洞６８を形成する（図３０（ｂ））。側壁部分に形成
された選択除去膜９０のみをエッチングするのは、底部
に形成された選択除去膜９０をもエッチングするとコン
タクトプラグ３６とビット線５２との電気的接続がとれ
なくなるからである。

【００８９】ＴｉＮ膜よりなる選択除去膜９０のエッチ
ングには、例えば硫酸と過酸化水素水との混合液からな
るエッチング液を使用することができる。ビット線５２
の側壁に形成された選択除去膜９０のみを除去するに
は、例えば、エッチング時間を制御したコントロールエ
ッチングを適用することができる。

【００９０】また、コントロールエッチングを行わずに
選択除去膜９０を除去する方法としては、ビット線５２
とコンタクトプラグ３６との接続部分に介在する導電膜
を改質してエッチングされないようにする方法がある。

【００９１】例えば、ＴｉＮ膜の代わりにＴｉ膜とＴｉ
Ｎ膜との積層膜を形成し、配線溝４４及びコンタクトホ
ール４６に埋め込まれ、側壁及び底部がＴｉＮ膜／Ｔｉ
膜よりなる選択除去膜９２により覆われたビット線５２
を形成する（図３１（ａ））。

【００９２】次いで、熱処理を行ってコンタクトプラグ
３６とＴｉＮ膜／Ｔｉ膜よりなる選択除去膜９２とを反
応させて、ビット線５２とコンタクトプラグ３６との接
続部分にチタンシリサイド膜９６を形成する（図３１
（ｂ））。

【００９３】この後、例えば第１実施形態による半導体
装置の製造方法と同様にして、コンタクトプラグ６２、
層間絶縁膜６４等を形成した後、図２１（ａ）に示す工
程において、選択除去膜９２を選択的に除去する方法を
適用することができる。チタンシリサイド膜９６は、Ｔ
ｉＮ膜／Ｔｉ膜よりなる選択除去膜９２とのエッチング
選択性がありエッチングされにくいため、選択除去膜９
２のみを選択的に除去することができる。

【００９４】この場合、コンタクト部分を除く底面の選
択除去膜９２をも選択的に除去することができる。した
がって、ビット線の下面に形成された絶縁膜を介する寄
生容量をも低減することができ、第１及び第２実施形態
による半導体装置と比較して、更なる寄生容量の低減が
可能となる。

【００９５】このように、本実施形態によれば、選択除
去膜に導電膜を適用することにより、配線層間の寄生容
量を更に低減することができる。

【００９６】本発明の目的は、配線層と、前記配線層に
隣接して設けられたコンタクトプラグとを有し、前記配
線層と前記コンタクトプラグは、前記配線層と前記コン
タクトプラグとの間に設けられた空洞を介して互いに絶
縁されていることを特徴とする半導体装置によって達成
される。

【００９７】また、上記の半導体装置において、前記コ
ンタクトプラグは、前記配線層の延在方向に沿って延在
して形成されているようにしてもよい。

【００９８】また、本発明の目的は、側壁に選択除去膜
が形成された第１の配線層を形成する工程と、前記選択
除去膜に隣接して、コンタクトプラグを形成する工程
と、前記選択除去膜を選択的に除去し、前記第１の配線
層と前記コンタクトプラグとの間に空洞を形成する工程
とを有することを特徴とする半導体装置の製造方法によ
っても達成される。

【００９９】また、上記の半導体装置の製造方法におい
て、前記コンタクトプラグを形成する工程と、前記選択
除去膜を除去する工程との間に、前記第１の配線層及び
前記コンタクトプラグ上に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜に、前記コンタクトプラグに達す
る開口を形成する工程を更に有し、前記選択除去膜を除
去する工程では、前記開口を介して前記選択除去膜を除
去するようにしてもよい。

【０１００】また、上記の半導体装置の製造方法におい
て、前記第１の配線層の一方の側壁に形成された前記選
択除去膜と、前記第１の配線層の他方の側壁に形成され
た前記選択除去膜は、前記第１の配線層上において接続
される領域を有し、前記選択除去膜を除去する工程で
は、前記一方の側壁に形成された前記選択除去膜と、前
記他方の側壁に形成された前記選択除去膜とを除去する
ようにしてもよい。

【０１０１】また、上記の半導体装置の製造方法におい
て、前記第１の配線層を形成する工程では、前記第１の
配線層と、前記第１の配線層に隣接して設けられた第２
の配線層と、前記第１の配線層の側壁及び前記第２の配
線層の側壁に形成され、且つ、前記第１の配線層と前記
第２の配線層との間で接続される領域を有する前記選択
除去膜とを形成し、前記コンタクトプラグを形成する工
程では、前記第１の配線層と前記第２の配線層との間に
前記選択除去膜と隣接してコンタクトプラグを形成し、
前記選択除去膜を除去する工程では、前記前記第１の配
線層の側壁に形成された前記選択除去膜と、前記第２の
配線層の側壁に形成された前記選択除去膜とを除去する
ようにしてもよい。

【０１０２】また、上記の半導体装置の製造方法におい
て、前記開口を形成する工程では、前記第１の配線層の
側壁に形成された前記選択除去膜、或いは、前記第２の
配線層の側壁に形成された前記選択除去膜のいずれか一
方を露出する前記開口を形成するようにしてもよい。

【０１０３】また、上記の半導体装置の製造方法におい
て、前記選択除去膜を除去する工程の後に、前記コンタ
クトプラグに接続された第３の配線層を形成する工程を
更に有し、前記第３の配線層を形成する工程では、前記
選択除去膜を除去することにより形成された空洞の開口
部分を、前記空洞を埋め込まないように、前記第３の配
線層により塞ぐようにしてもよい。

【０１０４】また、上記の半導体装置の製造方法におい
て、前記開口を形成する工程の後に、第２の絶縁膜を堆
積してエッチバックする工程を更に有し、前記開口の側
壁に前記第２の絶縁膜よりなる側壁絶縁膜を形成すると
ともに、前記選択除去膜を除去することにより形成され
た空洞の開口部分を、前記空洞を埋め込まないように、
前記第２の絶縁膜により塞ぐようにしてもよい。

【０１０５】また、上記目的は、側壁に第１の選択除去
膜が形成された第１の配線層を形成する工程と、前記第
１の選択除去膜に隣接して、コンタクトプラグを形成す
る工程と、前記コンタクトプラグに接続され、側壁に第
２の選択除去膜が形成された第２の配線層を形成する工
程と、前記第１の選択除去膜と前記第２の選択除去膜と
を連続して除去する工程とを有することを特徴とする半
導体装置の製造方法によっても達成される。

【０１０６】

【発明の効果】以上の通り、本発明によれば、ワード線
及びビット線の側壁部分に空洞を設けるので、ワード線
とビット線との間の寄生容量、及び、ビット線とキャパ
シタとの間の寄生容量を大幅に減少することができる。
したがって、矩形パターンを用いて半導体装置を製造
し、コンタクトプラグをワード線に沿って形成するよう
にしても、半導体装置の高速化、低消費電力化、定電圧
化などの望ましい特性を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態による半導体装置の構造
を示す平面図である。

【図２】本発明の第１実施形態による半導体装置の構造
を示す概略断面図（その１）である。

【図３】本発明の第１実施形態による半導体装置の構造
を示す概略断面図（その２）である。

【図４】図１の半導体装置のＡ−Ａ′線断面における工
程断面図（その１）である。

【図５】図１の半導体装置のＡ−Ａ′線断面における工
程断面図（その２）である。

【図６】図１の半導体装置のＡ−Ａ′線断面における工
程断面図（その３）である。

【図７】図１の半導体装置のＡ−Ａ′線断面における工
程断面図（その４）である。

【図８】図１の半導体装置のＡ−Ａ′線断面における工
程断面図（その５）である。

【図９】図１の半導体装置のＡ−Ａ′線断面における工
程断面図（その６）である。

【図１０】図１の半導体装置のＢ−Ｂ′線断面における
工程断面図（その１）である。

【図１１】図１の半導体装置のＢ−Ｂ′線断面における
工程断面図（その２）である。

【図１２】図１の半導体装置のＢ−Ｂ′線断面における
工程断面図（その３）である。

【図１３】図１の半導体装置のＢ−Ｂ′線断面における
工程断面図（その４）である。

【図１４】図１の半導体装置のＢ−Ｂ′線断面における
工程断面図（その５）である。

【図１５】図１の半導体装置のＢ−Ｂ′線断面における
工程断面図（その６）である。

【図１６】本発明の第１実施形態による半導体装置の製
造方法におけるレジストパターンの一例を示す平面図
（その１）である。

【図１７】図１の半導体装置のＣ−Ｃ′線断面における
工程断面図（その１）である。

【図１８】図１の半導体装置のＣ−Ｃ′線断面における
工程断面図（その２）である。

【図１９】図１の半導体装置のＣ−Ｃ′線断面における
工程断面図（その３）である。

【図２０】図１の半導体装置のＣ−Ｃ′線断面における
工程断面図（その４）である。

【図２１】図１の半導体装置のＣ−Ｃ′線断面における
工程断面図（その５）である。

【図２２】図１の半導体装置のＣ−Ｃ′線断面における
工程断面図（その６）である。

【図２３】本発明の第１実施形態による半導体装置の製
造方法におけるレジストパターンの一例を示す平面図
（その２）である。

【図２４】本発明の第１実施形態による半導体装置及び
その製造方法を示す斜視図である。

【図２５】第１実施形態の変形例による半導体装置及び
その製造方法を示す斜視図である。

【図２６】本発明の第２実施形態による半導体装置の製
造方法を示す工程断面図（その１）である。

【図２７】本発明の第２実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。

【図２８】本発明の第２実施形態による半導体装置の製
造方法を示す工程断面図（その３）である。

【図２９】本発明の第２実施形態による半導体装置の構
造及び製造方法を示す斜視図である。

【図３０】本発明の第３実施形態による半導体装置及び
その製造方法を示す工程断面図（その１）である。

【図３１】本発明の第３実施形態による半導体装置及び
その製造方法を示す工程断面図（その２）である。

【図３２】従来の半導体装置の構造を示す平面図であ
る。

【符号の説明】

１０…シリコン基板 １２…素子分離膜 １４…素子領域 １６…ゲート絶縁膜 １８…ワード線 ２０…絶縁膜 ２２…ソース／ドレイン拡散層 ２４…ソース／ドレイン拡散層 ２６…選択除去膜 ２８…層間絶縁膜 ３０…フォトレジスト ３２…コンタクトホール ３４…コンタクトホール ３６…コンタクトプラグ ３８…コンタクトプラグ ４０…層間絶縁膜 ４２…層間絶縁膜 ４４…配線溝 ４６…コンタクトホール ４８…空洞 ５０…サイドウォール絶縁膜 ５２…ビット線 ５４…シリコン窒化膜 ５６…フォトレジスト ５８…コンタクトホール ６０…空洞 ６２…コンタクトプラグ ６４…層間絶縁膜 ６６…開口部 ６８…空洞 ７０…蓄積電極 ７２…誘電体膜 ７４…対向電極 ８０…金属配線層 ８２…金属配線層 ８４…金属配線層 ８６…配線溝 ９０…選択除去膜 ９２…選択除去膜 ９４…ＴｉＮ膜 ９６…チタンシリサイド膜 １０２…素子領域 １０４…ワード線 １０６…サイドウォール絶縁膜 １０８…コンタクトプラグ １１０…コンタクトプラグ １１２…ビット線 １１４…サイドウォール絶縁膜

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Claims (3)

【特許請求の範囲】
1. 【請求項１】 配線層と、前記配線層に隣接して設けら
   れたコンタクトプラグとを有し、 前記配線層と前記コンタクトプラグは、前記配線層と前
   記コンタクトプラグとの間に設けられた空洞を介して互
   いに絶縁されていることを特徴とする半導体装置。
2. 【請求項２】 側壁に選択除去膜が形成された第１の配
   線層を形成する工程と、 前記選択除去膜に隣接して、コンタクトプラグを形成す
   る工程と、 前記選択除去膜を選択的に除去し、前記第１の配線層と
   前記コンタクトプラグとの間に空洞を形成する工程とを
   有することを特徴とする半導体装置の製造方法。
3. 【請求項３】 側壁に第１の選択除去膜が形成された第
   １の配線層を形成する工程と、 前記第１の選択除去膜に隣接して、コンタクトプラグを
   形成する工程と、 前記コンタクトプラグに接続され、側壁に第２の選択除
   去膜が形成された第２の配線層を形成する工程と、 前記第１の選択除去膜と前記第２の選択除去膜とを連続
   して除去する工程とを有することを特徴とする半導体装
   置の製造方法。