JP2007535150A - メモリ・アレイ、メモリ・アレイを形成する方法、及びビット線に対するコンタクトを形成する方法 - Google Patents

メモリ・アレイ、メモリ・アレイを形成する方法、及びビット線に対するコンタクトを形成する方法 Download PDF

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Abstract

本発明は、メモリ・アレイと、メモリ・アレイを形成するために利用することができる方法を含む。ビット線コンタクト位置まで開口を残しながらストレージ・ノード・コンタクト位置を覆うパターン化されたエッチング停止層が、メモリ・アレイの製造期間に使用される。エッチング停止層上及びビット線コンタクト位置上に絶縁材料を形成し、絶縁材料を通ってトレンチが形成される。トレンチ内に導電材料を設け、ビット線コンタクト位置と電気的に接触し且つエッチング停止層によってストレージ・ノード・コンタクト位置から電気的に分離されたビット線相互接続線を形成する。後続の処理において、エッチング停止層を通って、ストレージ・ノード・コンタクト位置まで開口を形成する。次いで、開口内に、ストレージ・ノード・コンタクト位置と電気的に接触するようにメモリ記憶装置を形成する。

Description

本発明は、（ＤＲＡＭアレイなどの）メモリ・アレイ、メモリ・アレイを形成する方法、及びビット線に対するコンタクトを形成する方法に関する。本発明はまた、ＤＲＡＭアレイのためのストレージ・ノードを形成する方法に関する。
背景技術
メモリ・アレイは、プログラム可能なデータ記憶のために利用される。例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、一般に、プログラム可能なメモリ記憶のために利用される。ＤＲＡＭは、典型的には、各セルが１つのトランジスタと１つのメモリス記憶装置を備える個々のメモリ・セルのアレイとして形成される。これらのメモリ記憶装置は典型的にはキャパシタである。トランジスタはＤＲＡＭアレイにまたがって延びるワード線内に形成される。また、一連のビット線もＤＲＡＭアレイにまたがって設けられる。情報のビットは、ワード線とビット線の特定の組合せをアクティブにすることにより、個々のＤＲＡＭセルのメモリ記憶装置に書き込まれ、又はそこから読み取られる。したがって、ＤＲＡＭアレイの各メモリ・デバイスは、ワード線とビット線の適切な組合せを用いて詳細にアドレス指定することが可能である。
発明の概要
ＤＲＡＭアレイは、一般的に半導体基板に関連する集積回路として製造される。半導体デバイス処理の継続した目標は、集積化の規模を増大させ、処理を簡単にし、コストを削減することである。このような１つ又は複数の継続した目標に向かって処理を行うためにＤＲＡＭアレイを形成する新しい方法を創造することが望ましい。
本明細書中に説明している発明の態様は、ＤＲＡＭアレイの製造のために特に役に立つ可能性がある。しかし、本発明は、主としてＤＲＡＭアレイに適用するために本明細書中で説明されているが、本発明については、当業者なら理解されるように、他の半導体製造プロセスにも、また他のメモリ・アレイにも適用することが可能であることを理解されたい。
一態様においては、本発明は、メモリ・アレイのためのビット線コンタクトを形成する方法に関する。半導体基板が設けられる。基板は２組の導電ノードを有し、これらの組のうちの一方は第１の組として定義され、他方は第２の組として定義される。パターン化されたエッチング停止層（ｅｔｃｈ ｓｔｏｐ）が、この基板上に形成される。このパターン化されたエッチング停止層は第２の組の導電ノードを覆い、エッチング停止層を通って第１の組の導電ノードに延びる開口を有する。電気絶縁材料が、パターン化されたエッチング停止層上に形成され、トレンチが絶縁材料を通ってエッチングされる。トレンチはパターン化されたエッチング停止層まで延び、パターン化されたエッチング停止層中の開口を通って第１の組の導電ノードへと延びる。導電材料はトレンチ内に設けられ、第１の組の導電ノードと電気的に接触する。メモリ記憶装置（例えば、キャパシタ構造）が第２の組の導電ノードと電気的に接触して形成される。ビット線がトレンチ内に設けられている導電材料と電気的に接触して形成され、それに応じて、このような導電材料はビット線相互接続に組み込まれる。
一態様においては、本発明は、ＤＲＡＭアレイのためのストレージ・ノードを形成する方法に関する。半導体構造が設けられる。この構造は複数のストレージ・ノード・コンタクト位置を備えている。スタックがストレージ・ノード・コンタクト位置上に形成される。スタックは、ストレージ・ノード位置上の第１の電気絶縁材料と、第１の電気絶縁材料上の複数の間隔の空けられた導電線と、間隔の空けられた導電線の間の間隔を充填する第２の電気絶縁材料と、導電線のすぐ上の導電線と一対一に対応した複数の間隔の空けられた電気絶縁線とを備える。各導電線は、１対の対向する横方向エッジと、対向する横方向エッジの間の第１の横方向幅とを有する。電気絶縁線は、対向する横方向エッジと、対向するエッジ間に第１の横方向幅よりも大きな第２の横方向幅を有する。第１及び第２の電気絶縁材料を完全に通ってストレージ・ノード位置まで延びる開口がエッチングされる。開口は、間隔を空けられた電気絶縁線の横方向エッジと位置合わせされる。開口内にストレージ・ノードを有するキャパシタが形成される。ストレージ・ノードはストレージ・ノード・コンタクト位置と電気的に接触する。
一態様においては、本発明はＤＲＡＭアレイを包む。このアレイは、半導体基板と、基板によって支持された複数のトランジスタ構造を備える。各トランジスタ構造は、トランジスタのゲートと、ビット線コンタクトのソース／ドレイン領域とストレージ・ノード・コンタクトのソース／ドレイン領域を含む１対のソース／ドレイン領域とを有する。複数のビット線相互接続スタックが基板上にあり、ビット線コンタクトのソース／ドレイン領域に電気的に接続される。ビット線相互接続スタックは、１層又は複数層の窒化ケイ素、酸窒化ケイ素、及びドープされない二酸化ケイ素を含む少なくとも１層の電気絶縁層によってストレージ・ノード・コンタクトのソース／ドレイン領域から分離される。各ビット線相互接続スタックは、導電ビット線相互接続線と、導電ビット線相互接続線上の電気絶縁キャップと、導電ビット線相互接続線の側壁を覆う１対の電気絶縁側壁スペーサとを備える。ビット線相互接続線は第１の横方向幅を有し、電気絶縁キャップは第１の横方向幅よりも大きな第２の横方向幅を有する。ＤＲＡＭアレイは、電気絶縁層を通って延びるストレージ・ノードを有し、ストレージ・ノード・コンタクトのソース／ドレイン領域と電気的に接触する複数のキャパシタ構造を更に備える。
本発明の好ましい実施の形態について、以降の添付図面を参照して以下に説明する。
好ましい実施の形態の詳細な説明
本発明の一態様は、ＤＲＡＭアレイの形成に関する。アレイは、ストレージ・ノード・コンタクト位置とビット線コンタクト位置とを含む。エッチング停止層を利用して、ビット線コンタクト位置に延びるトレンチの形成期間にストレージ・ノード・コンタクト位置を保護する。その後、導電材料がトレンチ内に形成されて、ビット線コンタクト位置に延びるビット線相互接続が形成される。導電材料はトレンチ内での導電材料の形成によって導電線に整形される。特定の態様においては、導電材料の形成は、ＤＲＡＭアレイに関連するビット線相互接続の製造のための方法へのダマスク模様プロセスの組込みに対応するものと考えることができる。
導電性ビット線相互接続材料が形成された後に、絶縁キャップをビット線相互接続材料上に形成することができる。絶縁キャップはビット線導電性相互接続材料の横方向エッジを超えて延びる横方向周辺部を有することができる。絶縁キャップの横方向エッジに対して自己位置合わせされたエッチングを行って、エッチング停止層を通ってストレージ・ノード・コンタクト位置まで延びる開口を形成することができる。次いで、キャパシタ・ストレージ・ノードを開口内に形成することができる。本発明の例示の態様については、図１〜４２を参照して説明される。
最初に図１〜図４を参照すると、半導体ウェーハの一部分が半導体構造１０として示されている。図示の構造１０は、本発明の例示の一態様の予備処理工程におけるものであり、図１〜図３においては半導体基板１２を含むように図示されている。基板１２は、例えば、バックグラウンドｐ形ドーパントで低濃度にドープされた単結晶シリコン・ウェーハであってよい。添付の特許請求の範囲についての解釈を助けるために、用語「半導電性基板」及び「半導体基板」は、（単独、又はその上に他の材料を含むアセンブリの形の）半導体ウェーハや（単独、又は他の材料を含むアセンブリの形の）半導体材料層を含む、バルク半導体材料を含む任意の構造を意味するものと定義されるが、それに限定されるものではない。用語「基板」は、前述の半導体基板を含む任意の支持構造を意味するが、これに限定されない。
絶縁領域１４が図１〜図３に示されている。絶縁領域は基板１２内に延びる。絶縁領域１４は例えばシャロウ・トレンチ・アイソレーション領域に対応し、したがって二酸化ケイ素を含み、又は二酸化ケイ素から構成され若しくは実質的に構成される。
図１は、基板１２上に延びる１組の４本のワード線１６、１８、２０、２２を示している。各ワード線は導電材料２６及び電気絶縁キャップ２８を含むスタックを備える。中央のワード線は導電材料２６の下に絶縁材料２４を備えている。絶縁材料２４は例えば二酸化ケイ素を含み、又は二酸化ケイ素から構成され若しくは実質的に構成されてよく、特定の態様においてはゲート酸化物と称される。導電材料２６は、例えば、金属、（例えば、シリサイドなどの）金属化合物及び／又は導電性にドープされたシリコンを含む１つ又は複数の導電性組成物を含むことができる。絶縁キャップ２８は、任意の適切な電気絶縁材料又は材料の組合せを含み、特定の態様においては、窒化ケイ素と二酸化ケイ素のうちの一方又は両方を含み、又は窒化ケイ素と二酸化ケイ素のうちの一方又は両方から構成され若しくは実質的に構成される。
各ワード線１６、１８、２０、２２は対向する１対の側壁を備え、異方性エッチングされた側壁スペーサ３０がこのような対向する側壁に沿って形成される。側壁スペーサ３０は任意の適切な電気絶縁材料を含むことができ、特定の応用においては窒化ケイ素を含み、又は窒化ケイ素から構成され若しくは実質的に構成される。
ワード線１８、２０は、図１に示される断面においてはトランジスタ構造３２、３４に組み込まれている。特に、ワード線１８は、１対のソース／ドレイン領域３６、３８をゲート接続するトランジスタ・ゲートを備え、ワード線２０は、ソース／ドレイン領域３８を別のソース／ドレイン領域４０とゲート接続するトランジスタ・ゲートを備える。ソース／ドレイン領域３６、３８、４０は、基板１２中に延びる導電性にドープされた拡散領域として図示されている。領域３６、３８、４０は、ｎ形ドープされた領域及び／又はｐ形ドープされた領域を含んでもよい。ソース／ドレイン領域は、基板１２内に深く延びているドープされた領域４２を含むように図示されており、低濃度にドープされた領域４４は基板１２内にそれほど深くは延びていない。
導電性ペデスタル４６、４８、５０は、それぞれソース／ドレイン領域３６、３８、４０上に形成されるように図示されている。ペデスタル４６、４８、５０は適宜の任意の導電材料を含むことができる。特定の態様においては、ペデスタルは、例えば導電性にドープされたエピタキシャル成長されたシリコンなどの導電性にドープされたエピタキシャル成長された半導体材料の下方部分と、例えば１つ又は複数の金属、金属化合物及び／又は（例えば導電性にドープされたシリコンなど）導電性にドープされた半導体材料を含むことができる非エピタキシャルに成長された材料の上方部分とを含む。ペデスタル４６、４８、５０はそれぞれ最上部表面４７、４９、５１を有する。
ワード線１６、１８、２０、２２は電気絶縁材料５２を通って延びる。一般に、絶縁材料５２はメモリ・アレイの外側の周囲に主として存在し、したがって主としてこの図に示される領域の外側に存在する。電気絶縁材料５２は、例えばＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）などの例えばドープされた又はドープされない酸化ケイ素を含む適切な任意の材料を含むことができる。本発明の図示された態様においては、絶縁材料５２は、導電ペデスタルの最上部表面４７、４９、５１とほぼ同じレベルまで平坦化された最上部表面５３を備え、このような平坦化された表面は、ワード線１６、１８、２０、２２の絶縁キャップ２８の最上部表面とほぼ同じレベルにある。最上部表面４７、４９、５１、５３の平坦化は例えば化学的機械研磨によって達成することができる。平坦化された表面は互いに全く同じレベルとすることができる。代わりに、平坦化された表面は、例えば、異なる表面で利用される様々な材料の除去率の違いに起因して、互いに幾分かレベルが異なるようにすることもできる。
以下で説明する処理において、キャパシタ・ストレージ・ノードはペデスタル４６、５０の表面４７、５１と電気的に接触するように形成され、ビット線はペデスタル４８の表面４９と電気的に接触するように形成される。したがって、表面４７、５１をストレージ・ノード・コンタクト位置と呼び、表面４９をビット線コンタクト位置と呼ぶことができる。また、ペデスタル４６、５０とオーム接続されたソース／ドレイン領域３６、４０は、ストレージ・ノード・コンタクト・ソース／ドレイン領域と称することができ、ペデスタル４８とオーム接続されたソース／ドレイン領域３８は、ビット線コンタクト・ソース／ドレイン領域と呼ぶことができる。したがって、トランジスタ構造３２においてゲート接続されたソース／ドレイン領域は、ビット線コンタクト・ソース／ドレイン領域３８及びストレージ・ノード・コンタクト・ソース／ドレイン領域４２と称することができ、トランジスタ構造３４においてゲート接続されたソース／ドレイン領域は、ビット線コンタクト・ソース／ドレイン領域３８及びストレージ・ノード・コンタクト・ソース／ドレイン領域４０と称することができる。なお、ビット線コンタクト・ソース／ドレイン領域は、ストレージ・ノード・コンタクト・ソース／ドレイン領域と組成的に同じであっても、同じでなくてもよい。
図２に示すように、ソース／ドレイン領域３８とペデスタル４８との組合せによって形成されたビット線コンタクトはビット線コンタクトのアレイの一部分であり、ビット線コンタクト・アレイの他の導電性ペデスタルは６０で指示され、ビット線コンタクト・アレイの他のソース／ドレイン領域は５８で指示されている。ペデスタル６０は、ペデスタル４８の上部表面４９と実質的に同一平面にある上部表面６１を有する。
図３に示すように、ソース／ドレイン領域４０とペデスタル５０とを備えるストレージ・ノード・コンタクトはストレージ・ノード・コンタクトのアレイの一部分であり、ソース／ドレインのコンタクト・アレイの他のペデスタルは６２で指示され、ソース／ドレインのコンタクト・アレイの他のソース／ドレイン領域は６４で指示されている。ペデスタル６２は、ペデスタル５０の上部表面５１と実質的に同一平面にある上部表面６３を有する。
図４は、互いに対するペデスタル４６、４８、５０の例示の向きを示しており、また、ペデスタル４６が、ペデスタル５０のように、ストレージ・ノード・コンタクト位置のアレイの一部分であり、このような位置の列又は行内に延びることをも示している。位置４６と同じに示された列内の他のストレージ・ノード・コンタクト位置は、図４においては６６で指示されている。
次に図５〜図７を参照すると、パターン化されたエッチング停止層７０が、ストレージ・ノード・コンタクト位置（特に、ペデスタル４６、５０、６２の最上部表面に対応する位置４７、５１、６３）上に形成される。パターン化されたエッチング停止層はストレージ・ノード・コンタクト位置を覆うが、ビット線コンタクト位置（特に、ペデスタル４８、６０の最上部表面に対応する位置４９、６１）は覆わない。エッチング停止層７０は、図６の図中では、断面の平面の背後にあるように、具体的にはペデスタル４８、６０に延びる開口の背後に存在するように見える。図６には、エッチング停止層７０は示されていない。これは、図面を簡略化し、エッチング停止層７０がペデスタル４８、６０上にはないことを強調するためである。
特定の態様においては、ビット線コンタクト位置は第１の組の導電性ノードに対応するものと考えることができ、ストレージ・ノード・コンタクト位置は第２の組の導電性ノードに対応するものと考えることができる。このような態様においては、パターン化されたエッチング停止層は、エッチング停止層を通って第１の組の導電性ノードまで延びる開口を有しながら、第２の組の導電性ノードを覆うものと考えることができる。
エッチング停止層７０は適宜の任意の方法を利用して所望の形状にパターン化することができる。特定の態様においては、層７０は最初に基板上に全面的に形成され、次いで、層の選択された部分を適切なエッチングを用いて除去することで層をパターン化することができる。エッチングを用いて除去される選択された部分を規定するマスク（図示せず）を層７０上に形成するために、フォトリソグラフィ処理を使用することができる。
パターン化されたエッチング停止層７０は、適切なエッチング特性を有する適切な任意の誘電体材料を含むことができる。特定の態様においては、エッチング停止層７０は、酸化アルミニウムを含み、又は酸化アルミニウムから構成され若しくは実質的に構成される。更に又は代わりに、エッチング停止層７０は酸素及び窒素のうちの一方又は両方とシリコンとを含み、又は酸素と窒素のうちの一方又は両方とシリコンとから構成され若しくは実質的に構成されてもよい。例えば、エッチング停止層７０は二酸化ケイ素、窒化ケイ素及び／又は酸窒化ケイ素を含み、又は二酸化ケイ素、窒化ケイ素及び／又は酸窒化ケイ素から構成され若しくは実質的に構成されてもよい。エッチング停止層７０が二酸化ケイ素を含む場合、二酸化ケイ素はドープされなくてもよい。特に、二酸化ケイ素は、その中に検出可能なホウ素及びリンを含まないことができる。したがって、エッチング停止層は、一部の態様においては、ドープされない酸化物を含み、又はドープされない酸化物から構成され若しくは実質的に構成されてもよい。
本発明の図示の態様においては、パターン化されたエッチング停止層７０は高さ方向でワード線１６、１８、２０、２２の上方にあり、したがってワード線１８、２０から形成されるトランジスタ・ゲートの高さ方向で上方にある。エッチング停止層７０は、ワード線スタック１６、１８、２０、２２の電気絶縁キャップ２８と物理的に接触するように図示され、更に側壁スペーサ３０と接触するように図示されている。
次に図８〜図１０を参照すると、電気絶縁材料７２が、パターン化されたエッチング停止層７０及びビット線コンタクト位置４９、６１の上に形成される。材料７２は平坦化された上部表面を有するように図示されている。
絶縁材料７２は単一の均質な組成を含んでいても、複数の層を含んでいてもよい。絶縁材料７２は、一部の態様においては、絶縁質量と呼ぶことができる。材料７２は、エッチング停止層７０に対して選択的にエッチングすることができる材料である。特定の態様においては、エッチング停止層７０を第１の電気絶縁材料と呼び、層７２を第２の電気絶縁材料と呼ぶことができる。
絶縁材料７２は適宜の任意の電気絶縁組成又は組成の組合せを含むことができる。特定の態様においては、絶縁材料７２は、低誘電率誘電材料とドープされた酸化ケイ素のうちの一方又は両方を含み、又は低誘電率誘電材料とドープされた酸化ケイ素のうちの一方又は両方から構成され若しくは実質的に構成されてもよい。低誘電率誘電材料は二酸化ケイ素の誘電率よりも低い誘電率を有する任意の材料である。絶縁材料７２は、一部の態様においては、エッチング停止層７０のために使用される酸化ケイ素よりも高濃度にドープされた酸化ケイ素であってよい。ドープされた酸化ケイ素の例はＢＰＳＧ、ＰＳＧ、フッ化ガラスである。
次に図１１〜図１３を、特に図１２、図１３を参照すると、トレンチ７６、７８、８０、８２、８４が絶縁材料７２を通って形成される。トレンチは絶縁材料７２を完全に通って延びている。したがって、トレンチはエッチング停止層７０の上部表面まで延び、パターン化されたエッチング停止層７０を通ってビット線コンタクト位置４９、６１まで延びている。開口は、図示のように、位置４９、６１の導電性表面を露出するように延びることができる。代わりに、開口は、後の処理において削除することができる（位置４９、６１の導電性にドープされたシリコン上に形成された自然酸化物の膜などの）絶縁材料の薄膜まで延びることもできる。
トレンチの位置は、パターン化されたフォトレジスト・マスク（図示せず）及び材料７２の適切なエッチングを利用して、適切なフォトリソグラフィ処理によって規定することができる。フォトレジスト・マスクはトレンチが形成された後に除去することができる。典型的には、層７２は約１００ナノメートルから約５００ナノメートルまでの厚みを有しており、トレンチが図示の「Ｖ」形状を有するように、トレンチ形成のための適切なエッチングを選択することができる。こうして、トレンチの底部はトレンチの上部よりも狭くなるように形成される。トレンチの側壁の傾きは、例えば、垂直線（図示せず）に対して約８５°±２°とすることができる。図示のトレンチの「Ｖ」形状は、トレンチの上部に形成される材料がトレンチの底部に形成される材料よりも幅広い横方向周辺部を有する点で、（以下に説明する）更なる処理において有利である。
図１１で見ることができる唯一のトレンチはトレンチ８０であり、図１１の構成の上部表面は基本的にトレンチ８０の底部表面に対応する。トレンチ８０の側壁に対応する絶縁材料７２は、図１１においては、断面の平面の背後にあるように、特にトレンチ８０に対応する開口の背後にあるように見える。トレンチ８０の側壁の材料７２は図面を簡単にするために図１１には示されていない。
図１１は、エッチングを利用して、エッチング停止層７０上のトレンチ停止層と、絶縁キャップ２８及び側壁３０（このような材料は典型的には窒化ケイ素である）の材料上の停止層と、ペデスタル４８の導電性上部表面４９上の停止層とを形成することを示している。導電材料４８、絶縁材料２８、３０及び絶縁材料７０に対して絶縁材料７２を選択的にエッチングするために、適宜のエッチングを選択することができる。特定の態様においては、絶縁材料７２はドープされた酸化物から実質的に構成されても、該酸化物から構成されてもよく、層７０はドープされない酸化物から実質的に構成されても、該酸化物から構成されてもよく（或いは、材料７２の酸化物よりも低濃度にドープされた酸化物から構成されてもよく）、材料２８、３０は窒化ケイ素から実質的に構成されても、窒化ケイ素から構成されてもよく、上部表面４９は金属又はドープされた半導体材料から実質的に構成されても、該半導体材料から構成されてもよい。
特定の応用においては、（図５〜図７を参照して以上で説明した）層７０を通る開口のパターン化期間に、及び／又は層７２を通るトレンチのパターン化期間に、ワード線１６、１８、２０、２２のうちの１つ又は複数に対して適切な局所相互接続を形成することができる。
トレンチの形成後に残っている絶縁材料７２は、最上部表面９０とトレンチ内に延びる傾斜した側壁表面９２とを有する。構造１０は適切な洗浄にさらされ、材料７２を通るトレンチの形成後に露出される表面が洗浄される。このような洗浄は、その上に形成される導電材料の後続の接着のために露出された表面を準備することができる。
図１４、図１５及び図１６を参照すると、導電材料のスタック１００が、トレンチ７６、７８、８０、８２、８４内及び絶縁材料７２の上部表面９０上に形成される。スタック１００は薄い接着性の組成１０２とバルク組成１０４とを備えている。接着性組成とバルク組成のうちのいずれか一方又は両方は、複数の層を含んでいても、均一であってもよい。特定の態様においては、接着性組成は、窒化チタン及び／又は窒化タングステンの層の上の元素状態のチタン層を含み、又は該チタン層から構成され若しくは実質的に構成されてもよく、バルク材料１０４は元素状態のタングステンを含み、又は該タングステンから構成され若しくは実質的に構成されてもよい。したがって、スタック１００は、層のうちの１層が窒化タングステン又は窒化チタンであり、次の層がチタンであり、上部バルク層がタングステンである３層のスタックとすることができる。他の態様においては、断片１０を含むウェーハに関連する他のデバイス（図示せず）により、ＴａＮ及びＣｕと共に利用される適切な温度を受け入れることができるとすれば、接着剤はＴａＮを含み又はＴａＮから構成され若しくは実質的に構成され、また、バルク組成は銅を含み又は銅から構成され若しくは実質的に構成されてもよい。更に又は代わりに、スタック１００は元素状態のＴａを含んでいてもよい。
他の導電材料は、上でスタック１００について組成１０２、１０４について説明した材料に加えて又はその代わりに利用することができ、また、理解されるように、バルク材料１０４がトレンチ７６、７８、８０、８２、８４内の表面に適切に接着することができる場合には、接着性組成１０２をなくすることができる。導電材料１０２、１０４は例えば化学気相成長、物理気相成長及び／又は電気メッキなどを含む適宜の任意の方法により形成することができる。特定の態様においては、接着材料１０２はトレンチ７６、７８、８０、８２、８４を部分的に充填するものと考えることができる。このような態様においては、バルク材料１０４は、トレンチを完全に充填するために部分的に充填されるトレンチ内に形成されると考えることができる。
導電材料１０２、１０４は、エッチング停止層７０により、ストレージ・ノード・コンタクト・ペデスタル４６、５０、６２から電気的に分離されるが、パターン化されたエッチング停止層７０を通って延びる開口を介してビット線コンタクト・ペデスタル４８、６０と電気的に接続される。本発明の図示の態様においては、導電性のスタック１００はビット線コンタクト・ペデスタルの上部表面に物理的に接触する。したがって、導電性のスタック１００はビット線コンタクト・ペデスタルの上部表面によって規定されるビット線コンタクト位置に物理的に接触すると考えることができる。
図１４に示される導電材料１０２はペデスタル４８よりもエッチング停止層７０の上の方が厚いように見える。これは断面図に起因するものであり、材料１０２の厚さの変化に起因するものではない。これは図１５と図１６の断面を比較することにより理解することができる。図１５の断面は、図１５を切断する図１４の部分が材料１０２を垂直に切断したものであることを示し、図１６の断面は、図１６を切断する図１４の部分が材料１０２を斜めに切断したものであることを示している。
図１７〜図１９を参照すると、スタック１００の上部表面が平坦化され、絶縁材料７２の最上部表面９０上からスタック１００が除去される。これによってスタック１００の平坦化された上部表面１０６が形成され、また、開口７６、７８、８０、８２、８４内の導電材料から複数の電気的に分離された導電線１１６、１１８、１２０、１２２、１２４がそれぞれ形成される。スタック１００の上部表面の平坦化は例えば化学的機械研磨によって達成することができる。図示の平坦化は、絶縁材料７２の最初の上部表面９０とほぼ同じレベルにあるスタック１００の上部表面１０６を形成する。しかし理解されるように、本発明の特定の態様においては、平坦化は材料７２の一部を除去することができ、したがって、材料７２の上部表面１０６及び新しい上部表面９０は、平坦化の前に存在した材料７２の上部表面よりも高さ方向で下にある。導電線１１６、１１８、１２０、１２２、１２４は、導電線が絶縁材料７２によって互いに間隔が空けられているので、間隔の空けられた導電線であると考えることができる。
次に図２０〜図２２を参照すると、導電線１１６、１１８、１２０、１２２、１２４の高さが低減される。このような高さの低減は例えばドライ・エッチングを用いて達成することができる。本発明の図示された態様においては、導電線はトレンチ７６、７８、８０、８２、８４の深さの約２分の１を充填する高さまで低減される。導電線の高さの低減はトレンチ内の導電材料の量の低減と考えることができ、そのため、トレンチは導電材料で完全に充填されるよりも小さくなる。導電線の高さの減少は、導電線上に第２のトレンチを形成するとも考えられ、こうした第２のトレンチは、導電線の高さの減少によって開かれたトレンチ７８、８０、８２、８４の部分に対応する。換言すれば、トレンチ７８、８０、８２、８４は第１のトレンチであると考えることができ、第１のトレンチは図２０〜図２２の処理工程において導電材料で部分的に充填されて第１のトレンチ内で導電材料上に開口を残す。第１のトレンチ内の導電材料上に残るこのような開口が、導電材料上に延び且つ第１のトレンチ内に完全に包まれる第２のトレンチである。
導電線１１６、１１８、１２０、１２２、１２４は、底部表面１３０と、上部表面１３２と、上部表面と底部表面との間に延びる高さ１３６とを有する。高さ１３６は導電線１２２に対してのみ示されており、図２２にしか示されていない。少なくとも、導電線がエッチング停止層７０上よりも（図２３に示される位置などの）ビット線コンタクト位置上で厚いという理由から、高さは導電線に沿って変化するが、このような軽微な高さの変化は以下の説明には影響しない。
導電線は、互いに対向した関係で傾斜する横方向表面１３８、１４０を備えている。更に、導電線は、最大幅ポイントで横方向表面１３８、１４０間に延びる横方向幅１４２を備え、最大幅ポイントは図示の応用においては導電線の最上部表面に対応する。横方向幅１４２は導電線１２４に対してのみ示されており、図２２にしか示されていない。少なくとも、導電線がエッチング停止層７０上よりも（図２３に示される位置などの）ビット線コンタクト位置上で厚くなるという理由から、横方向幅は導電線に沿って変化し得、したがってエッチング停止層上よりもビット線コンタクト位置上での方が広い横方向幅を有するが、このような軽微な横方向幅の変化は以下の説明には影響しない。
図２３を参照すると、構造１０を含むウェーハ断片の上部表面が線図により示されている。このレイアウトは直線のパターンを含むように図示されているが、理解されるように、例えば６Ｆ２セル構成に対する織物パターンを含む他のパターンを利用することもできる。図２３のウェーハ断片は、メモリ・アレイ領域（例えば、ＤＲＡＭアレイ領域）１５０とメモリ・アレイ領域の周辺の領域１５２とを含むように図示されている。破線１５１は、メモリ・アレイ領域１５０と周辺領域１５２との間の境界を定めるために用いられている。線１５４、１５６、１５８、１６０、１６２は、メモリ・アレイ領域１５０及び周辺領域１５２を横切るように図示されている。線１５４、１５６、１５８、１６０、１６２は、上述の線１１６、１１８、１２０、１２２、１２４と同じであって図１〜図２２を参照して説明した方法に従って形成される導電線に対応することができる。線１５４、１５６、１５８、１６０、１６２は最終的にはビット線相互接続になる。
本発明の一態様は、メモリ・アレイ領域１５０よりも周辺領域１５２の方が厚いビット線相互接続を有することが有利であるという認識である。図１７〜図１９の厚い線はメモリ・アレイ領域１５０と周辺領域１５２とにおいて同じ様に形成されることができる。次いで、周辺領域１５２における線をマスクを用いて保護し、図２０〜図２２に示す線の厚みの薄層化をメモリ・アレイ領域１５０において延びる線の部分上だけに適用することができる。保護マスクは、例えばフォトリソグラフィによってパターン化されたフォトレジストを含む適切な任意の材料とすることができる。メモリ・アレイ領域１５０における線を薄層化しながら、周辺領域１５２における線１５４、１５６、１５８、１６０、１６２を保護する結果、線はメモリ・アレイ領域１５０に対して周辺領域１５２において所望の増大された厚さを有することになる。これにより、線は低いシート抵抗を有することができるが、これは線に対する局所相互接続を形成するために望ましい。
次に図２４〜図２６を参照すると、等方性エッチングを利用して、導電線１１６、１１８、１２０、１２２、１２４上のトレンチの上部を広げることができる。エッチングは、典型的には、トレンチの辺当たりに約１０ナノメートルを除去するのに十分な条件下で行われる。なお、エッチングは本発明の様々な態様においてはオプションとすることができる。
図２４〜図２６に示されるエッチングはトレンチ７６、７８、８０、８２、８４の上部を広げるものと考えることができる。したがって、エッチングは、導電線１１６、１１８、１２０、１２２、１２４上の開口の幅を線の最上部部分の横方向幅１４２（図２２及び図２６）よりも大きな横方向幅に拡大する。
次に図２７〜図２９を参照すると、電気絶縁材料１５０が線１１６、１１８、１２０、１２２、１２４上の拡大された開口内に形成される。換言すれば、絶縁材料１５０が、トレンチの下部内に残る導電材料１０４、１０２上のトレンチ７６、７８、８０、８２、８４の拡大された部分内に形成される。絶縁材料１５０は、絶縁材料７２の上部表面９０と実質的に同じ広がりを有する平坦化された上部表面１５１を含むように図示されている。これは、例えば十分な絶縁材料１５０でトレンチ７６、７８、８０、８２、８４を充填して完全にトレンチを充填し、材料７２の上部表面９０上に拡げ、その後に材料１５０を平坦化して図示の平坦化された上部表面１５１を形成することにより達成することができる。適切な平坦化は例えば化学的機械研磨によって達成することができる。
材料１５０は、材料１５０の平坦化に先立って上部表面９０の高さにおいて材料７２の上部表面９０と同じ広がりをもつ平坦化された上部表面を有するように示されているが、理解されるように、材料１５０の平坦化は材料７２の一部を除去することができるので、図２７〜図２９の処理工程における材料７２の上部表面９０は、先行する処理工程において、その位置に対して相対的に低くすることができる。また留意されるように、たとえ材料１５０が平坦化されて図示されていても、本発明は、材料１５０を平坦化ではなく単にエッチバックする他の態様（図示せず）をも包含する。
絶縁材料１５０は適宜の任意の電気絶縁材料を含むことができるが、絶縁材料７０、７２を選択的にエッチングすることができる材料を含むことが好ましい。本発明の特定の態様においては、材料７０はドープされない二酸化ケイ素から構成され又は実質的に構成され、材料７２はドープされた二酸化ケイ素から構成され又は実質的に構成され、材料１５０は窒化ケイ素から構成され又は実質的に構成される。
材料１５０は、高さ方向で導電線１１６、１１８、１２０、１２２、１２４の上にあり且つ導電線と一対一に対応している一連の間隔の空けられた電気絶縁線１５６、１５８、１６０、１６２、１６４を形成するものと考えることができる。電気絶縁線１５６、１５８、１６０、１６２、１６４は、上部表面１５１と、底部表面１５３と、底部表面から上部表面に延びる側壁表面１５５、１５７とを備える。電気絶縁線１５６、１５８、１６０、１６２、１６４は、導電線１１６、１１８、１２０、１２２、１２４上に電気絶縁キャップを形成するものと考えることができ、したがって本発明の特定の態様においては電気絶縁線を電気絶縁キャップと称することができる。
絶縁線１５６、１５８、１６０、１６２、１６４は底部表面と側壁表面との間の高さ１７０を備える（高さ１７０は図２７では線１５８について示されている）。絶縁線１５６、１５８、１６０、１６２、１６４は、更に、対向する側壁表面１５５、１５７間に延びる最大横方向幅１７２を備える（幅１７２は図２７では線１６２について示されている）。絶縁線１５０の側壁が垂直である場合、横方向幅は線の高さに沿って一定である。また、線が（図示されるように）傾斜した側壁を含む場合には、最大横方向幅は線の最上部表面の所に現れる。
本発明の様々な態様においては、互いに材料を区別するために、絶縁材料７０、７２、１５０をそれぞれ第１の絶縁材料、第２の絶縁材料、第３の絶縁材料と呼ぶことができる。他の態様においては、絶縁材料７０、１５０をそれぞれ第１の絶縁材料、第２の絶縁材料と呼ぶことができる。また、更に他の態様においては、絶縁材料７２、１５０をそれぞれ第１の絶縁材料、第２の絶縁材料と呼ぶことができる。
電気絶縁線１５６、１５８、１６０、１６２、１６４の横方向幅１７２は、導電線１１６、１１８、１２０、１２２、１２４の横方向幅１４２（図２６）よりも大きい。こうすることにより、図３０〜図３２に示すように、ストレージ・ノード・コンタクト・ペデスタル４６、６２、５０に対して自己整列エッチングを行うことが可能になる。詳細には、線１５６、１５８、１６０、１６２、１６４をエッチング・マスクとして利用しながら、エッチングが材料７２、７０を通って行われる。開口は図３２においては１７０で指示され、ストレージ・ノード・コンタクト・ペデスタル５０、６２の上部表面５１、６３まで延びている。保護マスク（図示せず）をビット線コンタクト・ペデスタル４８、６０を含む領域上に設けてエッチング期間に当該領域を保護することができるので、開口はビット線コンタクト・ペデスタル間に拡がらない。保護材料は後で除去される。
開口１７０の形成は、キャップ１５６、１５８、１６０、１６２、１６４を、覆って下側の線１１６、１１８、１２０、１２２、１２４を保護するオーバーハングとして利用する自己整列コンタクト・エッチングと考えることができる。開口１７０が概略的に図示されており、理解されるように、開口の図３０〜図３２の他の構造に対する相対的比率は、図示されるものとは異なり得る。例えば、以下で説明される処理において導電材料を開口１７０に形成し、開口１７０の幅を図３０〜図３２に示されるよりも比例して大きな幅にして、様々な材料を形成するための十分な余裕を許容することが有利である。
開口が形成されるとき、スペーサ１８０が開口１７０に近い材料７２から形成される。スペーサ１８０は線１１６、１１８、１２０、１２２、１２４の横方向側壁を保護し、線とその後に開口１７０内に形成される導電材料との電気的分離をもたらす。スペーサ１８０を、線１１６、１１８、１２０、１２２、１２４の横方向エッジに沿う横方向側壁スペーサと称することができる。前述のように、材料７２はドープされた酸化ケイ素を含み、又はドープされた酸化ケイ素から構成され若しくは実質的に構成され得る。したがって、スペーサ１８０はドープされた酸化ケイ素を含み、又はドープされた酸化ケイ素から構成され或いは実質的に構成されてもよい。本発明の好ましい態様においては、スペーサ１８０は低誘電率誘電体材料を含み、又は低誘電率誘電体材料から構成され若しくは実質的に構成されてもよい。
次に図３３〜図３８を参照すると、キャパシタ構造（図３８の２００、２０２、２０４、２０６、２０８）がペデスタル５０、６２と電気的に接触するように形成される。好ましいキャパシタは開口１７０内のコンテナ・キャパシタであり、したがって、全てが開口１７０中に延びるストレージ・ノード、誘電体材料及びキャパシタ・プレートを有する。図示の概略図においては、開口１７０の比例したサイズは、開口内に形成されるコンテナ・キャパシタを示すには小さすぎるので、図示のキャパシタはストレージ・ノードが開口１７０を通ってペデスタル５０、６２に延びるステム（stem）を備える、本発明のあまり好ましくない一つの実施の形態である。図示のキャパシタを形成するための特定の方法は、図３３〜図３５では、導電材料１９０が開口１７０内に形成され、電気的に分離されたストレージ・ノードにパターン化されることで開始される。パターン化された材料１９０は材料１５０の上部表面上に突出するように図示されているが、理解されるように、本発明は、材料１９０が材料１５０の最上部表面と同じ広がりを持つように平坦化された最上部表面を有する他の態様（図示せず）をも包含する。導電材料１９０は均一な組成を備えていても、２層以上の異なる層を備えていてもよい。特定の態様においては、材料１９０は金属、金属化合物及び導電性にドープされたシリコンのうちの１つ以上を含む。キャパシタ・ストレージ・ノードは外側の露出された表面１９１を有し、特定の態様においては、こうした表面は半球状粒子ポリシリコンを含むことができる。
本発明の図示された態様は、ペデスタル５０、６２に接続されたストレージ・ノード電極を有するキャパシタを形成するための多数の態様のうちの１つにすぎない。例えば、導電材料１９０は開口１７０を完全に充填するように図示され、絶縁材料１５０上にストレージ・ノード・ペデスタル１９０を形成するのに利用されるが、理解されるように、本発明は、コンテナ型のキャパシタが開口１７０内に形成される他の実施の形態（図示せず）をも包含する。このような他の実施の形態においては、導電材料１９０は開口１７０を部分的にしか充填せず、開口１７０は、開口１７０内にコンテナ・キャパシタ構造を形成するよう誘電体材料及び別の導電材料でその後に充填されて開口内にコンテナ形状が形成される。ストレージ・ノードの導電材料１９０は、ペデスタル５０、６２の上部表面５１、６３においてストレージ・ノード・コンタクト位置に物理的に接触するように図示されている。
次に図３６〜図３８を参照すると、誘電体材料１９４及び第２の導電材料１９６がストレージ・ノード材料１９０上に設けられ、複数のキャパシタ構造２００、２０２、２０４、２０６、２０８が形成されている。ＤＲＡＭセルのアレイが、下側のトランジスタ構造と共にキャパシタから形成される。線１１６、１１８、１２０、１２２、１２４はＤＲＡＭアレイに対するビット線相互接続を形成する。
前述の方法は、例えば４Ｆ２ＤＲＡＭセル、６Ｆ２ＤＲＡＭセル、８Ｆ２ＤＲＡＭセルなどを含む適宜の任意の集積化規模についてのダマスク模様のビット線製造方法として利用することができる。本発明は従来技術より優れた改善を実現することができる。これは、プロセス温度の低減と形状の継続的な縮小により、従来のＢＰＳＧと高温ガラス・フローを利用するギャップの充填が、将来の要件を満たすのに適する可能性が低くなるからである。対照的に、本発明の方法は将来の集積化設計に適する小型化とコストを可能にすることができる。一部の態様においては、ビット線キャパシタンスが小さいことが望ましく又は必要でさえあるメモリ・アレイの用途のために、特に、金属エッチングが実用的ではないサブ−７０ナノメートル線幅の用途のために本発明の方法を利用することができる。このような用途の若干の例は、フラッシュ・メモリ、相変化メモリ及び抵抗変化メモリの用途である。前述の本発明の特定の態様において説明したＤＲＡＭの用途は、メモリ・ストレージ構造としてキャパシタを利用しているが、当業者には理解されるように、ＤＲＡＭの用途に代わるメモリの用途においては、キャパシタは他のメモリ・ストレージ構造と置換され得る。
図３９は、本発明の一態様によるコンピュータ・システム４００の一つの実施の形態を例として一般的に示しているが、これに限定されない。コンピュータ・システム４００は、モニタ４０１又は他の通信出力デバイスと、キーボード４０２又は他の通信入力デバイスと、マザーボード４０４を備えている。マザーボード４０４は、マイクロプロセッサ４０６又は他のデータ処理装置と、少なくとも１つのメモリ・デバイス４０８を搭載することができる。メモリ・デバイス４０８は、以上に説明した本発明の様々な態様を備えることができる。メモリ・デバイス４０８はメモリ・セルのアレイを備えることができ、このようなアレイは、該アレイの個々のメモリ・セルにアクセスするためのアドレス指定回路と結合することができる。更に、メモリ・セル・アレイはメモリ・セルからデータを読み取るための読取り回路に結合することができる。アドレス指定回路及び読取り回路は、メモリ・デバイス４０８とプロセッサ４０６との間で情報を搬送するために利用することができる。こうした構成が図４０に示すマザーボード４０４のブロック図に示されている。こうしたブロック図において、アドレス指定回路は４１０として指示され、読取り回路は４１２として指示される。プロセッサ４０６を含むコンピュータ・システム４００の様々な構成要素は、本開示中に以前に説明されたメモリ構造のうちの１つ又は複数を含むことができる。
プロセッサ・デバイス４０６はプロセッサ・モジュールに対応し、モジュールと共に利用される関連するメモリは本発明の教示を含むことができる。
メモリ・デバイス４０８はメモリ・モジュールに対応する。例えば、シングル・インライン・メモリ・モジュール（ＳＩＭＭ）とデューアル・インライン・メモリ・モジュール（ＤＩＭＭ）を本発明の教示を利用した実装形態において使用することができる。メモリ・デバイスを、デバイスのメモリ・セルとの間で読み取り・書き込みを行う異なる方法を提供する様々な設計のうちの任意のものに組み込むことができる。このような１つの方法がページ・モード動作である。ＤＲＡＭにおけるページ・モード動作は、メモリ・セル・アレイの行にアクセスし、アレイの異なる列にランダムにアクセスする方法によって定義される。行と列の交差部に記憶されたデータは、列がアクセスされる間に読取られて出力される。
代替のデバイスは拡張データ出力（ＥＤＯ）メモリであり、このメモリは、メモリ・アレイ・アドレス部に記憶されたデータを、アドレス指定された列が閉じられた後にも出力として使用できるようにする。このメモリは、メモリ出力データがメモリ・バス上で使用可能になる時間を減少させることなく一層短いアクセス信号を許容することにより、通信速度を増大させることができる。他の代替のデバイスはＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＳＬＤＲＡＭ、ＶＲＡＭ及びダイレクトＲＤＲＡＭ、並びにＳＲＡＭやフラッシュ・メモリなど他のデバイスを含む。メモリ・デバイス４０８は、本発明の１つ又は複数の態様に従って形成されるメモリを含むことができる。
図４１は、本発明の例示の電子システム７００の様々な実施の形態のうちのハイレベルの構成についての簡略化されたブロック図を示している。システム７００は、例えば、コンピュータ・システム、プロセス制御システム、又は、プロセッサ及び関連するメモリを使用する他の任意のシステムに対応する。電子システム７００は、プロセッサ又は算術論理演算ユニット（ＡＬＵ）７０２、制御ユニット７０４、メモリ・デバイス・ユニット７０６及び入出力（Ｉ／Ｏ）デバイス７０８を含む機能エレメントを有する。一般に、電子システム７００は、プロセッサ７０２によってデータに対して実施される動作と、プロセッサ７０２、メモリ・デバイス・ユニット７０６及びＩ／Ｏデバイス７０８の間の他の相互作用とを特定するネイティブな命令セットを有する。制御ユニット７０４は、命令をメモリ・デバイス７０６からフェッチして実行させる１組の動作を連続的に繰り返すことにより、プロセッサ７０２、メモリ・デバイス７０６及びＩ／Ｏデバイス７０８の全動作を調整する。様々な実施の形態においては、メモリ・デバイス７０６はランダム・アクセス・メモリ（ＲＡＭ）デバイス、読取り専用メモリ（ＲＯＭ）デバイス、及び、フロッピー・ディスク・ドライブやコンパクト・ディスクＣＤ−ＲＯＭドライブなどの周辺デバイスを含むが、それに限定されない。本開示を読み理解すれば、当業者には理解されるように、図示された電気構成要素のどれも、本発明の様々な態様によるメモリ構造を備えるように製造することができる。
図４２は、例示の電子システム８００の様々な実施の形態のうちのハイレベルな構成についての簡略化されたブロック図である。システム８００は、メモリ・セルのアレイ８０４、アドレス・デコーダ８０６、行アクセス回路８０８、列アクセス回路８１０、動作を制御するための読取り／書込み制御回路８１２及び入出力回路８１４を有するメモリ・デバイス８０２を備えている。更に、メモリ・デバイス８０２は、電力回路８１６と、メモリ・セルが低閾値の導電状態と高閾値の非導電状態のいずれにあるかを決定するための電流センサなどのセンサ８２０とを更に含んでいる。図示された電力回路８１６は、電源回路８８０と、基準電圧を供給するための回路８８２と、第１のワード線にパルスを供給するための回路８８４と、第２のワード線にパルスを供給するための回路８８６と、ビット線にパルスを供給するための回路８８８とを備えている。また、システム８００はプロセッサ８２２、即ちメモリ・アクセスのためのメモリ・コントローラを備えている。
メモリ・デバイス８０２は、配線又はメタライゼーション線においてプロセッサ８２２から制御信号８２４を受け取る。メモリ・デバイス８０２はデータを記憶するために使用され、Ｉ／Ｏ線を介してアクセスされる。追加の回路及び制御信号を設けることができ、当業者には理解されるように、メモリ・デバイス８０２は本発明に焦点を絞るために簡略化されている。プロセッサ８２２とメモリ・デバイス８０２とのうちの少なくとも一方は、本開示中で以前に説明したタイプのメモリ構造を備えることができる。
本開示の様々な図示されたシステムは、本発明の回路及び構造についての様々な用途の一般的な理解を提供することを意図しているが、本発明の態様によるメモリ・セルを使用した電子システムの全ての要素及び機能についての完全な説明としての役割を果たすことを意図してはいない。当業者には理解されるように、プロセッサとメモリ・デバイスとの間の通信時間を短縮するために、様々な電子システムを単一パッケージの処理ユニットの形で、又は単一の半導体チップ上にさえ製造することができる。
メモリ・セルの用途は、メモリ・モジュール、デバイス・ドライバ、電力モジュール、通信モデム、プロセッサ・モジュール及び特定用途向けモジュールにおいて使用するための電子システムを含み、また、多層モジュール、マルチチップ・モジュールを含むことができる。このような回路は、更に、時計、テレビジョン、携帯電話、パーソナル・コンピュータ、自動車、産業用制御システム、航空機などの様々な電子システムの部分構成要素であることができる。
なお、本開示内では、高さ方向の相対的な関係を利用して様々な構成の相互位置を説明している（例えば、上方、下方などが利用されている）。理解されるように、こうした用語は構成要素間の相対的な関係を表現するために用いられているにすぎず、基準の外部フレームに対する構成要素の関係を示しているのではない。したがって、例えば、本明細書で他の構成の上側にあるとして説明される構成は、実際には該構成に対する外部基準フレームでの観察者には他の構成の下側に見えることもある。
本発明の例示の一態様の予備処理工程における半導体ウェーハ断片の概略的な断面図であって、図２及び３の断面１−１に沿う断面図である。 本発明の例示の一態様の予備処理工程における半導体ウェーハ断片の概略的な断面図であって、図１の断面２−２に沿う断面図である。 本発明の例示の一態様の予備処理工程における半導体ウェーハ断片の概略的な断面図であって、図１の断面３−３に沿う断面図である。 それぞれ線１−１、２−２及び３−３に沿う、図１、図２及び図３の断片の位置を示す例示の半導体ウェーハ断片の概略平面図である。 図１〜図３の処理工程に続く処理工程において示される図１の断面の断片図であって、図６及び図７の線５−５に沿う断面図である。 図１〜図３の処理工程に続く処理工程において示される図２の断面の断片図であって、図５の線６−６に沿う断面図である。 図１〜図３の処理工程に続く処理工程において示される図３の断面の断片図であって、図５の線７−７に沿う断面図である。 図５〜図７の処理工程に続く処理工程において示される図１の断面の断片図であって、図９及び図１０の線８−８に沿う断面図である。 図５〜図７の処理工程に続く処理工程において示される図２の断面の断片図であって、図８の線９−９に沿う断面図である。 図５〜図７の処理工程に続く処理工程において示される図３の断面の断片図であって、図８の線１０−１０に沿う断面図である。 図８〜図１０の処理工程に続く処理工程において示される図１の断面の断片図であって、図１２及び図１３の線１１−１１に沿う断面図である。 図８〜図１０の処理工程に続く処理工程において示される図２の断面の断片図であって、図１１の線１２−１２に沿う断面図である。 図８〜図１０の処理工程に続く処理工程において示される図３の断面の断片図であって、図１１の線１３−１３に沿う断面図である。 図１１〜図１３の処理工程に続く処理工程において示される図１の断面の断片図であって、図１５及び図１６の線１４−１４に沿う断面図である。 図１１〜図１３の処理工程に続く処理工程において示される図２の断面の断片図であって、図１４の線１５−１５に沿う断面図である。 図１１〜図１３の処理工程に続く処理工程において示される図３の断面の断片図であって、図１４の線１６−１６に沿う断面図である。 図１４〜図１６の処理工程に続く処理工程において示される図１の断面の断片図であって、図１８及び図１９の線１７−１７に沿う断面図である。 図１４〜図１６の処理工程に続く処理工程において示される図２の断面の断片図であって、図１７の線１８−１８に沿う断面図である。 図１４〜図１６の処理工程に続く処理工程において示される図３の断面の断片図であって、図１７の線１９−１９に沿う断面図である。 図１７〜図１９の処理工程に続く処理工程において示される図１の断面の断片図であって、図２１及び図２２の線２０−２０に沿う断面図である。 図１７〜図１９の処理工程に続く処理工程において示される図２の断面の断片図であって、図２０の線２１−２１に沿う断面図である。 図１７〜図１９の処理工程に続く処理工程において示される図３の断面の断片図であって、図２０の線２２−２２に沿う断面図である。 図２０〜図２２の処理工程において示される半導体ウェーハ断片の概略平面図であり、例示のウェーハ断片がメモリ・アレイ領域とメモリ・アレイ領域の周辺の領域とを含むことを概略的に示す図である。 図２０〜図２２の処理工程に続く処理工程において示される図１の断面の断片図であって、図２５及び図２６の線２４−２４に沿う断面図である。 図２０〜図２２の処理工程に続く処理工程において示される図２の断面の断片図であって、図２４の線２５−２５に沿う断面図である。 図２０〜図２２の処理工程に続く処理工程において示される図３の断面の断片図であって、図２４の線２６−２６に沿う断面図である。 図２４〜図２６の処理工程に続く処理工程において示される図１の断面の断片図であって、図２８及び図２９の線２７−２７に沿う断面図である。 図２４〜図２６の処理工程に続く処理工程において示される図２の断面の断片図であって、図２７の線２８−２８に沿う断面図である。 図２４〜図２６の処理工程に続く処理工程において示される図３の断面の断片図であって、図２７の線２９−２９に沿う断面図である。 図２７〜図２９の処理工程に続く処理工程において示される図１の断面の断片図であって、図３１及び図３２の線３０−３０に沿う断面図である。 図２７〜図２９の処理工程に続く処理工程において示される図２の断面の断片図であって、図３０の線３１−３１に沿う断面図である。 図２７〜図２９の処理工程に続く処理工程において示される図３の断面の断片図であって、図３０の線３２−３２に沿う断面図である。 図３０〜図３２の処理工程に続く処理工程において示される図１の断面の断片図であって、図３４及び図３５の線３３−３３に沿う断面図である。 図３０〜図３２の処理工程に続く処理工程において示される図２の断面の断片図であって、図３３の線３４−３４に沿う断面図である。 図３０〜図３２の処理工程に続く処理工程において示される図３の断面の断片図であって、図３３の線３５−３５に沿う断面図である。 図３３〜図３５の処理工程に続く処理工程において示される図１の断面の断片図であって、図３７及び図３８の線３６−３６に沿う断面図である。 図３３〜図３５の処理工程に続く処理工程において示される図２の断面の断片図であって、図３６の線３７−３７に沿う断面図である。 図３３〜図３５の処理工程に続く処理工程において示される図３の断面の断片図であって、図３６の線３８−３８に沿う断面図である。 本発明の例示の用途を示すコンピュータの概略図である。 図３９のコンピュータのマザーボードの特定の機能を示すブロック図である。 本発明の例示の一態様に係る電子システムのハイレベルのブロック図である。 本発明の一態様による例示のメモリ・デバイスの簡略化されたブロック図である。

Claims (96)

  1. メモリ・アレイのためのビット線コンタクトを形成する方法であって、
    第１の組の導電ノード及び第２の組の導電ノードを有する半導体基板を設けるステップと、
    前記第２の組の導電ノード上にエッチング停止層を形成するステップと、
    前記エッチング停止層上及び前記第１の組の導電ノード上に電気絶縁材料を形成するステップと、
    前記電気絶縁材料を完全に通って延びるが前記エッチング停止層を通っては延びないトレンチをエッチングするステップと、
    前記トレンチ内に、前記第１の組の導電ノードと電気的に接触する導電材料を設けるステップと、
    前記第２の組の導電ノードと電気的に接触するメモリ記憶装置を形成するステップと、
    前記導電材料と電気的に接触するビット線を形成するステップと、
    を備える方法。
  2. 前記基板が複数のトランジスタ構造を支持し、前記各トランジスタ構造が、前記第１の導電ノードのうちの１つを前記第２の導電ノードのうちの１つとゲート接続するゲートを備え、前記エッチング停止層が前記ゲートの高さ方向上側にある、請求項１に記載の方法。
  3. 前記トランジスタ構造ゲートが、それぞれ１つ又は複数の導電材料上の電気絶縁キャップを含むワード線スタックによって構成され、前記エッチング停止層が、前記ワード線スタックの少なくとも一部の前記電気絶縁キャップに物理的に接触するように形成される、請求項２に記載の方法。
  4. 前記トランジスタ構造ゲートが前記半導体基板の半導体材料上に形成され、前記トランジスタ構造が、前記半導体材料内に延びるソース／ドレイン領域を備え、導電ペデスタルが、前記ソース／ドレイン領域上に、前記ソース／ドレイン領域と電気的に接続して形成され、前記第１及び第２の導電ノードが、前記導電ペデスタルの最上部表面によって構成される、請求項２に記載の方法。
  5. 前記エッチング停止層が酸化アルミニウムを含む、請求項１に記載の方法。
  6. 前記エッチング停止層が、シリコンと、酸素及び窒素のうちの一方又は両方とを含む、請求項１に記載の方法。
  7. 前記エッチング停止層が二酸化ケイ素を含む、請求項１に記載の方法。
  8. 前記エッチング停止層が窒化ケイ素を含む、請求項１に記載の方法。
  9. 前記エッチング停止層が酸窒化ケイ素を含む、請求項１に記載の方法。
  10. 前記電気絶縁材料が、ドープされた酸化物と低誘電率誘電体材料とのうちの一方又は両方を含む、請求項１に記載の方法。
  11. 前記メモリ記憶装置がキャパシタ構造であり、前記メモリ・アレイがＤＲＡＭアレイである、請求項１に記載の方法。
  12. 前記メモリ・アレイがフラッシュ・メモリ・アレイである、請求項１に記載の方法。
  13. 前記メモリ・アレイが相変化メモリ・アレイである、請求項１に記載の方法。
  14. 前記メモリ・アレイが抵抗変化メモリ・アレイである、請求項１に記載の方法。
  15. ＤＲＡＭアレイのためのビット線コンタクトを形成する方法であって、
    第１の組の導電ノード及び第２の組の導電ノードを有する半導体基板を設けるステップと、
    前記基板上に前記第２の組の導電ノードを覆い、前記第１の組の導電ノードまで延びる開口を有するパターン化されたエッチング停止層を形成するステップと、
    前記パターン化されたエッチング停止層上に電気絶縁材料を形成するステップと、
    前記電気絶縁材料を完全に通って延び、前記パターン化されたエッチング停止層まで延び、前記パターン化されたエッチング停止層中の開口を通って前記第１の組の導電ノードまで延びるトレンチをエッチングするステップと、
    前記トレンチ内に、前記第１の組の導電ノードと電気的に接触する導電材料を設けるステップと、
    前記第２の組の導電ノードと電気的に接触するストレージ・ノードを有するキャパシタを形成するステップと、
    前記導電材料と電気的に接触するビット線を形成するステップと
    を含む方法。
  16. 前記基板が複数のトランジスタ構造を支持し、前記各トランジスタ構造が、前記第１の導電ノードのうちの１つを前記第２の導電ノードのうちの１つとゲート接続するゲートを備え、前記パターン化されたエッチング停止層が前記ゲートの高さ方向上側にある、請求項１５に記載の方法。
  17. 前記トランジスタ構造ゲートが、それぞれ１つ又は複数の導電材料上の電気絶縁キャップを含むワード線スタックによって構成され、前記パターン化されたエッチング停止層が、前記ワード線スタックの少なくとも一部の前記電気絶縁キャップに物理的に接触するように形成される、請求項１６に記載の方法。
  18. 電気絶縁側壁スペーサが前記ワード線スタックの側壁に沿って延び、前記パターン化されたエッチング停止層が、前記電気絶縁側壁スペーサの少なくとも一部に物理的に接触するように形成される、請求項１７に記載の方法。
  19. 前記トランジスタ構造ゲートが前記半導体基板の半導体材料上に形成され、前記トランジスタ構造が、前記半導体材料内に延びるソース／ドレイン領域を備え、導電ペデスタルが、前記ソース／ドレイン領域上に、前記ソース／ドレイン領域と電気的に接続して形成され、前記第１及び第２の導電ノードが、前記導電ペデスタルの最上部表面によって構成される、請求項１６に記載の方法。
  20. 前記パターン化されたエッチング停止層が酸化アルミニウムを含む、請求項１５に記載の方法。
  21. 前記パターン化されたエッチング停止層が、シリコンと、酸素及び窒素のうちの一方又は両方とを含む、請求項１５に記載の方法。
  22. 前記パターン化されたエッチング停止層が二酸化ケイ素を含む、請求項２１に記載の方法。
  23. 前記パターン化されたエッチング停止層が窒化ケイ素を含む、請求項２１に記載の方法。
  24. 前記パターン化されたエッチング停止層が酸窒化ケイ素を含む、請求項２１に記載の方法。
  25. 前記電気絶縁材料が、ドープされた酸化物と低誘電率誘電体材料とのうちの一方又は両方を含む、請求項１５に記載の方法。
  26. 前記トレンチ内に前記導電材料を設けるステップが、
    窒化タンタルを形成して前記トレンチを部分的に充填するステップと、
    前記部分的に充填されたトレンチ内に銅を形成して前記トレンチを完全に充填するステップと、
    を含む、請求項１５に記載の方法。
  27. 前記トレンチ内に前記導電材料を設けるステップが、
    Ｔｉと、窒化チタン及び窒化タングステンのうちの一方又は両方との導電スタックを形成して、前記トレンチを部分的に充填するステップと、
    前記部分的に充填されたトレンチ内にタングステンを形成して前記トレンチを完全に充填するステップと
    を含む、請求項１５に記載の方法。
  28. 前記電気絶縁材料が最上部表面を有し、前記タングステン及び導電スタックが、前記電気絶縁材料の前記最上部表面を横切って延び、前記タングステン及び導電スタックの平坦化を更に含み、前記タングステン及び導電スタックの高さをほぼ前記電気絶縁材料の前記最上部表面の高さまで減少させ、それによって前記トレンチ内の前記導電スタック及びタングステンから複数の導電線を形成する、請求項２７に記載の方法。
  29. 前記トレンチが深さを有し、前記線が前記トレンチの前記深さの約２分の１以下まで充填するようにするために、前記トレンチ内の前記導電線の高さを減少させるステップを更に含む、請求項２８に記載の方法。
  30. 基板が、メモリ・アレイ領域と、前記メモリ・アレイ領域の周辺の別の領域とを備え、前記トレンチが、前記メモリ・アレイ領域を横切って、また前記メモリ・アレイ領域の周辺の前記領域の少なくとも一部分を横切って延び、前記導電線の前記高さを減少させる前記ステップが、前記メモリ・アレイ領域上にある前記トレンチの部分においてのみ行われ、前記メモリ・アレイ領域の周辺の前記領域上にある前記トレンチの部分においては行われない、請求項２９に記載の方法。
  31. 前記トレンチ内の前記導電線上に電気絶縁キャップを形成するステップを更に含む、請求項２９に記載の方法。
  32. 前記導電線の前記高さを減少させる前記ステップの後に、前記電気絶縁キャップの形成に先立って、前記電気絶縁材料のエッチングを用いて前記トレンチの上部領域を拡大するステップを更に含む、請求項３１に記載の方法。
  33. 前記電気絶縁キャップを形成する前記ステップが、前記トレンチ内の前記導電線上に窒化ケイ素を形成して前記トレンチを完全に充填し、その後に前記窒化ケイ素の最上部表面を平坦化するステップを含む、請求項３１に記載の方法。
  34. 前記電気絶縁キャップに対して自己整列されるエッチングを用いて前記絶縁材料とパターン化されたエッチング停止層とをエッチングして、前記第２の組の導電ノードまで延びる開口を形成するステップと、
    前記開口内に前記キャパシタ・ストレージ・ノードを形成するステップと
    を更に含む、請求項３１に記載の方法。
  35. ビット線とのコンタクトを形成する方法であって、
    複数のストレージ・ノード・コンタクト位置と複数のビット線コンタクト位置とを含む半導体構造を設けるステップと、
    前記ストレージ・ノード・コンタクト位置上にあり、前記ビット線コンタクト位置上にはないエッチング停止層を形成するステップと、
    前記エッチング停止層上に電気絶縁材料を形成するステップと、
    前記電気絶縁材料を完全に通って前記ビット線コンタクト位置まで、また前記エッチング停止層まで延びるトレンチを前記電気絶縁材料においてエッチングするステップと、
    前記トレンチ内に、前記ビット線コンタクト位置と電気的に接触する導電線を形成するステップと、
    前記導電線を形成した後に、前記エッチング停止層を通って前記ストレージ・ノード・コンタクト位置まで延びる開口を形成するステップと、
    前記エッチング停止層を通って延びる前記開口中に、前記ストレージ・ノード・コンタクト位置と電気的に接触するキャパシタ・ストレージ・ノードを形成するステップと、
    前記導電線と電気的に接触するビット線を形成するステップと、
    を含む方法。
  36. 前記導電線を形成する前記ステップが、少なくとも２つの導電材料で前記トレンチを充填するステップを含む、請求項３５に記載の方法。
  37. 前記導電線を形成する前記ステップが、
    少なくとも２つの導電材料で前記トレンチを充填するステップと、
    前記トレンチが前記少なくとも２つの導電材料で完全に充填されるよりも少なくするよう、前記トレンチ内の前記導電材料の量を減少させるステップと、
    を含む、請求項３５に記載の方法。
  38. 前記電気絶縁材料が第１の電気絶縁材料であり、
    前記トレンチが第１のトレンチであり、
    前記導電線を形成する前記ステップが、
    少なくとも２つの導電材料で前記第１のトレンチを充填するステップと、
    前記第１のトレンチ内の前記導電材料の量を減少させて、前記導電材料上に第２のトレンチを形成するステップと、
    を含み、
    前記量を減少させる前記ステップが、前記導電線中に前記導電材料を形成し、前記導電線が第１の横方向幅を有し、
    前記エッチング停止層を通って延びる前記開口を形成する前記ステップが、
    前記トレンチ内に第２の電気絶縁材料を形成して、前記導電線の前記第１の横方向幅よりも幅の広い第２の横方向幅を有する電気絶縁キャップを形成するステップと、
    エッチング中に前記電気絶縁キャップをマスクとして使用して、前記第１の電気絶縁材料及びエッチング停止層を通って前記ストレージ・ノード・コンタクト位置まで延びる開口を形成するステップと、
    を含む、請求項３５に記載の方法。
  39. 前記キャパシタ・ストレージ・ノード上に誘電体材料を形成するステップと、
    前記誘電体材料上に、誘電体材料及びストレージ・ノードと共にキャパシタに組み込まれるキャパシタ電極材料を形成するステップと、
    を更に含む、請求項３８に記載の方法。
  40. 前記エッチング停止層が酸化アルミニウムを含む、請求項３５に記載の方法。
  41. 前記エッチング停止層が、シリコンと、酸素及び窒素のうちの一方又は両方とを含む、請求項３５に記載の方法。
  42. 前記エッチング停止層が二酸化ケイ素を含む、請求項４１に記載の方法。
  43. 前記エッチング停止層が窒化ケイ素を含む、請求項４１に記載の方法。
  44. 前記エッチング停止層が酸窒化ケイ素を含む、請求項４１に記載の方法。
  45. 前記エッチング停止層が、シリコンと、酸素及び窒素のうちの一方又は両方とから実質的に構成される、請求項３５に記載の方法。
  46. 前記エッチング停止層が酸化アルミニウムから実質的に構成される、請求項３５に記載の方法。
  47. 前記エッチング停止層が酸化アルミニウムから構成される、請求項３５に記載の方法。
  48. 前記エッチング停止層が、シリコンと、酸素及び窒素のうちの一方又は両方とから構成される、請求項３５に記載の方法。
  49. 前記エッチング停止層が窒化ケイ素から構成される、請求項４８に記載の方法。
  50. 前記エッチング停止層が酸窒化ケイ素から構成される、請求項４８に記載の方法。
  51. 前記エッチング停止層が二酸化ケイ素から構成される、請求項４８に記載の方法。
  52. 前記導電線が、タングステン、チタン、銅、窒化タンタル、窒化タングステン及び窒化チタンのうちの１つ又は複数を含む、請求項３５に記載の方法。
  53. 前記電気絶縁材料が、ドープされた酸化物を含む、請求項３５に記載の方法。
  54. 前記電気絶縁材料が、ドープされた酸化物を含み、前記エッチング停止層が、ドープされない酸化物を含む、請求項３５に記載の方法。
  55. 前記ビット線コンタクト位置及びストレージ・ノード・コンタクト位置が、導電ペデスタルの上部表面を含み、前記電気絶縁材料が、ドープされた酸化物を含み、前記エッチング停止層が、ドープされない酸化物を含む、請求項３５に記載の方法。
  56. ＤＲＡＭアレイのためのストレージ・ノードを形成する方法であって、
    複数のストレージ・ノード・コンタクト位置を含む半導体構造を設けるステップと、
    前記ストレージ・ノード・コンタクト位置上にスタックを形成するステップであって、前記スタックが、
    前記ストレージ・ノード位置上の第１の電気絶縁材料と、
    前記第１の電気絶縁材料上の、それぞれが１対の対向する横方向エッジと前記対向する横方向エッジ間の第１の横方向幅とを有する複数の間隔の空けられた導電線と、
    前記間隔の空けられた導電線間の間隔を充填する第２の電気絶縁材料と、
    前記導電線のすぐ上にあり、前記導電線と一対一に対応する、それぞれが対向する横方向エッジと、前記対向する横方向エッジ間の、前記第１の横方向幅よりも大きい第２の横方向幅とを有する複数の間隔が空けられた電気絶縁線と、
    を備えるステップと、
    前記第１及び第２の電気絶縁材料を完全に通って前記ストレージ・ノード位置まで延び、前記間隔の空けられた電気絶縁線の前記横方向エッジと位置合わせされる開口をエッチングするステップと、
    前記開口内に前記ストレージ・ノード・コンタクト位置と電気的に接触するストレージ・ノードを有するキャパシタを形成するステップと、
    を含む方法。
  57. 前記間隔の空けられた導電線がビット線相互接続である、請求項５６に記載の方法。
  58. 前記間隔の空けられた導電線が２つ以上の導電材料を含む、請求項５６に記載の方法。
  59. 前記導電材料がタングステンと少なくとも１つの窒化金属とを含む、請求項５８に記載の方法。
  60. 前記第１の電気絶縁材料が、二酸化ケイ素、窒化ケイ素及び酸窒化ケイ素のうちの少なくとも１つから実質的に構成される、請求項５６に記載の方法。
  61. 前記第２の電気絶縁材料が、ドープされた二酸化ケイ素から実質的に構成される、請求項６０に記載の方法。
  62. 前記空間の空けられた電気絶縁線が窒化ケイ素から実質的に構成され、前記第１の電気絶縁材料が二酸化ケイ素から構成され、前記第２の電気絶縁材料が、ドープされた二酸化ケイ素から実質的に構成される、請求項５６に記載の方法。
  63. ＤＲＡＭアレイを形成する方法であって、
    複数のストレージ・ノード・コンタクト位置とビット線コンタクト位置とを含む半導体構造を設けるステップと、
    前記ストレージ・ノード・コンタクト位置上にエッチング停止層を形成するステップと、
    前記エッチング停止層上に第１の電気絶縁材料を形成するステップと、
    前記第１の電気絶縁材料を完全に通って延び、前記ビット線コンタクト位置まで延び、また前記ストレージ・ノード・コンタクト位置上の前記エッチング停止層まで延びるトレンチをエッチングするステップと、
    前記トレンチ内に、前記ビット線コンタクト位置と電気的に接触する導電材料を形成するステップであって、前記トレンチ内の前記導電材料が、複数の間隔の空けられた導電線を定義し、前記各導電線が、１対の対向した横方向エッジと、前記対向する横方向エッジ間の第１の横方向幅とを有するステップと、
    前記導電線のすぐ上に、前記導電線と一対一に対応して、それぞれ前記対向した横方向エッジと、前記対向した横方向エッジ間の、前記第１の横方向幅よりも大きな第２の横方向幅とを有し、第２の電気絶縁材料を含む複数の間隔の空けられた電気絶縁線を形成するステップと、
    前記第１の電気絶縁材料及びエッチング停止層を完全に通って前記ストレージ・ノード位置まで延び、前記間隔の空けられた電気絶縁線の前記横方向エッジと位置合わせされている開口をエッチングするステップと、
    前記開口内にストレージ・ノードを有するキャパシタを形成するステップと、
    を含む方法。
  64. 前記半導体構造が、半導体材料に関連する複数のトランジスタ構造を含み、前記トランジスタ構造が、前記半導体材料内に延びるソース／ドレイン領域と前記半導体材料上のゲートとを備え、導電ペデスタルが、前記ソース／ドレイン領域上に、また前記ソース／ドレイン領域と電気的に接続して形成され、前記ストレージ・ノード・コンタクト位置及びビット線コンタクト位置が、前記導電ペデスタルの最上部表面によって構成される、請求項６３に記載の方法。
  65. 前記エッチング停止層が酸化アルミニウムを含む、請求項６３に記載の方法。
  66. 前記エッチング停止層が、シリコンと、酸素及び窒素のうちの一方又は両方とを含む、請求項６３に記載の方法。
  67. 前記エッチング停止層が二酸化ケイ素を含む、請求項６６に記載の方法。
  68. 前記エッチング停止層が窒化ケイ素を含む、請求項６６に記載の方法。
  69. 前記エッチング停止層が酸窒化ケイ素を含む、請求項６６に記載の方法。
  70. 前記第１の電気絶縁材料が、ドープされた酸化物と低誘電率誘電体材料とのうちの一方又は両方を含む、請求項６３に記載の方法。
  71. 前記トレンチ内に前記導電材料を形成する前記ステップが、
    Ｔｉと、窒化チタン及び窒化タングステンのうちの一方又は両方との導電スタックを形成して、前記トレンチを部分的に充填するステップと、
    前記部分的に充填されたトレンチ内にタングステンを形成して、前記トレンチを完全に充填するステップと、
    前記トレンチ内の前記導電スタック及びタングステンの高さを減少させて、前記導電スタック及びタングステンを、前記トレンチを部分的にのみ充填する導電線に形成するステップと、
    を含む、請求項６３に記載の方法。
  72. 基板が、ＤＲＡＭアレイ領域と前記ＤＲＡＭアレイ領域の周辺の別の領域を含み、前記トレンチが、前記ＤＲＡＭアレイ領域を横切って、また前記ＤＲＡＭアレイ領域の周辺の前記領域の少なくとも一部分を横切って延び、前記導電スタック及びタングステンが、前記ＤＲＡＭアレイ領域上、及び前記ＤＲＡＭアレイ領域の周辺の前記領域上の前記トレンチ内に形成され、
    前記導電スタック及びタングステンの前記高さを減少させる前記ステップが、前記ＤＲＡＭアレイ領域上にある前記トレンチの部分においてのみ行われ、前記ＤＲＡＭアレイ領域の周辺の前記領域上にある前記トレンチの部分においては行われない、請求項７１に記載の方法。
  73. 前記部分的に充填されたトレンチが前記導電線上の開口を有し、前記開口が第１の横方向幅を有し、前記電気絶縁材料が第１の電気絶縁材料であり、前記間隔の空けられた電気絶縁線が第２の電気絶縁材料を含み、
    前記複数の間隔の空けられた電気絶縁線を形成する前記ステップが、
    前記開口の前記横方向幅を第２の横方向幅まで拡大するエッチングに前記第１の電気絶縁材料をさらすステップと、
    前記エッチングに前記第１の電気絶縁材料をさらした後に、前記開口内に前記第２の電気絶縁材料を形成するステップと、
    を含む、請求項７１に記載の方法。
  74. 前記第１の電気絶縁材料が、低誘電率材料とドープされた酸化ケイ素とのうちの一方又は両方を含み、前記第２の電気絶縁材料が窒化ケイ素を含む、請求項７３に記載の方法。
  75. ＤＲＡＭアレイであって、
    半導体基板と、
    前記基板によって支持される複数のトランジスタ構造であって、各トランジスタ構造が、トランジスタ・ゲートと一対のソース／ドレイン領域とを備え、各対のソース／ドレイン領域がビット線コンタクトのソース／ドレイン領域とストレージ・ノード・コンタクト・ソース／ドレイン領域とを備えるトランジスタ構造と、
    前記ビット線コンタクトのソース／ドレイン領域に電気的に接続され、酸化アルミニウム、窒化ケイ素、酸窒化ケイ素、及びドープされない二酸化ケイ素のうちの１つ又は複数を含む、少なくとも１層の電気絶縁層によって前記ストレージ・ノード・コンタクトのソース／ドレイン領域から分離されている、前記基板上の複数のビット線相互接続スタックであって、それぞれのビット線相互接続スタックが、
    第１の横方向幅を有し、上部表面、底部表面、並びに前記上部表面と底部表面との間に延びる側壁表面を有する導電ビット線相互接続線と、
    前記導電ビット線相互接続線上の、前記第１の横方向幅よりも大きい第２の横方向幅を有する電気絶縁キャップと、
    前記導電ビット線相互接続線の前記側壁をカバーする１対の電気絶縁側壁スペーサと、
    を備えるビット線相互接続スタックと、
    前記電気絶縁層を通って延び、前記ストレージ・ノード・コンタクト・ソース／ドレイン領域と電気的に接触するストレージ・ノードを有する複数のキャパシタ構造と、
    を備えるＤＲＡＭアレイ。
  76. 前記ビット線相互接続スタックが前記トランジスタ・ゲート上に存在する、請求項７５に記載のＤＲＡＭアレイ。
  77. 前記電気絶縁層が酸化アルミニウムから実質的に構成される、請求項７５に記載のＤＲＡＭアレイ。
  78. 前記電気絶縁層が酸化アルミニウムから構成される、請求項７５に記載のＤＲＡＭアレイ。
  79. 前記電気絶縁層が窒化ケイ素から実質的に構成される、請求項７５に記載のＤＲＡＭアレイ。
  80. 前記電気絶縁層が窒化ケイ素から構成される、請求項７５に記載のＤＲＡＭアレイ。
  81. 前記電気絶縁層が酸窒化ケイ素から実質的に構成される、請求項７５に記載のＤＲＡＭアレイ。
  82. 前記電気絶縁層が酸窒化ケイ素から構成される、請求項７５に記載のＤＲＡＭアレイ。
  83. 前記電気絶縁層が、ドープされない二酸化ケイ素から構成される、請求項７５に記載のＤＲＡＭアレイ。
  84. 前記電気絶縁キャップが窒化ケイ素から実質的に構成される、請求項７５に記載のＤＲＡＭアレイ。
  85. 前記電気絶縁キャップが窒化ケイ素から構成される、請求項７５に記載のＤＲＡＭアレイ。
  86. 前記電気絶縁側壁スペーサが、ドープされた酸化ケイ素から構成される、請求項８５に記載のＤＲＡＭアレイ。
  87. 前記トランジスタ・ゲートが、それぞれ１つ又は複数の導電材料上に導電材料を含むワード線スタックによって構成され、前記電気絶縁層が、前記ワード線スタックの少なくとも一部の前記電気絶縁材料に物理的に接触する、請求項７５に記載のＤＲＡＭアレイ。
  88. 前記ワード線スタックが、対になった対向する側壁を有し、前記ワード線スタックの前記側壁に沿って延びる第２の電気絶縁側壁スペーサを更に含み、前記電気絶縁層が、前記第２の電気絶縁側壁スペーサの少なくとも一部に物理的に接触するように形成されている、請求項８７に記載のＤＲＡＭアレイ。
  89. 半導体基板が半導体材料を含み、前記トランジスタ・ゲートが前記半導体基板の前記半導体材料上に形成され、前記トランジスタ構造が、前記半導体材料内に延びるソース／ドレイン領域を備え、前記構造が、前記ソース／ドレイン領域上の、前記ソース／ドレイン領域と電気的に接続した導電ペデスタルを更に備え、前記ビット線相互接続スタックが、前記導電ペデスタルの一部の最上部表面に物理的に接触し、前記キャパシタ構造の前記ストレージ・ノードが、前記導電ペデスタルの一部の最上部表面に物理的に接触する、請求項７５に記載のＤＲＡＭアレイ。
  90. 前記導電ビット線相互接続線が、互いに異なる化学組成を有する少なくとも２層の導電層のスタックを備える、請求項７５に記載のＤＲＡＭアレイ。
  91. 前記導電ビット線相互接続線が、互いに異なる化学組成を有する少なくとも３層の導電層のスタックを備える、請求項７５に記載のＤＲＡＭアレイ。
  92. 前記導電ビット線相互接続線が銅と窒化タンタルとのスタックを備える、請求項７５に記載のＤＲＡＭアレイ。
  93. 前記導電ビット線相互接続線が、窒化チタン又は窒化タングステンを含む第１の層、Ｔｉを含む第２の層、及びタングステンを含む第３の層のスタックを備える、請求項７５に記載のＤＲＡＭアレイ。
  94. 前記第１の層が窒化チタン又は窒化タングステンから実質的に構成され、前記第２の層がＴｉから実質的に構成され、前記第３の層がタングステンから実質的に構成される、請求項９３に記載のＤＲＡＭアレイ。
  95. 前記第１の層が窒化チタン又は窒化タングステンから構成され、前記第２の層がＴｉから構成され、前記第３の層がタングステンから構成される、請求項９３に記載のＤＲＡＭアレイ。
  96. 請求項７５に記載のＤＲＡＭアレイを備える電子システム。
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7399655B2 (en) * 2003-08-04 2008-07-15 Ovonyx, Inc. Damascene conductive line for contacting an underlying memory element
WO2005084390A2 (en) * 2004-03-02 2005-09-15 Seattle Genetics, Inc. Partially loaded antibodies and methods of their conjugation
US7279379B2 (en) * 2004-04-26 2007-10-09 Micron Technology, Inc. Methods of forming memory arrays; and methods of forming contacts to bitlines
KR100606905B1 (ko) * 2004-12-29 2006-08-01 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
US7557015B2 (en) 2005-03-18 2009-07-07 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7341909B2 (en) * 2005-04-06 2008-03-11 Micron Technology, Inc. Methods of forming semiconductor constructions
US7544563B2 (en) 2005-05-18 2009-06-09 Micron Technology, Inc. Methods of forming a plurality of capacitors
KR100701693B1 (ko) * 2005-05-26 2007-03-29 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
US7601995B2 (en) * 2005-10-27 2009-10-13 Infineon Technologies Ag Integrated circuit having resistive memory cells
US8896045B2 (en) * 2006-04-19 2014-11-25 Infineon Technologies Ag Integrated circuit including sidewall spacer
KR100875654B1 (ko) * 2006-09-28 2008-12-26 주식회사 하이닉스반도체 반도체 소자의 스토리지노드콘택 형성 방법
US7902081B2 (en) 2006-10-11 2011-03-08 Micron Technology, Inc. Methods of etching polysilicon and methods of forming pluralities of capacitors
US7785962B2 (en) 2007-02-26 2010-08-31 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US7682924B2 (en) * 2007-08-13 2010-03-23 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8388851B2 (en) 2008-01-08 2013-03-05 Micron Technology, Inc. Capacitor forming methods
US8274777B2 (en) 2008-04-08 2012-09-25 Micron Technology, Inc. High aspect ratio openings
US7759193B2 (en) 2008-07-09 2010-07-20 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US8946043B2 (en) 2011-12-21 2015-02-03 Micron Technology, Inc. Methods of forming capacitors
US8652926B1 (en) 2012-07-26 2014-02-18 Micron Technology, Inc. Methods of forming capacitors
US9728584B2 (en) 2013-06-11 2017-08-08 Micron Technology, Inc. Three dimensional memory array with select device
US20150171321A1 (en) * 2013-12-13 2015-06-18 Micron Technology, Inc. Methods of forming metal on inhomogeneous surfaces and structures incorporating metal on inhomogeneous surfaces
US9564363B1 (en) * 2015-08-19 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming butted contact
US9853037B2 (en) * 2015-11-23 2017-12-26 Micron Technology, Inc. Integrated assemblies
US10651080B2 (en) 2016-04-26 2020-05-12 Lam Research Corporation Oxidizing treatment of aluminum nitride films in semiconductor device manufacturing
US10049869B2 (en) * 2016-09-30 2018-08-14 Lam Research Corporation Composite dielectric interface layers for interconnect structures
US9859153B1 (en) * 2016-11-14 2018-01-02 Lam Research Corporation Deposition of aluminum oxide etch stop layers
US10756093B1 (en) * 2019-03-06 2020-08-25 Micron Technology, Inc. Methods of forming integrated assemblies
US11158640B2 (en) * 2019-04-22 2021-10-26 Micron Technology, Inc. Apparatus comprising compensation capacitors and related memory devices and electronic systems
US10811419B1 (en) * 2019-05-22 2020-10-20 Micron Technology, Inc. Storage node shaping
KR20210018600A (ko) 2019-08-06 2021-02-18 현대자동차주식회사 얼굴 표정 인식 시스템
DE102020110546A1 (de) * 2019-09-03 2021-03-04 Samsung Electronics Co., Ltd. Vertikale speichervorrichtungen und herstellungsverfahren derselben
US11201154B2 (en) * 2019-12-27 2021-12-14 Micron Technology, Inc. Methods of forming an apparatus including device structures including pillar structures, and related memory devices, and electronic systems
CN112768489B (zh) * 2021-02-04 2021-11-09 长江先进存储产业创新中心有限责任公司 相变存储器及其制作方法
CN113192892B (zh) * 2021-04-23 2022-03-08 长鑫存储技术有限公司 半导体结构及其制备方法
US11915968B2 (en) 2021-04-23 2024-02-27 Changxin Memory Technologies, Inc. Semiconductor structure and method for manufacturing same
US20230157005A1 (en) * 2021-11-16 2023-05-18 Nanya Technology Corporation Semiconductor device and manufacturing method thereof

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000021985A (ja) * 1998-05-18 2000-01-21 Samsung Electron Co Ltd 半導体装置のコンタクトホ―ル製造方法
JP2000100943A (ja) * 1998-09-22 2000-04-07 Toshiba Corp 半導体装置及びその製造方法
JP2001036040A (ja) * 1999-07-23 2001-02-09 Seiko Epson Corp 半導体装置の製造方法
JP2001156267A (ja) * 1999-11-25 2001-06-08 Fujitsu Ltd 半導体装置及びその製造方法
JP2002050748A (ja) * 2000-07-31 2002-02-15 Fujitsu Ltd 半導体装置及びその製造方法
JP2002057214A (ja) * 2000-08-10 2002-02-22 Sony Corp 半導体装置の製造方法
JP2003282736A (ja) * 2001-12-15 2003-10-03 Samsung Electronics Co Ltd Ｃｏｂ構造を有する半導体メモリ素子の製造方法及びこれにより製造された半導体メモリ素子

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG54456A1 (en) * 1996-01-12 1998-11-16 Hitachi Ltd Semconductor integrated circuit device and method for manufacturing the same
US5792687A (en) 1996-08-01 1998-08-11 Vanguard International Semiconductor Corporation Method for fabricating high density integrated circuits using oxide and polysilicon spacers
JP3869089B2 (ja) * 1996-11-14 2007-01-17 株式会社日立製作所 半導体集積回路装置の製造方法
US6198122B1 (en) 1997-02-21 2001-03-06 Kabushiki Kaisha Toshiba Semiconductor memory and method of fabricating the same
US6037211A (en) 1997-05-05 2000-03-14 Vanguard International Semiconductor Corporation Method of fabricating contact holes in high density integrated circuits using polysilicon landing plug and self-aligned etching processes
US6528888B2 (en) * 1997-11-14 2003-03-04 Texas Instruments Incorporated Integrated circuit and method
US6265780B1 (en) 1998-12-01 2001-07-24 United Microelectronics Corp. Dual damascene structure for the wiring-line structures of multi-level interconnects in integrated circuit
JP2000156480A (ja) 1998-09-03 2000-06-06 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6462371B1 (en) 1998-11-24 2002-10-08 Micron Technology Inc. Films doped with carbon for use in integrated circuit technology
US6022776A (en) 1999-04-07 2000-02-08 Worldwide Semiconductor Manufacturing Corporation Method of using silicon oxynitride to improve fabricating of DRAM contacts and landing pads
JP2000307084A (ja) 1999-04-23 2000-11-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100319560B1 (ko) 1999-05-03 2002-01-05 윤종용 물리 화학적 연마(cmp) 저지막을 사용한 커패시터 스토리지 전극 형성 방법
JP2000332216A (ja) 1999-05-18 2000-11-30 Sony Corp 半導体装置及びその製造方法
JP3403357B2 (ja) * 1999-06-03 2003-05-06 株式会社半導体先端テクノロジーズ 配線形成方法及び配線形成装置
TW418531B (en) 1999-08-24 2001-01-11 Taiwan Semiconductor Mfg Manufacture method of capacitor of DRAM cell
US6291335B1 (en) 1999-10-04 2001-09-18 Infineon Technologies Ag Locally folded split level bitline wiring
JP3957945B2 (ja) 2000-03-31 2007-08-15 富士通株式会社 半導体装置及びその製造方法
JP4335490B2 (ja) 2000-04-14 2009-09-30 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
US6963679B1 (en) 2000-05-24 2005-11-08 Active Optical Networks, Inc. Micro-opto-electro-mechanical switching system
KR100338781B1 (ko) 2000-09-20 2002-06-01 윤종용 반도체 메모리 소자 및 그의 제조방법
TW463326B (en) 2000-11-09 2001-11-11 United Microelectronics Corp Manufacturing method and structure of dynamic random access memory
KR100390042B1 (ko) 2001-06-27 2003-07-04 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성 방법
DE10143864C1 (de) * 2001-09-07 2003-04-17 Atronic Int Gmbh Verfahren und Vorrichtung zur Ermittlung eines Spielergebnisses an einem münzbetätigten Unterhaltungsautomaten
JP4005805B2 (ja) 2001-12-17 2007-11-14 株式会社東芝 半導体装置
US6627529B2 (en) 2002-02-07 2003-09-30 Micron Technology, Inc. Capacitance reduction by tunnel formation for use with semiconductor device
KR100486300B1 (ko) 2003-01-14 2005-04-29 삼성전자주식회사 다마신 기법으로 비트라인을 형성하는 반도체 소자의 제조방법
DE10336009A1 (de) 2003-08-01 2005-02-24 Oberhofer Werkzeugbau Gmbh Schaumdrossel
US7279379B2 (en) * 2004-04-26 2007-10-09 Micron Technology, Inc. Methods of forming memory arrays; and methods of forming contacts to bitlines
WO2005117151A1 (en) 2004-05-26 2005-12-08 Showa Denko K.K. Positive electrode structure and gallium nitride-based compound semiconductor light-emitting device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000021985A (ja) * 1998-05-18 2000-01-21 Samsung Electron Co Ltd 半導体装置のコンタクトホ―ル製造方法
JP2000100943A (ja) * 1998-09-22 2000-04-07 Toshiba Corp 半導体装置及びその製造方法
JP2001036040A (ja) * 1999-07-23 2001-02-09 Seiko Epson Corp 半導体装置の製造方法
JP2001156267A (ja) * 1999-11-25 2001-06-08 Fujitsu Ltd 半導体装置及びその製造方法
JP2002050748A (ja) * 2000-07-31 2002-02-15 Fujitsu Ltd 半導体装置及びその製造方法
JP2002057214A (ja) * 2000-08-10 2002-02-22 Sony Corp 半導体装置の製造方法
JP2003282736A (ja) * 2001-12-15 2003-10-03 Samsung Electronics Co Ltd Ｃｏｂ構造を有する半導体メモリ素子の製造方法及びこれにより製造された半導体メモリ素子

Also Published As

Publication number Publication date
CN1947252A (zh) 2007-04-11
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