JP2002050748A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】ＣＯＢ型ＤＲＡＭを備えた半導体装置に関し、
膜厚の異なるビット線と配線のパターン精度を高くし、
セルフアラインでビット線間に形成されるスルーホール
を浅くし、ビット線と配線を低抵抗化すること。 【解決手段】半導体基板１の上に形成された第１の絶縁
膜と、第１の領域において第１の絶縁膜２８に形成され
た第１の配線溝２８ｅと、第２の領域において第１の絶
縁膜２８に形成され、且つ第１の配線溝２８ｅと同じ深
さを有する第２の配線溝２８ｆと、第１の配線溝２８ｅ
の下部に埋め込まれ第１の配線６と、第１の配線溝２８
ｅの上部に埋め込まれ、且つ第１の絶縁膜２８と異なる
材料から形成された第２の絶縁膜３５と、第２の配線溝
２８ｆ内で前記第１の配線６と同じ導電材から構成さ
れ、且つ第１の配線６よりも厚く形成され第２の配線１
３とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、ＣＯＢ型のＤＲＡＭ
を備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年のＤＲＡＭでは、トランジスタに接
続されるビット線の上に情報蓄積用キャパシタを配置す
るＣＯＢ(capacitor over bit-line) 型が採用され、さ
らに同一基板にロジック回路を形成した構造も使用され
ている。ＣＯＢ型のＤＲＡＭのメモリセル領域と周辺回
路領域における配線の構成は、例えば図１の平面図のよ
うになっている。
【０００３】図１において、半導体基板100 にはメモリ
セル領域101 と周辺回路領域102 が配置されている。半
導体基板100 のメモリセル領域101 では、複数の活性領
域103 が素子分離絶縁層104 に囲まれて区画されてい
る。活性領域103 上には、ゲート電極を兼ねた複数のワ
ード線105 がゲート絶縁膜（不図示）を介して形成され
ている。また、活性領域103 において、ワード線105 の
両側にはソース／ドレインとなる不純物拡散層103a, 10
3bが形成されている。これにより、活性領域103 には複
数のＭＯＳトランジスタが形成される。
【０００４】ワード線105 の上には第１の層間絶縁膜
（不図示）を介して複数のビット線106 が形成されてい
て、ビット線106 とワード線105 は互いにほぼ直交する
方向に延在している。ビット線106 は、第１の層間絶縁
膜に形成されたコンタクトホール107 を通して活性領域
103 に接続されている。ビット線106 が接続される位置
は、２つのワード線105 に挟まれる不純物拡散層103aで
ある。また、ビット線106 の上に第２の層間絶縁膜（不
図示）を介して形成されるキャパシタ108 の蓄積電極
（不図示）は、活性領域103 の両端寄りの不純物拡散層
103bに接続されている。蓄積電極は、第１及び第２の層
間絶縁膜に形成されたストレージコンタクトホール109
を通して不純物拡散層103bに接続される。
【０００５】周辺回路領域102 では、活性領域110 が素
子分離絶縁層104 に囲まれて区画されている。活性領域
110 上には、ゲート電極111 がゲート絶縁膜（不図示）
を介して形成されている。また、半導体基板100 の活性
領域110 のうちのゲート電極111 の両側にはソース／ド
レインとなる不純物拡散層112a, 112bが形成されてい
る。これにより、活性領域110 にはＭＯＳトランジスタ
が形成される。
【０００６】周辺回路領域102 では、メモリセル領域10
1 内のビット線106 と一体となる第１の配線106aが形成
されている。第１の配線106aは、コンタクトホール128b
を通して活性領域110 の一方の不純物拡散層112aに接続
されている。また、他方の不純物拡散層112bには、第２
の配線113 がコンタクトホール128cを通して接続されて
いる。
【０００７】なお、図１において、符号114 は、周辺回
路領域102 内のゲート電極111 とほぼ同じ高さの下側配
線を示し、この下側配線114 の上には、第２の配線113
と同層の第３の配線115 が接続されている。図１に示す
ビット線106 と配線106a，113 ，115 には、種々の構造
が知られており、それらの構造について以下に説明す
る。
【０００８】図２は、ＤＲＡＭ、周辺回路を備えた半導
体装置の断面図であり、図１と同じ符号は同じ要素を示
している。図２は、図１のＩ−Ｉ線から見た線断と、II
−II線から見た断面を示している。図２において、半導
体基板100 のメモリセル領域101 では、素子分離絶縁層
104 に囲まれて複数の活性領域103 が区画され、それら
の活性領域103 には複数のＭＯＳトランジスタが形成さ
れている。
【０００９】活性領域103 の上に、ゲート絶縁膜105aを
介して形成された複数のワード線（ゲート電極）105 の
上と側部は絶縁膜121,122 に覆われている。また、活性
領域103 のうちワード線105 の両側方にはソース／ドレ
インとなる不純物拡散層103a, 103bが形成されている。
また、周辺回路領域102 においても、素子分離絶縁層10
4 に囲まれて活性領域110 が形成され、その活性領域11
0 にはＭＯＳトランジスタが形成されている。即ち、活
性領域110 の半導体基板100 上にはゲート絶縁膜111aを
介してゲート電極111 が形成され、ゲート電極111 の両
側方にはソース／ドレインとなる不純物拡散層112a, 11
2bが形成されている。ゲート電極111 の上と側面には絶
縁膜121,122 が形成されている。さらに、周辺回路領域
102 の素子分離絶縁層104 の上には、下側配線114 が形
成されている。
【００１０】半導体基板100 上にはＭＯＳトランジスタ
を覆う第１の層間絶縁膜123 が形成されている。また、
第１の層間絶縁膜123 のうち、メモリセル領域101 内の
不純物拡散層103a, 103bの上にはそれぞれコンタクトホ
ールが形成され、それらのコンタクトホールの中には第
１及び第２のコンタクトプラグ125a, 125bが形成されて
いる。第１のコンタクトプラグ125aは、ワード線105 に
挟まれた不純物拡散層103aに接続され、第２のコンタク
トプラグ125bは活性領域103 の両端寄りの不純物拡散層
103bに接続されている。
【００１１】第１の層間絶縁膜123 の上には第２の層間
絶縁膜126 が形成され、第１及び第２の層間絶縁膜には
デュアルダマシン法によって複数の配線溝127a,127b,12
7cと複数のコンタクトホール128a,128b,128c,128d が形
成されている。第２の層間絶縁膜126 内に形成された配
線溝127a,127b,127cは、メモリセル領域101 のビット線
106 の形状と周辺回路領域102 の配線106a,113, 115 の
形状とを有している。
【００１２】メモリセル領域101 内のコンタクトホール
128aは、配線溝127aの下から第１のコンタクトプラグ12
5aに達する深さに形成されている。また、周辺回路領域
102内のコンタクトホール128b,128c,128dは、それぞれ
配線溝127a,127b, 127c の下から不純物拡散層112a, 11
2b、下側配線114 に達する深さに形成されている。複数
の配線溝127a,127b,127cと複数のコンタクトホール128
a,128b,128c,128d内には、バリアメタル層とタングステ
ン層が順に埋め込まれる。第２の層間絶縁膜126 上に形
成されたバリアメタル層及びタングステン層は、化学機
械的研磨（ＣＭＰ）法によって除去される。
【００１３】これにより、メモリセル領域101 では、第
２の層間絶縁膜126 内にタングステン膜よりなるビット
線106 が形成され、また、活性領域103 の上の第１のコ
ンタクトプラグ125aにはコンタクトホール128aを通して
ビット線106 が接続されている。また、周辺回路領域10
2 では、第２の層間絶縁膜126 内にタングステン膜より
なる第１、第２及び第３の配線106a,113,115が形成され
る。それらの配線106a,113,115は、それぞれコンタクト
ホール128b,128c,128dを通して不純物活性層112a, 112b
と下側配線114 に接続されている。
【００１４】そのようなビット線106 、配線106a,113,1
15及び第２の層間絶縁膜126 の上には、第３の層間絶縁
膜129 が形成されている。メモリセル領域101 における
第１、第２及び第３の層間絶縁膜123,126,129 には、第
２のコンタクトプラグ125bの上面に達するストレージコ
ンタクトホール109 が形成され、その中にはストレージ
コンタクトプラグ131 が形成されている。ストレージコ
ンタクトホール109 は、複数のビット線106 の間を通っ
て第２のコンタクトプラグ125bに到達するように形成さ
れる。
【００１５】第３の層間絶縁膜129 の上には窒化シリコ
ン膜132 が形成され、窒化シリコン膜132 のうちメモリ
セル領域101 にはキャパシタ蓄積電極の大きさの開口が
形成され、その開口から上方には筒状の蓄積電極133 が
形成されている。また、蓄積電極133 の表面には誘電体
膜134 が形成され、その誘電体膜134 上には対向電極
（セルプレート）135 が形成されている。そして、蓄積
電極133 、誘電体膜134、対向電極135 によってキャパ
シタ108 が構成される。そのようなキャパシタ108 を形
成した後には、誘電体膜134 と対向電極135 はフォトリ
ソグラフィー法によって周辺回路領域102 から除去され
る。
【００１６】また、第３の層間絶縁膜129 の上には、キ
ャパシタ108 を覆う第４の層間絶縁膜136 が形成されて
いる。周辺回路領域102 の第４の層間絶縁膜136 には、
第１、第２及び第３の配線106a,113,115のそれぞれに到
達する複数のコンタクトホール137a, 137b, 137cが形成
され、それらのコンタクトホール137a, 137b, 137c内に
はバリアメタル膜とタングステン膜からなるプラグ138
a, 138b, 138cが埋め込まれている。
【００１７】さらに、第４の層間絶縁膜136 の上には、
プラグ138a, 138b, 138cに接続されるアルミニウム配線
139a, 139b, 139cが形成されている。なお、第１、第
２、第３及び第４の層間絶縁膜123,126,129,136 は、酸
化シリコン又は不純物含有酸化シリコンから構成されて
いる。以上のような半導体装置においては、メモリセル
の微細化に伴ってビット線106 のピッチが狭くなってく
ると、ビット線106 の間を通るストレージコンタクトホ
ール109 の僅かなズレによってその中のストレージコン
タクトプラグ131 がビット線106 と接触するおそれがあ
る。即ち、その半導体装置は、ビット線106 に対してス
トレージコンタクトプラグ131 をセルフアラインで形成
できない構造になっている。
【００１８】これに対して、図３に示すように、ダマシ
ン法により形成した配線溝127aの中において、ビット線
106 上に窒化シリコン膜140 を形成することが、Sympos
iumon VLSI Technology, pp.17-18, 1997に記載されて
いる。図３に示すような構造によれば、酸化シリコン又
は不純物含有酸化シリコンよりなる第１、第２及び第３
の層間絶縁膜123,126,129 にストレージコンタクトホー
ル109 を形成する際に、ビット線106 上の窒化シリコン
膜140 がエッチング防止層として機能する。従って、ス
トレージコンタクトホール130 とビット線106 の接触は
窒化シリコン膜140 によって阻止されるので、ストレー
ジコンタクトホール130 をセルフアラインで形成できる
ことになる。
【００１９】ところで、周辺回路領域102 の配線106a,1
13,115の抵抗を下げるために配線106a,113,115を厚く形
成すると、配線106a,113,115と同じ構造のビット線106
も同様に厚くなるので、ビット線106 間の容量が増える
という問題がある。しかし、図３においてビット線106
が厚くなるほどストレージコンタクトホール130 が深く
なってしまうので、ストレージコンタクトホール109 内
にストレージコンタクトプラグ131 を埋め込み難くな
る。即ち、ストレージコンタクトホール109 のアスペク
ト比が大きくなると、その中に充填される導電材のカバ
レッジが悪くなるおそれがある。これに対して、メモリ
セル領域101 のビット線106 と周辺回路領域102 の配線
106a,113,115の形成位置を下げることも考えられるが、
ワード線105 及び下側配線114 に対する配線106a,113,1
15の距離をある程度確保することが必要なことから、現
実的ではない。
【００２０】なお、図３において、図２と同じ符号は同
じ要素を示している。そのような問題を解決するため
に、周辺回路領域内の配線をビット線より厚くする構造
が、特開平１０−２０００７５号公報（USP6,037,20
7）、特開平１０−２２３８５８号公報に記載されてい
る。図４〜図７は、それぞれ特開平１０−２００７５号
公報に記載されたビット線及び配線の構造を示す断面図
であり、図２と同じ符号は同じ要素を示している。
【００２１】図４において、ビット線141 は、第１の層
間絶縁膜123 の上に形成され、しかも第１のコンタクト
プラグ125aを介してメモリセル領域101 の不純物拡散層
103aに接続されている。そして、ビット線141 から周辺
回路領域102 に延在される第１の配線141aは、コンタク
トホール128bを通して活性領域110 内の一方の不純物拡
散層112aに接続されている。また、周辺回路領域102 で
は、第１の層間絶縁膜123 の上に第２の配線142 が形成
され、第２の配線142 はコンタクトホール128cを通して
活性領域110 内の他方の不純物拡散層112cに接続されて
いる。
【００２２】ビット線141 と第１及び第２の配線141a,1
42は、同じ金属膜をパターニングして形成されたもので
あって、第１のレジストマスクを使用してメモリセル領
域101 全体の金属膜と周辺領域102 の一部の金属膜をエ
ッチングして膜厚を薄くした後に、第２のレジストマス
クを使用してメモリセル領域101 と周辺回路領域102の
金属膜を同時にエッチングするといった工程を経て形成
される。これにより形成されたメモリセル領域101 のビ
ット線141 と周辺回路領域102 の第１の配線141aの膜厚
は、周辺回路領域102 の他の配線142 の膜厚よりも薄く
なる。
【００２３】図５に示したメモリセル領域101 のビット
線141 と周辺回路領域102 の第１の配線141aは、図４に
示したと同様に周辺回路領域102 の第２の配線142 の膜
厚よりも薄くなっている。しかし、ビット線141 、第１
及び第２の配線141,142 の下の第１の層間絶縁膜123 の
上面はメモリセル領域101 と周辺回路領域102 とでは高
さが異なり、それらの領域101,102 の間には段差123aが
存在する。この段差123aはレジストマスクを使用してエ
ッチングにより形成され、第１の層間絶縁膜123 の上に
形成される金属膜はＣＭＰ法によって研磨された後にビ
ット線141 及び配線141a,142の形状にパターニングされ
る。従って、ビット線141 と第１の配線141aは、第２の
配線142 よりも薄くなる一方で、ビット線141 と配線14
1a,142の上面は同じ高さになっている。
【００２４】図６(a),(b) は、図５と同じように段差12
3aを有する第１の層間絶縁膜213 の上にビット線141 と
配線141a,142を形成する工程を示している。即ち、図６
(a)に示すように、第１の層間絶縁膜123 をパターニン
グして、メモリセル領域101及び周辺回路領域102 のそ
れぞれの不純物拡散層103a,112a,112bの上にコンタクト
ホールを形成し、それらの中に多結晶シリコンよりなる
プラグ125a,143a,143bを埋め込んだ後に、レジストマス
クを使用して第１の層間絶縁膜123 に図５と同じような
段差123aを形成する。この場合、周辺回路領域102 内の
一部のプラグ143bも同時にエッチングされる。その後
に、第１の層間絶縁膜123 の上に窒化シリコン膜144 と
酸化シリコン膜145 を順に形成し、ついで、酸化シリコ
ン膜145 をＣＭＰ法により平坦化する。この後に、図６
(b) に示すように、酸化シリコン膜145 と窒化シリコン
膜144 を順にパターニングしてメモリセル領域101 と周
辺回路領域102 のそれぞれに第１及び第２の配線溝145
a,145b を形成する。この場合、窒化シリコン膜144 は
エッチングストップ膜として機能するので、第１の配線
溝145aと第２の配線溝145bの深さが相違することにな
る。さらに、第１の配線溝145aと第２の配線溝145bに金
属膜を埋め込むことにより、第１の配線溝145a内にはビ
ット線141 と第１の配線141aが形成され、さらに、第２
の配線溝145b内にはビット線141 よりも厚い第２の配線
142 が形成されることになる。
【００２５】なお、図６(a),(b) において、図２と同じ
符号は同じ要素を示している。ところで、特開平１０−
２２３８５８号公報にも図６(a),(b) に類似の構造が記
載されているが、その構造では窒化シリコン膜144 が残
されるために、配線溝145a,145b を形成した後に窒化シ
リコン膜144 と第１の層間絶縁膜123 をパターニングし
てコンタクトホールを形成する工程が採用されている。
【００２６】図７に示すビット線141 と第１及び第２の
金属膜146,147 は次のような方法によって形成される。
即ち、第１の層間絶縁膜123 をエッチングして、メモリ
セル領域101 及び周辺回路領域102 のそれぞれの不純物
拡散層103a,112a,112bの上にコンタクトホールを形成
し、それらの中に多結晶シリコンよりなるプラグ125a,1
43a,143bを埋め込んだ後に、第１の層間絶縁膜123 の平
坦な表面に第１の金属膜146 を形成する。ついで、メモ
リセル領域101 内の第１の金属膜146 の上に酸化シリコ
ン膜148 を形成し、周辺回路領域102 内の第１の金属膜
146 の上に第２の金属膜147 を形成した後に、レジスト
マスクを使用して第１及び第２の金属膜146,147 と酸化
シリコン膜148 を連続的にパターニングしてビット線14
1 と配線141a,142を形成している。これによって、メモ
リセル領域101 では第１の金属膜146 よりなる薄いビッ
ト線141 が形成され、周辺回路領域102 では第１及び第
２の金属膜146,147 よりなる厚い配線142 が形成される
ことになる。
【００２７】なお、図７において、図２と同じ符号は同
じ要素を示している。
【００２８】
【発明が解決しようとする課題】ところで、図４に示す
ような構造によれば、金属膜のメモリセル領域101 を選
択的にエッチングして薄くした後に、金属膜の全体をフ
ォトリソグラフィー法により同時にパターニングするよ
うにしているので、金属膜の全体のパターニングに使用
されるフォトレジストを露光する際に金属膜の薄い領域
又は厚い領域がデフォーカス状態になって微細化には好
ましくない。しかも、金属膜の全体をパターニングする
場合に金属膜の薄い領域と厚い領域は共に同じ時間でエ
ッチングされるので、金属膜の薄い領域ではサイドエッ
チングが生じてメモリセル領域の金属パターン（ビット
線）と周辺回路領域の金属パターン（配線）に変換差が
生じ易くなる。
【００２９】また、図５に示す構造によれば、ビット線
141 と第１及び第２の配線141a,142を構成する金属膜に
は膜厚差を生じさせているが、その上面は平坦であるの
で金属膜の上に形成されるレジストの露光時のデファー
カスといった問題は解消される。しかし、下側に段差を
有する金属膜の全体をフォトリソグラフィー法によりパ
ターニングすると、金属膜の薄い領域が過剰にエッチン
グされてサイドエッチングが発生する。
【００３０】しかも、ビット線141 と第１及び第２の配
線141a,142のそれぞれの上面は平坦になっているため
に、第２の配線142 を厚く形成するとビット線141 の上
面位置が高くなってしまう。この結果、ビット線141 の
上に図３に示したような窒化シリコン膜140 を形成する
と、ビット線141 の間を通るストレージコンタクトホー
ルが深くなってしまう。
【００３１】なお、図４、図５によれば、上面側又は下
面側に段差が形成された金属膜をパターニングしてビッ
ト線と配線を形成する方法によれば、ビット線のパター
ン精度の向上が図れないことがわかる。さらに、図６
(b) に示すような構造によれば、深さの異なる配線溝14
5a,145bを形成するために、エッチングストップのため
の窒化シリコン膜144 の形成の工程と、窒化シリコン膜
144 のエッチングの工程が必要になり、配線形成のスル
ープットが低下する。
【００３２】図６(b) と類似の構造が記載された特開平
１０−２２３８５８号公報においては、エッチングスト
ップのための窒化シリコン膜144 は残されるが、その上
のビット線141 と第１及び第２の配線141a,142を不純物
拡散層103a,112a,112bに接続のためのコンタクトホール
を形成する工程では、２種類のエッチャントを用いて窒
化シリコン膜144 と第１の層間絶縁膜123 をエッチング
する工程が必要になるのでスループットの低下は避けら
れない。
【００３３】さらに、図７によれば、第１及び第２の金
属膜146,147 と酸化シリコン膜148のパターニングの際
に使用されるレジストは、絶縁膜148 と第２の金属膜14
7 の同じ高さの面に形成されるので、レジスト露光時の
デフォーカスといった問題は生じないが、その後に絶縁
膜と金属膜という異なる材料を同時にエッチングするた
め、二種のエッチャントを使用しなければならい。即
ち、初めに酸化シリコン膜148 をパターニングし、その
後に、第１及び第２の金属膜146,147 を同時にパターニ
ングすることになるので、ビット線となる第１の金属膜
146 のオーバーエッチングは避けられない。しかも、第
１の金属膜146 と第２の金属膜147 には接続界面が存在
し、その界面でコンタクト抵抗が発生するので、周辺回
路領域102での配線142 の低抵抗化という面では不利で
ある。
【００３４】本発明の目的は、膜厚の異なるビット線と
配線のパターン精度を高くし、セルフアラインでビット
線間に形成されるスルーホールを浅くし、ビット線と配
線を低抵抗化し、且つの低抵抗化とビット線と配線のル
ープットを向上することができる半導体装置及びその製
造方法を提供することにある。
【００３５】
【課題を解決するための手段】上記した課題は、半導体
基板の第１の領域の上にゲート絶縁膜を介して形成され
るゲート電極と該ゲート電極の両側の前記半導体基板に
形成される第１及び第２の不純物拡散層から構成される
トランジスタと、前記半導体基板の第２の領域の上に形
成される導電パターンと、前記半導体基板の上に形成さ
れて前記トランジスタと前記導電パターンを覆う第１の
絶縁膜と、前記第１の領域において、前記トランジスタ
よりも上の位置で前記第１の絶縁膜に形成された第１の
配線溝と、前記第２の領域において、前記第１の絶縁膜
に形成され、且つ前記第１の配線溝と実質的に同じ深さ
を有する第２の配線溝と、前記第１の配線溝の下の前記
第１の絶縁膜内であって前記トランジスタの前記第１の
不純物拡散層の上に形成される第１のホールと、前記第
１の配線溝の下部に埋め込まれ且つ前記第１のホールを
通して前記第１の不純物拡散層に電気的に接続される第
１の配線と、前記第１の配線溝の上部に埋め込まれ、且
つ前記第１の絶縁膜と異なる材料から形成された第２の
絶縁膜と、前記第２の配線溝内で前記第１の配線と同じ
導電材から構成され、且つ前記第１の配線よりも厚く形
成され、前記導電パターンに電気的に接続される第２の
配線とを有することを特徴とする半導体装置によって解
決される。
【００３６】または、半導体基板の第１の領域の上に第
１のゲート絶縁膜を介してゲート電極を形成する工程
と、前記ゲート電極の両側の前記半導体基板に第１及び
第２の不純物拡散層を形成する工程と、前記半導体基板
の第２の領域に導電パターンを形成する工程と、前記半
導体基板の上に、前記トランジスタ及び前記導電パター
ンを覆う第１の絶縁膜を形成する工程と、前記第１の領
域において、前記第１の絶縁膜をパターニングすること
により、前記第１の不純物拡散層の上に第１のホールを
形成する工程と、前記第１の絶縁膜をパターニングする
ことにより、前記第１の領域では前記第１のホールを含
む領域に複数の第１の配線溝を形成し、前記第２の領域
では前記第１の配線溝と実質的に同じ深さを有する第２
の配線溝を形成する工程と、前記第１の配線溝と前記第
２の配線溝の中と前記半導体基板の上に導電膜を形成す
る工程と、前記導電膜を前記第１の絶縁膜の上から除去
することにより、前記導電膜から構成されて第１のホー
ルを通して前記第１の不純物拡散層に電気的に接続され
る第１の配線を前記第１の配線溝の中に形成するととも
に、前記導電膜から構成されて前記導電パターンに接続
される第２の配線を前記第２の配線溝の中に形成する工
程と、前記第１の配線を薄層化することにより前記第１
の配線溝の上部に空間を形成する工程と、前記第１の配
線溝の中と前記第１の絶縁膜の上に、前記第１の絶縁膜
とは異なる材料からなる第２の絶縁膜を形成する工程
と、前記第２の絶縁膜を薄層化して少なくとも前記第１
の配線溝の中の前記第１の配線の上に残す工程とを有す
ることを特徴とする半導体装置の製造方法によって解決
される。
【００３７】次に、本発明の作用について説明する。本
発明によれば、半導体基板上に形成される第１の絶縁膜
のうち、第１の領域（メモリセル領域）に形成される第
１の配線溝と第２の領域（周辺回路領域）に形成される
第２の配線溝の深さを実質的に同じにし、第１の配線溝
内に埋め込まれる第１の配線の膜厚を第２の配線溝内に
埋め込まれる第２の配線よりも薄くし、その薄くされた
第１の配線の上に第２の絶縁膜を形成するようにしてい
る。
【００３８】これにより、複数の配線溝の深さを第１の
領域と第２の領域とで相違させる必要が無くなり、配線
溝の深さを変えるためのエッチングストップ層（窒化シ
リコン膜）を配線溝の下側に形成する工程と、エッチン
グストップ層を選択的にエッチングする工程とが不要と
なって、スループットの低下が防止される。また、第１
の配線溝内の第１の配線の膜厚と第２の配線溝内の第２
の配線の膜厚は、第１の配線の薄層化によって調整され
るので、第２の配線溝内で同じ導電膜を２回に分けて形
成する必要はなく、同じ導電膜内にコンタクト界面が存
在せず、高抵抗化することはない。
【００３９】さらに、第１の領域において第１の配線を
覆う第２の絶縁膜（例えば窒化シリコン膜）を第１の配
線溝内の上部のみに埋め込むようにしたので、第２の絶
縁膜の上面は第２の領域の第２の配線の上面とほぼ同じ
高さになり、複数の第１の配線の間にセルフアラインで
形成されるホールの上面の高さを第２の領域の第２の配
線と同じにすることができるので、そのホールは第２の
配線よりも高くならずに浅く形成され、そのホール内に
プラグとして埋め込まれる導電膜のカバレッジを良好に
することができる。
【００４０】また、第１の配線上に形成される第２の絶
縁膜は、第１の配線及び第２の配線のパターン形成と膜
厚調整を行った後に形成されるので、第２の絶縁膜のパ
ターニングと第１及び第２の配線のパターニングとを連
続的に行う必要はなくなり、第１の配線にはオーバーエ
ッチングによる細りは生じない。これにより、第２の配
線よりも薄く形成される第１の配線のパターン精度が向
上する。
【００４１】
【発明の実施の形態】以下に本発明の実施形態を図面に
基づいて説明する。 （第１の実施の形態）図８は、本発明の実施形態に係る
半導体装置のメモリセル領域と周辺回路領域を示す平面
図であり、層間絶縁膜は省略されている。
【００４２】図８において、シリコン（半導体）基板１
のメモリセル領域Ａでは、複数の活性領域２が素子分離
絶縁層３に囲まれて区画されている。素子分離絶縁層３
及び活性領域２上には、ゲート電極を兼ねた複数のワー
ド線４が形成されている。活性領域２では、後述するゲ
ート絶縁膜がワード線４の下の半導体基板１表面に形成
されている。また、活性領域２において、ワード線４の
両側にはソース／ドレインとなる不純物拡散層５ａ，５
ｂが形成されている。これにより、活性領域２にはワー
ド線４、不純物拡散層５ａ，５ｂ等からなる複数のＭＯ
Ｓトランジスタが形成される。
【００４３】ワード線４の上には層間絶縁膜を介して複
数のビット線６が形成されていて、ビット線６とゲート
電極４は互いにほぼ直交する方向に延在している。ビッ
ト線６は、後述するコンタクトホールを通して活性領域
２中央の不純物拡散層５ａに電気的に接続されている。
また、ビット線６の上方に層間絶縁膜を介して形成され
るキャパシタＱの蓄積電極は、後述するコンタクトホー
ルを通して活性領域２の両端寄りの不純物拡散層５ｂに
電気的に接続されている。
【００４４】シリコン基板１の周辺回路領域Ｂでは、活
性領域１０が素子分離絶縁層３に囲まれて区画されてい
る。活性領域１０上には、後述するゲート絶縁膜を介し
てゲート電極１１が形成されている。また、シリコン基
板１の活性領域１０のうちのゲート電極１１の両側には
ソース／ドレインとなる不純物拡散層１２ａ，１２ｂが
形成されている。これにより、活性領域１０にはゲート
電極１１，不純物拡散層１２ａ，１２ｂ等からなるＭＯ
Ｓトランジスタが形成される。
【００４５】また、周辺回路領域Ｂでは、上記したビッ
ト線６となる導電パターンがそのまま延在して構成され
る第１の配線６ａが形成されている。第１の配線６ａ
は、後述するコンタクトホールを通して活性領域１０内
の一方の不純物拡散層１２ａに電気的に接続されてい
る。また、他方の不純物拡散層１２ｂには第２の配線１
３がコンタクトホールを通して電気的に接続されてい
る。
【００４６】さらに、周辺回路領域Ｂの素子分離絶縁層
３上には、ゲート電極１１と同じ材料からなる下側配線
１４が形成され、この下側配線１４には、その上方に形
成される第３の配線１５が接続される。なお、図８にお
いて符号４７ａ〜４７ｃは周辺回路領域Ｂの配線６ａ，
１３，１５の上方に形成される二層目の配線を示してい
る。
【００４７】次に、本発明の第１実施形態に係る半導体
装置の製造工程を図９〜図１７に基づいて説明する。そ
れらの図は、図８のIII-III 線とIV-IV 線から見た断面
を示している。まず、図９(a) に示す構造を形成するま
での工程を説明する。ｐ型のシリコン基板１のうちメモ
リセル領域Ａと周辺回路領域Ｂのそれぞれの活性領域
２，１０の周囲には、シャロートレンチアイソレーショ
ン（ＳＴＩ）が素子分離絶縁層３として３００ｎｍの深
さで形成されている。なお、ＳＴＩの代わりに、ＬＯＣ
ＯＳ(local oxidation of silicon)法、その他の方法に
よって形成した絶縁層を用いてもよい。
【００４８】そのような素子分離層絶縁層３を作成した
後に、メモリセル領域Ａと周辺回路領域Ｂのそれぞれの
活性領域２．１０内のシリコン基板１表面を熱酸化する
ことにより、各活性領域２，１０に酸化シリコンよりな
るゲート絶縁膜４ａ，１１ａを形成する。さらに、多結
晶シリコン膜２１とタングステンシリサイド膜２２と保
護絶縁膜２３を順にシリコン基板１の全面に形成する。
保護絶縁膜２３は、後の工程においてＳＡＣ（セルフア
ラインコンタクト）のために使用され、例えば１５０ｎ
ｍのシリコン窒化膜から構成される。
【００４９】その後に、レジストを用いるフォトリソグ
ラフィー法によって、保護絶縁膜２３、タングステンシ
リサイド膜２２及び多結晶シリコン膜２１をパターニン
グすることにより、メモリセル領域Ａでは多結晶シリコ
ン膜２１、タングステンシリサイド膜２２から構成され
るワード線４をゲート電極を兼ねて複数形成し、また、
周辺回路領域Ｂでは多結晶シリコン膜２１、タングステ
ンシリサイド膜２２から構成される複数のゲート電極１
１と下側配線１４を形成する。それらワード線４、ゲー
ト電極１１の上には同じ形状の保護絶縁膜２３が残され
ているが、下側配線１４の少なくとも配線接続部分から
は除去される。
【００５０】なお、ワード線４，ゲート電極１１を構成
する導電膜としては、上記したようなポリサイド構造に
限られるものではなく、多結晶シリコン膜のみ、或いは
ポリメタルを用いてもよい。さらに、メモリセル領域Ａ
と周辺回路領域Ｂのそれぞれの活性領域２，１０におい
て、ワード線４、ゲート電極１１の両側に自己整合的に
ｎ型不純物をイオン注入することにより、活性領域２，
１０のそれぞれにｎ型の不純物拡散層５ａ，５ｂ，１２
ａ，１２ｂを形成する。これにより、メモリセル領域Ａ
ではワード線（ゲート電極）４、不純物拡散層５ａ，５
ｂ等によりＭＯＳトランジスタが形成される。
【００５１】続いて、ワード線４、ゲート電極１１及び
下側配線１４を覆う第１の窒化シリコン膜２４をシリコ
ン基板１上に２０〜１００ｎｍ、例えば５０ｎｍの厚さ
に形成する。その後に、メモリセル領域Ａの第１の窒化
シリコン膜２４をレジスト（不図示）で覆った状態で、
周辺回路領域Ａ内の第１の窒化シリコン膜２４を垂直方
向に異方性エッチングする。これによって、周辺回路領
域Ｂ内の第１の窒化シリコン膜２４はゲート電極１１及
び下側配線１４の側壁にサイドウォールとして残される
が、ゲート電極１１の両側の不純物拡散層１２ａ，１２
ｂ上からは除去されることになる。なお、メモリセル領
域Ａ内では第１の窒化シリコン膜２４はそのままの状態
で残される。
【００５２】レジストを除去した後に、第１の窒化シリ
コン膜２４とゲート電極１１をマスクとして使用し、周
辺回路領域Ｂにおけるゲート電極１１の両側の活性領域
１１に再びｎ型不純物をイオン注入してその活性領域１
１の不純物拡散層１２ａ，１２ｂをＬＤＤ構造にする。
これにより、周辺回路領域Ｂでは、ＬＤＤ構造の不純物
拡散層１２ａ，１２ｂ、ゲート電極１１等からなるＭＯ
Ｓトランジスタが形成される。
【００５３】続いて、シリコン基板１の全面にコバルト
膜を形成した後に、シリコン基板１を加熱して周辺回路
領域Ｂの不純物拡散層１２ａ，１２ｂの表面にコバルト
シリサイド層１２ｃを形成する。未反応のコバルト膜は
ウェットエッチングにより除去される。次に、図９(b)
に示す構造になるまでの工程を説明する。
【００５４】まず、第１の窒化シリコン膜２４、不純物
拡散層１２ａ、１２ｂ等を覆う第２の窒化シリコン膜２
５をシリコン基板１上に２〜１００ｎｍ、例えば２５ｎ
ｍの厚さに形成する。続いて、第２の窒化シリコン膜２
５の上に、ＣＶＤ法により約８００ｎｍの厚さのＢＰＳ
Ｇ膜を第１の層間絶縁膜２６として形成する。さらにＣ
ＭＰ法により第１の層間絶縁膜２６の表面を平坦化す
る。なお、第１の層間絶縁膜２６として酸化シリコンを
形成してもよく、また、第１の層間絶縁膜２６の平坦化
として加熱リフロー方を用いてもよい。
【００５５】次に、図１０(a) に示す構造を形成するま
での工程を説明する。まず、メモリセル領域Ａにおける
活性領域２の不純物拡散層５ａ，５ｂの上に開口を有す
るレジストパターン（不図示）を第１の層間絶縁膜２６
上に形成した後に、そのレジストパターンをマスクに使
用して第１の層間絶縁膜２６、第１及び第２の窒化シリ
コン膜２４，２５を異方性エッチングすることによっ
て、不純物拡散層５ａ，５ｂに到達する深さの第１及び
第２のコンタクトホール２６ａ,２６ｂを形成する。
【００５６】ここで、第１の層間絶縁膜２６のエッチン
グガスとして例えばC4F8とCH2F2 を含む混合ガスを使用
すると、第１及び第２の窒化シリコン膜２４，２５はエ
ッチングストップ層として機能する。さらに、第１及び
第２の窒化シリコン膜２４，２５のエッチンガスとして
CF3 を含むガスを使用する。この場合、少なくとも第１
の窒化シリコン膜２４がワード線４の側部に残るような
エッチング条件とすることにより、コンタクトホール２
６ａ, ２６ｂはワード線４の間にセルフアラインで形成
されることになる。
【００５７】なお、活性領域２の中央に形成された不純
物拡散層５ａ上の第１のコンタクトホール２６ａはビッ
ト線コンタクトに使用され、活性領域２の両端寄りに形
成された不純物拡散層５ｂ上の第２のコンタクトホール
２６ｂはストレージコンタクトに使用される。続いて、
コンタクトホール２６ａ，２６ｂを通して不純物拡散層
５ａ，５ｂにｎ型不純物をイオン注入して、次に形成さ
れるランディングパッドと不純物拡散層５ａ，５ｂとの
コンタクト抵抗を下げるようにする。
【００５８】そして、レジストパターンを除去した後
に、不純物がドープされた非晶質シリコン膜を第１の層
間絶縁膜２６上とメモリセル領域Ａのコンタクトホール
２６ａ，２６ｂ内にＣＶＤ法により形成する。その後
に、第１の層間絶縁膜２６の上の非晶質シリコン膜をＣ
ＭＰ法によって除去する。これにより、第１のコンタク
トホール２６ａ内に埋め込まれた非晶質シリコン膜をビ
ット線用のランディングパッド２７ａとし、また、第２
のコンタクトホール２６ｂ内に埋め込まれた非晶質シリ
コン膜をストレージコンタクト用のランディングパッド
２７ｂとして使用する。
【００５９】その後に、図１０(b) に示すように、第１
の層間絶縁膜２６の上に、ランディングパッド２７ａ，
２７ｂを覆う酸化シリコン膜を第２の層間絶縁膜２８と
して約４００ｎｍの厚さに形成する。次に、第１及び第
２の層間絶縁膜２６、２８にディアルダマシン法により
ビット線、配線を形成する工程に移る。
【００６０】まず、図１１に示すように、第２の層間絶
縁膜２８の上にレジスト２９を塗布し、これを露光、現
像することにより開口２９ａ，２９ｂ，２９ｃ，２９ｄ
を形成する。それらの開口２９ａ，２９ｂ，２９ｃ，２
９ｄは、メモリセル領域Ａのビット線用のランディング
パッド２７ａの上と周辺回路領域Ｂの不純物拡散層１１
ａ，１１ｂ及び下側配線１４の上にそれぞれ形成され
る。
【００６１】次に、レジスト２９をマスクに使用し、C4
F8とCH2F2 を含む混合ガスを使用する反応性イオンエッ
チング（ＲＩＥ）法により第１及び第２の層間絶縁膜２
６，２８をエッチングし、これによりメモリセル領域Ａ
内のランディングパッド２７ａと、周辺回路領域Ｂ内の
不純物拡散層１１ａ，１１ｂの上と下側配線１４の上に
達する第１〜第４のコンタクトホール２８ａ〜２８ｄを
形成する。この場合、第２の窒化シリコン膜２５はエッ
チストップ層として機能するので、第１〜第４のコンタ
クトホール２８ａ〜２８ｄの深さが異なっても素子分離
絶縁層３がエッチングされることは防止される。なお、
第１〜第４のコンタクトホール２８ａ〜２８ｄの下の第
２の窒化シリコン膜２５は反応ガスを変えて選択的にエ
ッチングされる。
【００６２】次に、レジスト２９を除去した後に、周辺
回路領域Ｂのコンタクトホール２８ｂ〜２８ｄのうち第
１の層間絶縁膜２６の部分に有機材料３０を充填する。
さらに、図１２に示すように、第２の層間絶縁膜２８上
に新たにレジスト３１を塗布し、これを露光、現像する
ことにより、メモリセル領域Ａではビット線の形状であ
って周辺回路領域Ｂでは配線の形状の開口３１ａ〜３１
ｃを形成する。そして、開口３１ａ〜３１ｃを通して第
２の層間絶縁膜２８をエッチングし、コンタクトホール
２８ａ〜２８ｄに一部が重なる複数の配線溝２８ｅ〜２
８ｇを第２の層間絶縁膜２８に形成する。それらの配線
溝２８ｅ〜２８ｇの深さはほぼ同じに形成される。
【００６３】この後に、レジスト３１と有機材料３０を
溶剤によって除去する。配線溝２８ｅ〜２８ｇの深さ
は、ビット線６の厚さとその上の後述する窒化シリコン
膜の所望の厚さの合計か、或いは周辺回路領域Ｂ内にの
み配置される配線１３，１５の所望の厚さのうち、厚い
方の膜厚と同じ大きさにする。その深さは、例えば２０
０〜３００ｎｍである。
【００６４】なお、メモリセル領域Ａの配線溝２８ｅは
周辺回路領域Ｂまで延在したパターン形状となってい
る。次に、図１３(a) に示すように、配線溝２８ｅ〜２
８ｇ内面とその下方に突出するコンタクトホール２８ａ
〜２８ｄの内面と第２の層間絶縁膜２８の上面に、第３
の窒化シリコン膜３２を１５ｎｍの厚さに形成する。続
いて、第３の窒化シリコン膜３２を垂直方向にエッチバ
ックすることにより、第３の窒化シリコン膜３２を配線
溝２８ｅ〜２８ｇとコンタクトホール２８ａ〜２８ｄの
それぞれの底部から除去するとともに側壁にのみ残す。
【００６５】次に、配線溝２８ｅ〜２８ｇ及びコンタク
トホール２８ａ〜２８ｄの内部と第２の層間絶縁膜２８
の上に、チタン(Ti)膜３３ａ、窒化チタン(TiN) 膜３３
ｂ及びタングステン（Ｗ）膜３３ｃを順に形成する。こ
れらの膜３３ａ〜３３ｃは、配線溝２８ｅ〜２８ｇを完
全に埋め込む厚さ、例えば、Ti膜３３ａを２０ｎｍ、Ti
N 膜３３ｂを２０ｎｍ、Ｗ膜３３ｃを５００ｎｍの厚さ
とする。
【００６６】次に、図１３(b) に示すように、Ti膜３３
ａ、TiN 膜３３ｂ、Ｗ膜３３ｃをＣＭＰ法により第２の
層間絶縁膜２８の表面から除去する。これによりメモリ
セル領域Ａから周辺回路領域Ｂに続く配線溝２８ｅ内に
残されたTi膜３３ａ、TiN 膜３３ｂ及びＷ膜３３ｃをビ
ット線６、第１の配線６ａとして使用し、周辺回路領域
Ｂの各配線溝２８ｆ、２８ｇ内に残されたTi膜３３ａ、
TiN 膜３３ｂ及びＷ膜３３ｃを第２，第３の配線１３，
１５として使用する。また、メモリセル領域Ａにおいて
ビット線６はコンタクトホール２８ａを通してランディ
ングパッド２７ａに接続され、さらに、周辺回路領域Ｂ
において第１及び第２の配線６ａ，１３は、それぞれコ
ンタクトホール２８ｂ，２８ｃを通して不純物拡散層１
１ａ，１１ｂに接続され、第３の配線１５はコンタクト
ホール２８ｄを通して下側配線１４に接続される。
【００６７】なお、周辺回路領域Ｂ内の第１の配線６ａ
は、メモリセル領域Ａに延在してビット線６に接続され
ている。次に、図１４(a) に示すように、第２の層間絶
縁膜２８、ビット線６、第１、第２及び第３の配線６
ａ，１３，１５の上にレジスト３４を塗布し、これを露
光、現像して、メモリセル領域Ａのビット線６を露出す
る開口３４ａを形成する。その開口３４ａは、図１４
(a) においてはメモリセル領域Ａの周縁部のビット線６
を覆う形状になっているが、メモリセル領域Ａと周辺回
路領域Ｂの境界部分まで露出するような形状にしてもよ
い。
【００６８】その後に、例えば六フッ化硫黄（SF6 ）と
酸素（O2）を含む混合ガスを使用し、基板温度を７０℃
以下に設定する条件下で、開口３４ａを通してビット線
６を構成するＷ膜３３ｃをエッチバックすることにより
メモリセル領域Ａの配線溝２８ｅ内にリセスを形成す
る。エッチバックの深さは、ビット線６が５０〜１００
ｎｍの厚さになる程度とする。続いて、メモリセル領域
Ａの配線溝２８ｅの側壁から露出したTiN 膜３３ｂ、Ti
膜３３ａをウェットエッチング又はドライエッチングに
よって除去する。
【００６９】レジスト３４を除去した後に、ビット線
６、第２の層間絶縁膜２８等の上に第４の窒化シリコン
膜３５を形成する。第４の窒化シリコン膜３５の厚さは
リセス内に完全に埋め込む程度とする。続いて、図１４
(b) に示すように、周辺回路領域Ｂの配線６ａ，１３，
１５が露出するまで第４の窒化シリコン膜３５をＣＭＰ
法により研磨するとともに、メモリセル領域Ａの配線溝
２８ｅ内でビット線６上に第４の窒化シリコン膜３５を
残す。これにより、ビット線６の上面と側壁が第３及び
第４の窒化シリコン膜３２，３５により覆われた状態と
なる。
【００７０】次に、第２の層間絶縁膜２８、ビット線
６，配線６ａ，１３，１５の上にレジスト３６を塗布
し、これを露光、現像することにより、図１５(a) に示
すようにメモリセル領域Ａにおける活性領域２の両側寄
りの不純物拡散層５ｂの上方に開口３６ａを形成する。
その開口３６ａは、ビット線６間に位置するように形成
される。
【００７１】続いて、エッチングガスとして例えばC4F8
とCH2F2 を含む混合ガスを使用し、開口３６ａを通して
第２の層間絶縁膜２８をドライエッチングすることによ
り、ビット線６の間を通ってストレージコンタクト用の
ランディングパッド２７ｂに達する深さのストレージ用
の上側コンタクトホール３７を形成する。即ち、上側コ
ンタクトホール３７はセルフアラインコンタクト（ＳＡ
Ｃ）法によって形成される。これにより、上側コンタク
トホール３７の形成位置にズレが生じたとしても、ビッ
ト線６を覆う第３及び第４の窒化シリコン膜３２，３５
に対して第２の層間絶縁膜２８は選択的にエッチングさ
れるので、ビット線６と上側コンタクトホール３７とが
接触することは防止される。
【００７２】さらに、ｎ型不純物がドープされた多結晶
シリコンを上側コンタクトホール３７内と第２の層間絶
縁膜２８上に形成した後に、第２の層間絶縁膜２８、配
線６ａ，１３，１５等の上の多結晶シリコン膜をＣＭＰ
法によって除去する。これにより、図１５(b) に示すよ
うに、上側のコンタクトホール３７に充填された多結晶
シリコン膜をストレージコンタクトプラグ３８として使
用する。
【００７３】次に、図１６に示すような構造になるまで
の工程を説明する。まず、第２の層間絶縁膜２８、スト
レージコンタクトプラグ３８、第４の窒化シリコン膜３
５及び配線６ａ，１３，１５の上に、膜厚１００ｎｍの
SiO2よりなる第３の層間絶縁膜３９、膜厚５０ｎｍの第
５の窒化シリコン膜４０を順に形成した後に、第５の窒
化シリコン膜４０の上にＢＰＳＧ膜（不図示）を約１．
２μｍの厚さに形成する。
【００７４】さらに、ＢＰＳＧ膜（不図示）、第５の窒
化シリコン膜４０及び第３の層間絶縁膜３９をフォトリ
ソグラフィー法によりパターニングしてメモリセル領域
Ａのキャパシタ形成部分に凹部４１を形成する。そし
て、凹部４１の内面とＢＰＳＧ膜の上面に非晶質シリコ
ン膜を形成する。さらに、非晶質シリコン膜をＣＭＰ法
によりＢＰＳＧ膜の上面から除去する。つづいて、真空
中で非晶質シリコン膜を加熱することにより、非晶質シ
リコン膜の内側にＨＳＧ(hemispherical grainedsilico
n layer) と呼ばれる凹凸を形成する。その加熱によっ
て非晶質シリコン膜は多結晶シリコン膜となり、この多
結晶シリコン膜をキャパシタＱの蓄積電極４２として使
用する。その後に、フッ酸によりＢＰＳＧ膜を除去す
る。
【００７５】さらに、蓄積電極４２表面と第５の窒化シ
リコン膜４０の上に誘電体膜４３を形成し、さらに誘電
体膜４３の上にドープトシリコンよりなる対向電極（セ
ルプレート）４４を形成する。これにより、蓄積電極４
２、誘電体膜４３及び対向電極４４からなるキャパシタ
Ｑが形成される。なお、対向電極４２、誘電体膜４３及
び第５の窒化シリコン膜４０をパターニングして周辺回
路領域Ｂから選択的に除去する。
【００７６】次に、図１７に示すような構図になるまで
の工程を説明する。まず、キャパシタＱを覆う第４の層
間絶縁膜４５を第３の層間絶縁膜３９の上に形成した後
に、第３及び第４の層間絶縁膜３９，４５をパターニン
グして周辺回路領域Ｂの第１、第２及び第３の配線６
ａ，１３，１５のそれぞれの上に上側のコンタクトホー
ル４５ａ〜４５ｃを形成する。さらに、コンタクトホー
ル４５ａ〜４５ｃ内にチタン、窒化チタン、タングステ
ンの３層構造膜を充填して、この３層構造膜をプラグ４
６ａ〜４６ｃとして使用し、さらに、窒化チタン膜、ア
ルミニウム膜及び窒化チタン膜を第４の層間絶縁膜４５
の上に形成し、それらの膜をパターニングして周辺回路
領域Ｂのプラグ４６ａ〜４６ｃの上を通る二層目の配線
４７ａ〜４７ｃを形成する。
【００７７】さらに、二層目の配線４７ａ〜４７ｃを覆
う保護絶縁膜４８を第４の層間絶縁膜４５上に形成す
る。上記した半導体装置において、第２の層間絶縁膜２
８のうちメモリセル領域Ａ及び周辺回路領域Ｂのそれぞ
れに配線溝２８ｅ〜２８ｇを形成し、そしてメモリセル
領域Ａの配線溝２８ｅ内にビット線６を形成し、周辺回
路領域Ｂの配線溝２８ｅ〜２８ｇ内に配線６ａ，１３，
１５を形成し、ついでビット線６を構成する導電膜を選
択的にエッチングして薄層化した後に、配線溝２８ｅ内
において薄いビット線６上に窒化シリコン膜３５を形成
するようにしている。
【００７８】この場合、メモリセル領域Ａのビット線６
と周辺回路領域Ｂの配線６ａ，１３，１５が埋め込まれ
る複数の配線溝２８ｅ〜２８ｇの深さをほぼ同じに形成
し、さらに、ビット線６の上に形成されるセルフアライ
ンコンタクト用の窒化シリコン膜３５を薄層化されたビ
ット線６の上であって配線溝２８ｅの中に選択的に形成
するようにしている。
【００７９】これにより、配線溝２８ｅの深さをメモリ
セル領域Ａと周辺回路領域Ｂとで相違させるためのエッ
チングストップ層（窒化シリコン膜）を第１の層間絶縁
膜２６と第２の層間絶縁膜２８の間に形成する必要はな
く、しかもそのエッチングストップ層を選択的にエッチ
ングする工程も不要となって、スループットの低下が防
止される。
【００８０】また、周辺回路領域Ｂにおける配線６ａ，
１３，１５は、同じ導電膜を２回に分けて形成する構造
とはなっていないので、同じ導電膜にコンタクト界面が
存在しないので、高抵抗化することはない。なお、ビッ
ト線６、配線６ａ，１３，１５を構成する導電膜のう
ち、チタン膜３３ａは密着層として機能し、窒化チタン
膜３３ｂはチタン膜３３ａとタングステン膜３３ｃとの
バリアメタルとして機能する。
【００８１】さらに、メモリセル領域Ａにおいてビット
線６を覆う窒化シリコン膜３５を配線溝２８ｅ内の上部
のみに埋め込むようにしたので、その窒化シリコン膜３
５の上面は周辺回路領域Ｂの配線６ａ，１３．１５の上
面とほぼ同じ高さになり、複数のビット線６の間にセル
フアラインコンタクトで形成されるストレージコンタク
トホール３７の上面の高さを周辺回路領域Ｂの配線６
ａ，１３．１５と同じ高さにすることができるので、ス
トレージコンタクトホール３７は配線６ａ，１３，１５
よりも高くならず、ストレージコンタクトホール３７内
にプラグ３８として埋め込まれる導電膜のカバレッジを
良好にすることができる。
【００８２】また、ビット線６上に形成される窒化シリ
コン膜３５をビット線６と同じ配線溝２８ｅの上部のみ
に埋め込むようにしたので、窒化シリコン膜３５とビッ
ト線６のパターン形状を揃えるために窒化シリコン膜３
５のパターニングとビット線６及び配線６ａ，１３，１
５のパターニングとを連続的に行う必要はなくなり、ビ
ット線６にはオーバーエッチングによる細りは生じな
い。これにより、周辺回路領域Ｂの配線６ａ，１３，１
５よりも薄く形成されるビット線６のパターン精度が向
上する。
【００８３】なお、メモリセル領域Ａ内のビット線６の
ビット線の配線抵抗はおよそ１．５〜５Ω程度である
が、膜厚が薄いのでビット線容量は大きくならない。こ
れに対して、周辺回路領域Ｂ内の配線６ａ、１３，１５
の配線抵抗はおよそ０．２〜０．５Ωであり配線として
十分使用できる値である。 （第２の実施の形態）第１の実施の形態では、図１５
(b) 、図１６に示したように、周辺回路領域Ｂの配線６
ａ，１３，１５を露出させた後に、第３の層間絶縁膜３
９を配線６ａ，１３，１５、第２の層間絶縁膜２８等の
上に形成している。
【００８４】これに対して、本実施形態では、それらの
配線６ａ，１３，１５を第４の窒化シリコン膜３５の研
磨後に露出させない構造と製造方法を採用している。次
に、その詳細を説明する。まず、第１実施形態に係る図
１４(a) に示したように、周辺回路領域Ｂをレジスト３
４で覆った状態で、ビット線６を薄層化することによ
り、第１の配線６ａに対してリセスを形成する。
【００８５】レジスト３４を除去した後に、図１８(a)
に示すようにメモリセル領域Ａのビット線６と周辺回路
領域Ｂの配線６ａ，１３，１５を構成するタングステン
膜３３ｃを５０ｎｍ程度エッチバックする。そのエッチ
バックは、第１実施形態で示したリセス形成のためのエ
ッチング条件とほぼ同じにする。ただし、ビット線６の
膜厚が最終的に約１００ｎｍとなるように２回のエッチ
ング時間を調整する。さらに、配線溝２８ｅ〜２８ｇの
側壁で露出した窒化チタン膜３３ｂ及びチタン膜３３ａ
をウエットエッチング又はドライエッチングして除去す
る。
【００８６】続いて、第２の層間絶縁膜２８、ビット線
６及び配線６ａ，１３，１５の上に第４の窒化シリコン
膜３５を形成する。さらに、図１８(b) に示すように、
第４の窒化シリコン膜３５をＣＭＰ法により研磨して配
線溝２８ｅ〜２８ｇ内にのみ残す。これにより、第４の
窒化シリコン膜３５は、ビット線６のみならず配線６
ａ，１３，１５の上にも残ることになるが、その膜厚
は、ビット線６の上で最も厚くなっている。
【００８７】次に、図１９(a) に示すように、メモリセ
ル領域Ａのビット線６の間を通るストレージコンタクト
ホール３７を第２の層間絶縁膜２８に形成する、続い
て、図１９(b) に示すように、ストレージコンタクトホ
ール３７の中にプラグ３８を充填する。ストレージコン
タクトホール３７とプラグ３８の形成については、第１
実施形態の図１５(a),(b) に示したと同じ方法が採用さ
れ、ストレージコンタクトホール３７とビット線６との
接触は第３及び第４の窒化シリコン膜３２，３５によっ
て阻止される。
【００８８】この後に、図２０に示すように、プラグ３
８、第４の窒化シリコン膜３５を覆う第３の層間絶縁膜
３９を第２の層間絶縁膜２８の上に形成する。さらに、
第５の窒化シリコン膜４０を第３の層間絶縁膜３９上に
形成した後に、第１実施形態と同様な方法によってキャ
パシタＱを形成するその後に、図２１に示すように、第
１実施形態と同様な方法によって、キャパシタＱを覆う
第４の層間絶縁膜４５を形成し、周辺回路領域Ｂの第３
及び第４の層間絶縁膜３９，４５に上側コンタクトホー
ル４５ａ〜４５ｃを形成し、コンタクトホール４５ａ〜
４５ｃ内にプラグ４６ａ〜４６ｃを形成し、第４の層間
絶縁膜４５上に配線４７ａ〜４７ｃを形成し、さらに配
線４７ａ〜４７ｃを覆う保護絶縁膜４８を形成する。
【００８９】ただし、第３及び第４の層間絶縁膜３９，
４５内に上側コンタクトホール４５ａ〜４５ｃを形成す
る場合には、周辺回路領域Ｂの配線６ａ，１３，１５上
の窒化シリコン膜３５においてエッチングが実質的に進
まなくなるので、エッチャントを変えて窒化シリコン膜
３５をエッチングして配線６ａ，１３，１５を露出させ
る必要がある。
【００９０】以上のような半導体装置によれば、第１実
施形態と同じように従来技術の欠点が解消される。しか
も、その半導体装置においては、第４の窒化シリコン膜
３５をビット線６の上だけでなく周辺回路領域Ｂの配線
６ａ，１３，１５の上にも薄く残すようにしたので、第
４の窒化シリコン膜３５を研磨した後に、配線６ａ，１
３，１５が露出しない構造が得られる。これにより、第
４の窒化シリコン膜３５をＣＭＰする際に生じると予想
されるタングステン膜３３ｃのエロージョンが防止さ
れ、配線６ａ，１３，１５の抵抗を均一化する効果があ
る。
【００９１】なお、図１８〜図２１に示した構成のメモ
リセル領域Ａと周辺回路領Ｂは、図８と同じ平面構成を
有している。 （第３の実施の形態）第２の実施の形態では、配線溝２
８ｅ〜２８ｇ内で第４の窒化シリコン膜３５を配線６
ａ，１３，１５上に薄く残すことにより、第４の窒化シ
リコン膜３５の研磨の際の配線６ａ，１３，１５のエロ
ージョンを防止している。
【００９２】これに対して本実施形態では、第２実施形
態とは異なる方法によって配線６ａ，１３，１５のエロ
ージョンを防止する構造及び工程を採用している。その
詳細を以下に説明する。まず、第１実施形態の図１３
(a) に示したように、配線溝２８ｅ〜２８ｇ内にビット
線６、配線６ａ，１３，１５を形成する。
【００９３】次に、図２２(a) に示すように、ビット線
６、配線６ａ，１３，１５及び第２の層間絶縁膜２８上
にSiO2膜４９をＣＶＤ法により５０ｎｍの厚さに形成す
る。続いて、SiO2膜４９の周辺回路領域Ｂを覆うレジス
ト５０を形成する。そして図２２(b) に示すように、レ
ジスト５０をマスクに使用し、C4F8とCH2F2 を含む混合
ガスを使用する反応性イオンエッチング法によりSiO2膜
４９をエッチングしてメモリセル領域Ａのビット線６を
露出させる。続いて、エッチングガスを変えてビット線
６をエチングしてリセスを形成する。ビット線６のエッ
チング条件は、第１実施形態と同じように設定してビッ
ト線６を約１００ｎｍの厚さになるまで薄層化する。
【００９４】次に、図２３に示す構造となるまでの工程
を説明する。まず、SiO2膜４９、第２の層間絶縁膜２
８、ビット線６及び配線６ａ，１３，１５の上に第４の
窒化シリコン膜３５をＣＶＤ法により形成する。さら
に、図２３に示すように、第４の窒化シリコン膜３５を
ＣＭＰ法により研磨して周辺回路領域ＢのSiO2膜４９の
上から選択的に除去する。この場合、SiO2膜４９は研磨
停止膜となるので、第４の窒化シリコン膜３５は、メモ
リセル領域Ａの配線溝２８ｅ内と、メモリセル領域Ａの
第２の層間絶縁膜２８上にも薄く残される。
【００９５】続いて、SiO2膜４９、第４の窒化シリコン
膜３５の上にレジスト５１を塗布し、これを露光、現像
してストレージコンタクト用のランディングパッド２７
ｂの上に開口５１ａを形成する。さらに、開口５１ａを
通して第２の層間絶縁膜２８及び第４の窒化シリコン膜
３５をエッチングしてストレージコンタクトホール３７
ａを形成する。この場合、第４の窒化シリコン膜３５と
第２の層間絶縁膜２８はエッチング条件を変えてエッチ
ングする。
【００９６】レジスト５１を除去した後には図２４(a)
に示すような断面が得られる。次に、ストレージコンタ
クトホール３７ａ内に完全に充填される厚さに形成した
後に、第４の窒化シリコン膜３５及びSiO2膜４９上に形
成されたドープトポリシリコン膜をＣＭＰ法により研磨
してストレージコンタクトホール３７ａ内にのみ残す。
ストレージコンタクトホール３７ａ内に残ったドープト
ポリシリコン膜は、図２４(b) に示すように、ストレー
ジコンタクトプラグ３８ａとして使用される。
【００９７】ところで、ストレージコンタクトホール３
７ａは、第１及び第２実施形態のストレージコンタクト
ホール３７よりもSiO2膜４９の膜厚分だけ深くなるが、
その膜厚はその中に充填されるストレージコンタクトプ
ラグ３８ａのカバレッジを劣化させるほどではない。ま
た、メモリセル領域Ａにおいて、ビット線６上に形成さ
れた第４の窒化シリコン膜３５は、配線溝２８ｅ内のみ
ならず配線溝２８ｅの周辺の第２の層間絶縁膜２８の上
にも形成されるために、ストレージコンタクトホール３
７ａを形成するためのエッチングの際には、まず、第２
の層間絶縁膜２８上に残された厚さ分だけ第４の窒化シ
リコン膜３５をコントロールエッチングし、その後に第
２の層間絶縁膜２８をエッチングすることになる。そし
て、第２の層間絶縁膜２８を選択エッチングする際に
は、ビット線６の直上の第４の窒化シリコン膜３５のエ
ッチングは阻止されるので、ストレージコンタクトホー
ル３７ａが自己整合的に形成されることは第１実施形態
と同様である。
【００９８】この後に、図２５に示すような構造となる
までの工程を説明する。まず、ストレージコンタクトプ
ラグ３８ａ、第４の窒化シリコン膜３５及びSiO2膜４９
の上に第３の層間絶縁膜３９を形成する。さらに、第５
の窒化シリコン膜４０を第３の層間絶縁膜３９上に形成
した後に、第１実施形態と同様な方法によってキャパシ
タＱを形成するその後に、第１実施形態と同様な方法に
よって、キャパシタＱを覆う第４の層間絶縁膜４５を形
成し、周辺回路領域Ｂの第３及び第４の層間絶縁膜３
９，４５とSiO2膜４９に上側コンタクトホール４５ａ〜
４５ｃを形成し、コンタクトホール４５ａ〜４５ｃ内に
プラグ４６ａ〜４６ｃを形成し、第４の層間絶縁膜４５
上に配線４７ａ〜４７ｃを形成し、さらに配線４７ａ〜
４７ｃを覆う保護絶縁膜４８を形成する。
【００９９】以上のような半導体装置によれば、第１実
施形態と同じように従来技術の欠点が解消される。しか
も、その半導体装置においては、周辺回路領域Ｂの配線
６ａ，１３，１５等をSiO2膜４９で覆った状態で第４の
窒化シリコン膜３５を全面に形成し、ついで第４の窒化
シリコン膜３５を選択研磨するようにしたので、第４の
窒化シリコン膜３５を研磨した後に配線６ａ，１３，１
５が露出しない構造が得られる。これにより、第４の窒
化シリコン膜３５の研磨の際に生じると予想されるタン
グステン膜３３ｃのエロージョンが防止され、配線６
ａ，１３，１５の抵抗を均一化する効果がある。
【０１００】なお、図２２〜図２５に示した構成のメモ
リセル領域Ａと周辺回路領Ｂは、図８と同じ平面構成を
有している。 （第４の実施の形態）第１、第２及び第３の実施の形態
に係る半導体装置においては、ビット線、配線をディユ
アルダマシン法により形成したが、本実施形態ではシン
グルダマシン法によって形成する工程について説明す
る。
【０１０１】まず、第１実施形態の図１０(a) に示した
ように、メモリセル領域Ａ内の第１の層間絶縁膜２６の
コンタクトホール２６ａ，２６ｂ内にランディングパッ
ド２７ａ，２７ｂを形成する。次に、図２６(a) に示す
構造になるまでの工程について説明する。まず、ランデ
ィングパッド２７ａ，２７ｂと第１の層間絶縁膜２６の
上に、SiO2膜５２をＣＶＤ法により１００ｎｍの厚さに
形成する。
【０１０２】続いて、フォトリソグラフィー法により第
１の層間絶縁膜２６とSiO2膜５２をパターニングし、こ
れによりメモリセル領域Ａ内のランディングパッド２７
ａと、周辺回路領域Ｂ内の不純物拡散層１１ａ，１１ｂ
の上と下側配線１４の上とに達する第１〜第４のコンタ
クトホール５２ａ〜５２ｄを形成する。この場合、第２
の窒化シリコン膜２５はエッチストップ層として機能す
るので、第１〜第４のコンタクトホール５２ａ〜５２ｄ
の深さが異なっても素子分離絶縁層３がエッチングされ
ることは防止される。なお、第１〜第４のコンタクトホ
ール５２ａ〜５２ｄの下の第２の窒化シリコン膜２５は
反応ガスを変えて選択的にエッチングされる。
【０１０３】次に、図２６(b) に示す構造になるまでの
工程について説明する。まず、第１〜第４のコンタクト
ホール５２ａ〜５２ｄの内部と第１の層間絶縁膜２６の
上に、膜厚２０ｎｍのTi膜５３ａと膜厚２０ｎｍのTiN
膜５３ｂとＷ膜５３ｃを順に形成する。タングステン膜
５３ｃは、周辺回路領域Ｂの第２〜第３のコンタクトホ
ール５２ｂ〜５２ｄを完全に埋め込む厚さとする。
【０１０４】続いて、第１の層間絶縁膜２６上のTi膜５
３ａ、TiN 膜５３ｂ及びＷ膜５３ｃをＣＭＰ法によって
除去する。これにより、メモリセル領域Ａのビット線用
のランディングパッド２７ａの上には、Ti膜５３ａ、Ti
N 膜５３ｂ及びＷ膜５３ｃよりなるビット線用のコンタ
クトパッド５４ａが形成され、また、周辺回路領域Ｂの
不純物拡散層１２ａ，１２ｂと下側配線１４の上には、
それぞれTi膜５３ａ、TiN 膜５３ｂ及びＷ膜５３ｃより
なる一層目のコンタクトプラグ５４ｂ〜５４ｄが形成さ
れる。
【０１０５】次に、図２７(a) に示す構造になるまでの
工程について説明する。まず、SiO2膜５２とコンタクト
プラグ５４ａ〜５４ｄの上に、膜厚２００〜３００ｎｍ
のSiO2よりなる第２の層間絶縁膜２８を形成する。さら
に、フォトリソグラフィー法により第２の層間絶縁膜２
８をパターニングすることにより、メモリセル領域Ａで
はビット線形状であって周辺回路領域Ｂでは配線形状の
配線溝２８ｅ〜２８ｇを形成する。それらの配線溝２８
ｅ〜２８ｇはコンタクトプラグ５４ａ〜５４ｄに達する
深さに形成される。
【０１０６】なお、メモリセル領域Ａの配線溝２８ｅは
周辺回路領域Ｂまで延在したパターン形状となってい
る。続いて、配線溝２８ｅ〜２８ｇ内面に第３の窒化シ
リコン膜３２を形成した後に、第３の窒化シリコン膜３
２を垂直方向にエッチングすることにより、第３の窒化
シリコン膜３２を配線溝２８ｅ〜２８ｇの側壁にのみ残
す。
【０１０７】次に、図２７(b) に示す構造になるまでの
工程について説明する。まず、配線溝２８ｅ〜２８ｇ内
部と第２の層間絶縁膜２８上にTi膜５５ａ、TiN 膜５５
ｂ及びＷ膜５５ｃを順に形成する。例えば、Ti膜５５ａ
の膜厚を２０ｎｍ、TiN 膜５５ｂの膜厚を２０ｎｍと
し、Ｗ膜３３ｃの膜厚を配線溝２８ｅ〜２８ｇを完全に
埋め込む厚さとする。
【０１０８】続いて、Ti膜５５ａ、TiN 膜５５ｂ、Ｗ膜
５５ｃをＣＭＰ法により第２の層間絶縁膜２８の表面か
ら除去する。これによりメモリセル領域Ａから周辺回路
領域Ｂに続く配線溝２８ｅ内に残されたTi膜５５ａ、Ti
N 膜５５ｂ及びＷ膜５５ｃをビット線６、第１の配線６
ａとして使用し、周辺回路領域Ｂの各配線溝２８ｆ、２
８ｇ内に残されたTi膜５５ａ、TiN 膜５５ｂ及びＷ膜５
５ｃを第２，第３の配線１３，１５として使用する。
【０１０９】これにより、メモリセル領域Ａではビット
線６はビット線用のコンタクトプラグ５４を介してラン
ディングパッド２７ａに接続される。また、周辺回路領
域Ｂにおいて、第１及び第２の配線６ａ，１３はそれぞ
れ一層目のコンタクトプラグ５４ｂ，５４ｃを介して不
純物拡散層１１ａ，１１ｂに接続され、さらに、第３の
配線１５は一層目のコンタクトプラグ５４ｄを介して下
側配線１４に接続される。なお、周辺回路領域Ｂ内の第
１の配線６ａは、メモリセル領域Ａに延在してビット線
６に接続されている。
【０１１０】次に、図２８(a) に示すように、周辺回路
領域Ｂの第１、第２及び第３の配線６ａ，１３，１５を
レジスト５６で覆った状態で、ビット線６を構成するＷ
膜３３ｃをエッチバックすることによりメモリセル領域
Ａの配線溝２８ｅ内にリセスを形成する。エッチバック
の深さは、ビット線６が５０〜１００ｎｍの厚さになる
程度とする。続いて、メモリセル領域Ａの配線溝２８ｅ
の側壁から露出したTiN 膜３３ｂ、Ti膜３３ａをウェッ
トエッチング又はドライエッチングによって除去する。
【０１１１】なお、図２８(a) においては、ビット線６
のうちメモリセル領域Ａの外周縁よりも内側にリセスが
形成される構造となっているが、メモリセル領域Ａと周
辺回路領域Ｂの境界に至る領域までリセスを形成しても
よい。次に、ビット線６、第２の層間絶縁膜２８等の上
に第４の窒化シリコン膜３５を形成する。続いて、図２
８(b) に示すように、周辺回路領域Ｂの配線６ａ，１
３，１５が露出するまで第４の窒化シリコン膜３５をＣ
ＭＰ法により研磨するとともに、メモリセル領域Ａの配
線溝２８ｅ内においてビット線６上に第４の窒化シリコ
ン膜３５を残す。これにより、ビット線６の上面と側壁
が第３及び第４の窒化シリコン膜３２，３５により覆わ
れた状態となる。
【０１１２】次に、第２の層間絶縁膜２８、ビット線６
及び配線６ａ，１３，１５の上にレジスト５６を塗布
し、これを露光、現像することにより、図２９(a) に示
すようにメモリセル領域Ａのストレージコンタクト用の
ランディングパッド２７ｂの上方に開口５６ａを形成す
る。その開口５６ａは、ビット線６間に位置するように
形成される。
【０１１３】続いて、レジスト５６をマスクに使用して
第２の層間絶縁膜２８をドライエッチングすることによ
り、ビット線６の間を通ってストレージコンタクト用の
ランディングパッド２７ｂに達する深さのストレージ用
の上側コンタクトホール３７を形成する。この場合、上
側コンタクトホール３７の形成位置にズレが生じたとし
ても、第３及び第４の窒化シリコン膜３２，３５に対し
て第２の層間絶縁膜２８は選択的にエッチングされるの
で、ビット線６と上側コンタクトホール３７とが接触す
ることは防止される。
【０１１４】さらに、レジスト５６を除去した後に、ｎ
型不純物がドープされた多結晶シリコンを上側コンタク
トホール３７内と第２の層間絶縁膜２８上に形成する。
続いて、第２の層間絶縁膜２８上の多結晶シリコン膜を
ＣＭＰ法によって除去する。これにより、図２９(b) に
示すように、上側のコンタクトホール３７内に残された
多結晶シリコン膜をストレージコンタクトプラグ３８と
して使用する。
【０１１５】この後に、図３０に示すような構造となる
までの工程を説明する。まず、ストレージコンタクトプ
ラグ３８ａ、第４の窒化シリコン膜３５及びSiO2膜４９
の上に第３の層間絶縁膜３９を形成する。さらに、第５
の窒化シリコン膜４０を第３の層間絶縁膜３９上に形成
した後に、第１実施形態と同様な方法によってキャパシ
タＱを形成するその後に、第１実施形態と同様な方法に
よって、キャパシタＱを覆う第４の層間絶縁膜４５を形
成し、周辺回路領域Ｂの第３及び第４の層間絶縁膜３
９，４５とSiO2膜４９に上側コンタクトホール４５ａ〜
４５ｃを形成し、コンタクトホール４５ａ〜４５ｃ内に
プラグ４６ａ〜４６ｃを形成し、第４の層間絶縁膜４５
上に配線４７ａ〜４７ｃを形成し、さらに配線４７ａ〜
４７ｃを覆う保護絶縁膜４８を形成する。
【０１１６】上記した半導体装置において、第２の層間
絶縁膜２８にほぼ同じ深さに形成された複数の配線溝２
８ｅ〜２８ｇ内にビット線６、配線６ａ，１３，１５を
形成した後に、ビット線６の上部を選択的にエッチング
して薄層化し、その薄層化された部分に窒化シリコン膜
３５を形成するようにしている。これにより、複数の配
線溝２８ｅ〜２８ｇの深さをメモリセル領域Ａと周辺回
路領域Ｂとで相違させるためのエッチングストップ層
（窒化シリコン膜）を第１の層間絶縁膜２６と第２の層
間絶縁膜２８の間に形成する必要はなく、しかもそのエ
ッチングストップ層を選択的にエッチングする工程も不
要となって、スループットの低下が防止される。
【０１１７】また、周辺回路領域Ｂにおける配線６ａ，
１３，１５には、同じ導電膜を２回に分けて形成する構
造とはなっていないので、３層構造以外のコンタクト界
面が存在せず、高抵抗化することはない。さらに、メモ
リセル領域Ａにおいてビット線６を覆う窒化シリコン膜
３５を配線溝２８ｅ内の上部のみに埋め込むようにした
ので、その窒化シリコン膜３５の上面は周辺回路領域Ｂ
の配線６ａ，１３．１５の上面とほぼ同じ高さになり、
ビット線６の間にセルフアラインコンタクトで形成され
るストレージコンタクトホール３７の上面の高さを周辺
回路領域Ｂの配線６ａ，１３．１５上面と同じ高さにす
ることができるので、ストレージコンタクトホール３７
は配線６ａ，１３，１５よりも高くならず、ストレージ
コンタクトホール３７内にプラグ３８として埋め込まれ
る導電膜のカバレッジを良好にすることができる。
【０１１８】また、ビット線６上に形成される窒化シリ
コン膜３５は、ビット線６及び配線６ａ，１３，１５の
パターン形成と膜厚調整を行った後に形成されるので、
窒化シリコン膜３５のパターニングとビット線６及び配
線６ａ，１３，１５のパターニングとを連続的に行う必
要はなくなり、ビット線６にはオーバーエッチングによ
る細りは生じない。これにより、周辺回路領域Ｂの配線
６ａ，１３，１５よりも薄く形成されるビット線６のパ
ターン精度が向上する。
【０１１９】なお、本実施形態においても、第２、第３
の実施形態に示したように、ビット線６が形成された配
線溝２８ｅに埋め込まれる第３の窒化シリコン膜３５を
ＣＭＰする際に、周辺回路領域Ｂの第１〜第３の配線６
ａ，１３，１５を絶縁膜に覆う構造を採用してもよい。 （第５の実施の形態）上記した実施の形態においては、
メモリセル領域Ａのビット線６の膜厚を周辺回路領域Ｂ
の配線６ａ，１３，１５よりも薄く形成している。そし
て、図３１に示すように、ビット線６を薄くするほどビ
ット線容量は小さくなる。
【０１２０】周辺回路領域Ｂにおいても、部分的に素子
間の配線を薄くして配線間のカップリング容量を低減し
たい部分がある。例えば、ブートストラップ回路や電源
ジェネレータでは、配線の寄生容量を低減することによ
り電源の発生効率を高くすることができる。また、オシ
レータの高速動作部分では、主に抵抗がオシレータ遅延
時間を律速するが、ロウパワー部分では配線の寄生容量
を低減することにより消費電力の削減が可能である。
【０１２１】図３２は、図８に示した周辺回路領域Ｂを
さらに広く示した平面図であり、図８と同じ符号は同じ
要素を示している。また、図３３は、図３２のＶ−Ｖ線
とVI−VI線から見た断面図であり、図１６と同じ符号は
同じ要素を示している。図３２，図３３において、メモ
リセル領域Ａは第１実施形態と同じ構造を有している。
また、それらの図において、周辺回路領域Ｂでは、第１
実施形態で示した活性領域１０の他に第２、第３の活性
領域６１，６２が素子分離絶縁層３によって囲まれてい
る。
【０１２２】第２及び第３の活性領域６１，６２上には
それぞれ２つのゲート電極６３ａ，６３ｂ，６４ａ，６
４ｂがゲート絶縁膜（不図示）を介して形成されてい
る。また、第２及び第３の活性領域６１，６２のそれぞ
れにおいて、ゲート電極６３ａ，６３ｂ，６４ａ，６４
ｂの両側にはＬＤＤ構造の不純物拡散層６６ａ〜６６
ｃ，６７ａ〜６７ｃが形成されている。これらにより、
第２及び第３の活性領域６１，６２には、それぞれＭＯ
Ｓトランジスタが２つづ形成されている。
【０１２３】それらのＭＯＳトランジスタは、第１実施
形態で示した第１の層間絶縁膜２６によって覆われてい
る。また、周辺回路領域Ｂの第１及び第２の層間絶縁膜
２６，２８において、各不拡散層６６ａ〜６６ｃ，６７
ａ〜６７ｃのそれぞれの上にはコンタクトホール６８ａ
〜６８ｆが形成されている。さらに、コンタクトホール
６８ａ〜６８ｆの上を通る配線溝６９ａ〜６９ｈが第２
の層間絶縁膜２８の上部に形成されている。それらの配
線溝６９ａ〜６９ｈは、第１実施形態で示した配線溝２
８ｅ〜２８ｇと同じ工程で同じ深さに形成され、全ての
配線溝２８ｅ〜２８ｇ，６９ａ〜６９ｈの底面はシリコ
ン基板１の上面からほぼ同じ高さとなっている。
【０１２４】また、周辺回路領域Ｂの新たに示した配線
溝６９ａ〜６９ｈには、第１実施形態で示した第１〜第
３の配線６ａ，１３，１５と同じ構造の配線７０ａ〜７
０ｇが形成されている。それらの配線７０ａ〜７０ｇの
うち、ブートストラップ回路、電源ジェネレータ、オシ
レータを構成するものの一部は、ビット線６と同じよう
に薄層化され、その上には第１実施形態で示した第４の
窒化シリコン膜３５が形成されている。
【０１２５】なお、図３３において、符号７１ａ〜７１
ｃは、第４の層間絶縁膜４５に形成されて周辺回路領域
Ｂの不純物拡散層６６ｃ、６７ａ，６７ｃに電気的に接
続されるプラグを示し、符号７２ａ，７２ｂは、周辺回
路領域Ｂにおいて第４の層間絶縁膜の上に形成され且つ
プラグに接続される二層目の配線を示している。上記し
た周辺回路領域Ｂにおいて第２の層間絶縁膜２８に形成
された配線溝６９ａ〜６９ｈ内の配線７０ａ〜７０ｇの
うちの一部が薄層化されているので、配線間の寄生容量
の低減が図れる。
【０１２６】なお、周辺回路領域Ｂにおいて、薄層化さ
れる配線７０ａ、７０ｂ、７０ｃ、７０ｄ，７０ｆの部
分は、第４の層間絶縁膜４５に形成されるプラグ７１ａ
〜７１ｃが接続されない部分であることが好ましい。こ
れは、プラグ７１ａ〜７１ｃが埋め込まれるコンタクト
ホールを、エッチャントを変えずに容易に形成するため
である。 （その他の実施の形態）上記した実施形態の半導体装置
において、ビット線及び配線を構成する材料として主と
してタングステンを適用したが、銅、アルミニウム、シ
リサイド／ポリシリコンの二層構造、その他の導電材料
を使用してもよい。
【０１２７】また、上記した実施形態の半導体装置にお
いて、ビット線の上に形成される窒化シリコンの代わり
に、窒化酸化シリコンのような酸化シリコンに対して選
択的にエッチングできる絶縁材料を用いてもよい。さら
に、上記した半導体装置において、メモリセル領域Ａの
ストレージコンタクトプラグ３８，３８ａに接続される
キャパシタＱの蓄積電極４２を金属から構成してもよ
い。例えば、蓄積電極４２をプラチナ、ルテニウム、酸
化ルテニウム、ルテニウム酸ストロンチウムから形成し
てもよい。酸化ルテニウムを蓄積電極として使用する場
合には、誘電体膜４３として例えばチタン酸ストロンチ
ウムバリウム（ＢＳＴ）、チタン酸ストロンチウム（Ｓ
ＴＯ）、酸化タンタル、ＰＺＴ等の酸化物を使用しても
よい。また、対向電極４４として蓄積電極４２と同じ材
料を使用してもよい。
【０１２８】さらに、上記した実施形態では、ビット線
６、配線６ａ，１３，１５を構成する導電膜を第２の層
間絶縁膜２８から除去するためにＣＭＰ法を用いている
が、エッチバックを用いてもよい。 （付記１）半導体基板の第１の領域の上にゲート絶縁膜
を介して形成されるゲート電極と、該ゲート電極の両側
の前記半導体基板に形成される第１及び第２の不純物拡
散層から構成されるトランジスタと、前記半導体基板の
第２の領域の上に形成される導電パターンと、前記半導
体基板の上に形成されて前記トランジスタと前記導電パ
ターンを覆う第１の絶縁膜と、前記第１の領域におい
て、前記トランジスタよりも上の位置で前記第１の絶縁
膜に形成された第１の配線溝と、前記第２の領域におい
て、前記第１の絶縁膜に形成され、且つ前記第１の配線
溝と実質的に同じ深さを有する第２の配線溝と、前記第
１の配線溝の下の前記第１の絶縁膜内であって前記トラ
ンジスタの前記第１の不純物拡散層の上に形成される第
１のホールと、前記第１の配線溝の下部に埋め込まれ且
つ前記第１のホールを通して前記第１の不純物拡散層に
電気的に接続される第１の配線と、前記第１の配線溝の
上部に埋め込まれ、且つ前記第１の絶縁膜と異なる材料
から形成された第２の絶縁膜と、前記第２の配線溝内で
前記第１の配線と同じ導電材から構成され、且つ前記第
１の配線よりも厚く形成され、前記導電パターンに電気
的に接続される第２の配線とを有することを特徴とする
半導体装置。 （付記２）前記第１の領域はメモリセル領域であって前
記第１の配線はビット線であり、前記第２の領域は周辺
回路領域であり、前記導電パターンは第３の不純物拡散
層又は下側配線であることを特徴とする付記１に記載の
半導体装置。 （付記３）前記第２の配線溝は、前記第１の配線溝に繋
がっていることを特徴とする付記１に記載の半導体装
置。 （付記４）前記第２の領域の前記第１の絶縁膜には、第
３の配線溝が形成され、前記第３の配線溝の下部には前
記第１の配線と同じ厚さの第３の配線が埋め込まれてい
ることを特徴とする付記１に記載の半導体装置。 （付記５）前記第１の絶縁膜は、酸化シリコン又は不純
物含有酸化シリコンからなり、前記第２の絶縁膜は窒化
シリコン又は窒化酸化シリコンから形成されていること
を特徴とする付記１又は付記４に記載の半導体装置。 （付記６）前記第２の配線溝において、前記第２の配線
の上にも前記第２の絶縁膜が形成されていることを特徴
とする付記１又は付記５に記載の半導体装置。 （付記７）前記第２の領域において、前記第１の絶縁膜
の上には前記第２の配線を覆い且つ前記第２の絶縁膜と
は異なる材料からなる第３の絶縁膜が形成され、前記第
１の領域において、前記第２の絶縁膜は前記第１の配線
溝内のみならず前記第１の絶縁膜の上に前記第３の絶縁
膜と同じ厚さに形成されていることを特徴とする付記１
又は付記５に記載の半導体装置。 （付記８）前記第１の領域において前記第１の配線溝は
複数形成され、前記第１の配線溝の間であって前記トラ
ンジスタの第２の不純物拡散層の上の前記第１の層間絶
縁膜には第２のホールが形成され、該第２のホール内に
は導電性プラグが埋め込まれていることを特徴とする付
記１に記載の半導体装置。 （付記９）前記第１の絶縁膜の上には、前記第２のホー
ル内の前記導電性プラグに接続される下部電極を有する
キャパシタが形成されていることを特徴とする付記８に
記載の半導体装置。 （付記１０）前記第２のホールの下には導電材が埋め込
まれる第３のホールが形成されていることを特徴とする
付記８に記載の半導体装置。 （付記１１）前記第１のホールと前記第１の不純物拡散
層の間には、導電材が埋め込まれる第４のホールが形成
されていることを特徴とする付記１に記載の半導体装
置。 （付記１２）半導体基板の第１の領域の上に第１のゲー
ト絶縁膜を介してゲート電極を形成する工程と、前記ゲ
ート電極の両側の前記半導体基板に第１及び第２の不純
物拡散層を形成する工程と、前記半導体基板の第２の領
域に導電パターンを形成する工程と、前記半導体基板の
上に、前記トランジスタ及び前記導電パターンを覆う第
１の絶縁膜を形成する工程と、前記第１の領域におい
て、前記第１の絶縁膜をパターニングすることにより、
前記第１の不純物拡散層の上に第１のホールを形成する
工程と、前記第１の絶縁膜をパターニングすることによ
り、前記第１の領域では前記第１のホールを含む領域に
複数の第１の配線溝を形成し、前記第２の領域では前記
第１の配線溝と実質的に同じ深さを有する第２の配線溝
を形成する工程と、前記第１の配線溝と前記第２の配線
溝の中と前記半導体基板の上に導電膜を形成する工程
と、前記導電膜を前記第１の絶縁膜の上から除去するこ
とにより、前記導電膜から構成されて第１のホールを通
して前記第１の不純物拡散層に電気的に接続される第１
の配線を前記第１の配線溝の中に形成するとともに、前
記導電膜から構成されて前記導電パターンに接続される
第２の配線を前記第２の配線溝の中に形成する工程と、
前記第１の配線を薄層化することにより前記第１の配線
溝の上部に空間を形成する工程と、前記第１の配線溝の
中と前記第１の絶縁膜の上に、前記第１の絶縁膜とは異
なる材料からなる第２の絶縁膜を形成する工程と、前記
第２の絶縁膜を薄層化して少なくとも前記第１の配線溝
の中の前記第１の配線の上に残す工程とを有することを
特徴とする半導体装置の製造方法。 （付記１３）前記第２の配線溝は、前記第１の配線溝に
繋がって形成されることを特徴とする付記１２に記載の
半導体装置の製造方法。 （付記１４）前記第１及び第２の配線溝は、前記第１の
ホール内に導電材を充填した後に形成されることを特徴
とする付記１２に記載の半導体装置の製造方法。 （付記１５）前記第１のホールを形成する前に、前記第
１のホールと前記第１の不純物拡散層の間に導電性プラ
グを形成する工程をさらに有することを特徴とする付記
１２に記載の半導体装置の製造方法。 （付記１６）前記第２の絶縁膜は、化学機械研磨法又は
エッチバックによって前記第１の絶縁膜の表面から除去
されることを特徴とする付記１２に記載の半導体装置の
製造方法。 （付記１７）前記第１の配線を薄層化した後に、さらに
前記第１の配線及び前記第２の配線を同時に薄層化する
ことにより、前記第２の絶縁膜を薄層化した後に、前記
第２の絶縁膜を前記前記第２の配線溝内の前記第２の配
線の上にも残す工程をさらに有することを特徴とする付
記１２に記載の半導体装置の製造方法。 （付記１８）前記第２の絶縁膜と異なる材料からなる第
３の絶縁膜を前記第１の絶縁膜と前記第１及び第２の配
線の上に形成し、さらに前記第３の絶縁膜をパターニン
グして前記第１の配線を露出した後に、前記第１の配線
の薄層化と前記第２の絶縁膜の薄層化が行われることを
特徴とする付記１２に記載の半導体装置の製造方法。 （付記１９）第２の絶縁膜を前記第１の配線溝内に埋め
込んだ後に、前記第１の領域の前記第１の絶縁膜を選択
的にパターニングすることにより、前記第１の配線の間
であって前記第２の不純物拡散層の上に第３のホールを
形成する工程と、前記第３のホール内に導電材を充填し
て上側の導電性プラグを形成して前記第２の不純物拡散
層に電気的に接続する工程をさらに有することを特徴と
する付記１２に記載の半導体装置の製造方法。 （付記２０）前記第１の絶縁膜の上において、前記上側
の導電性プラグを介して前記第２の不純物拡散層に電気
的に接続されるキャパシタ下部電極を形成する工程と、
前記キャパシタ下部電極の表面に誘電体膜を形成する工
程と、前記誘電体膜の上にキャパシタ上部電極を形成す
る工程とをさらに有することを特徴とする付記１９に記
載の半導体装置の製造方法。 （付記２１）前記第１及び第２の配線溝の形成と同時
に、前記第２の領域の前記第１の絶縁膜に底面が前記第
１の配線溝と同じ深さの第３の配線溝を形成する工程
と、前記第３の配線溝内に、前記第１の配線と同じ厚さ
の第３の配線を形成する工程を有することを特徴とする
付記１２に記載の半導体装置の製造方法。
【０１２９】
【発明の効果】以上述べたように本発明によれば、半導
体基板上に形成される第１の絶縁膜のうち、第１の領域
に形成される第１の配線溝と第２の領域に形成される第
２の配線溝の深さを同じにし、第１の配線溝内に埋め込
まれる第１の配線の膜厚を第２の配線溝内に埋め込まれ
る第２の配線よりも薄くし、その薄くされた第１の配線
の上に第２の絶縁膜を形成するようにしている。
【０１３０】これにより、複数の配線溝の深さを第１の
領域と第２の領域とで相違させる必要が無くなり、配線
溝の深さを変えるためのエッチングストップ層の形成と
エッチングが不要となって、スループットの低下を防止
できる。また、第１の配線溝内に形成された第１の配線
と第２の配線溝内に形成された第２の配線の膜厚は、第
１の配線の薄層化によって調整されるので、第２の配線
溝内で同じ導電膜を２回に分けて形成する必要はなくな
り、コンタクト界面の発生を抑制して高抵抗化を防止で
きる。
【０１３１】さらに、第１の領域において第１の配線を
覆う第２の絶縁膜を第１の配線溝内の上部のみに埋め込
むようにしたので、第２の絶縁膜の上面は第２の領域の
第２の配線の上面とほぼ同じ高さとなり、複数の第１の
配線間にセルフアラインで形成されるホールの上面を第
２の領域の第２の配線と同じ高さにすることができるの
で、そのホールを浅く形成して、そのホール内にプラグ
として埋め込まれる導電膜のカバレッジを良好にするこ
とができる。
【０１３２】また、第１の配線上に形成される第２の絶
縁膜は、第１の配線及び第２の配線のパターン形成と膜
厚調整を行った後に形成されるので、第２の絶縁膜のパ
ターニングと第１及び第２の配線のパターニングとを連
続的に行う必要はなくなり、第１の配線にはオーバーエ
ッチングによる細りは生じない。これにより、薄く形成
される第１の配線のパターン精度を向上することができ
る。
【図面の簡単な説明】
【図１】図１は、従来の半導体装置の一例を示す平面図
である。
【図２】図２は、従来の第１の半導体装置の断面図であ
る。
【図３】図３は、従来の第２の半導体装置の断面図であ
る。
【図４】図４は、従来の第３の半導体装置の断面図であ
る。
【図５】図５は、従来の第４の半導体装置の断面図であ
る。
【図６】図６(a),(b) は、従来の第５の半導体装置の配
線の形成工程を示す断面図である。
【図７】図５は、従来の第６の半導体装置の断面図であ
る。
【図８】図８は、本発明の実施形態に係る半導体装置の
平面図である。
【図９】図９(a),(b) は、本発明の第１実施形態に係る
半導体装置の製造工程を示す断面図（その１）である。
【図１０】図１０(a),(b) は、本発明の第１実施形態に
係る半導体装置の製造工程を示す断面図（その２）であ
る。
【図１１】図１１は、本発明の第１実施形態に係る半導
体装置の製造工程を示す断面図（その３）である。
【図１２】図１２は、本発明の第１実施形態に係る半導
体装置の製造工程を示す断面図（その４）である。
【図１３】図１３(a),(b) は、本発明の第１実施形態に
係る半導体装置の製造工程を示す断面図（その５）であ
る。
【図１４】図１４(a),(b) は、本発明の第１実施形態に
係る半導体装置の製造工程を示す断面図（その６）であ
る。
【図１５】図１５(a),(b) は、本発明の第１実施形態に
係る半導体装置の製造工程を示す断面図（その７）であ
る。
【図１６】図１６は、本発明の第１実施形態に係る半導
体装置の製造工程を示す断面図（その８）である。
【図１７】図１７は、本発明の第１実施形態に係る半導
体装置の製造工程を示す断面図（その９）である。
【図１８】図１８(a),(b) は、本発明の第２実施形態に
係る半導体装置の製造工程を示す断面図（その１）であ
る。
【図１９】図１９(a),(b) は、本発明の第２実施形態に
係る半導体装置の製造工程を示す断面図（その２）であ
る。
【図２０】図２０は、本発明の第２実施形態に係る半導
体装置の製造工程を示す断面図（その３）である。
【図２１】図２１は、本発明の第２実施形態に係る半導
体装置の製造工程を示す断面図（その４）である。
【図２２】図２２(a),(b) は、本発明の第３実施形態に
係る半導体装置の製造工程を示す断面図（その１）であ
る。
【図２３】図２３は、本発明の第３実施形態に係る半導
体装置の製造工程を示す断面図（その２）である。
【図２４】図２４(a),(b) は、本発明の第３実施形態に
係る半導体装置の製造工程を示す断面図（その３）であ
る。
【図２５】図２５は、本発明の第３実施形態に係る半導
体装置の製造工程を示す断面図（その４）である。
【図２６】図２６(a),(b) は、本発明の第４実施形態に
係る半導体装置の製造工程を示す断面図（その１）であ
る。
【図２７】図２７(a),(b) は、本発明の第４実施形態に
係る半導体装置の製造工程を示す断面図（その２）であ
る。
【図２８】図２８(a),(b) は、本発明の第４実施形態に
係る半導体装置の製造工程を示す断面図（その３）であ
る。
【図２９】図２９(a),(b) は、本発明の第４実施形態に
係る半導体装置の製造工程を示す断面図（その４）であ
る。
【図３０】図３０(a),(b) は、本発明の第４実施形態に
係る半導体装置の製造工程を示す断面図（その５）であ
る。
【図３１】図３１は、本発明の実施形態に使用されるビ
ット線の膜厚とビット線容量との関係を示す図である。
【図３２】図３２は、本発明の第５実施形態に係る半導
体装置の平面図である。
【図３３】図３３は、本発明の第５実施形態に係る半導
体装置の断面図である。
【符号の説明】
Ａ…メモリセル領域、Ｂ…周辺回路領域、Ｑキャパシ
タ、１…シリコン（半導体）基板、２…活性領域、３…
素子分離絶縁層、４…ワード線（ゲート電極）、５ａ，
５ｂ…不純物拡散層、６…ビット線、６ａ…配線、１０
活性領域、１１…ゲート電極、１２ａ，１２ｂ…不純物
拡散層、１３…配線、１４…下側配線、１５…配線、２
３…保護絶縁膜、２４，２５…窒化シリコン膜、２６…
層間絶縁膜、２７ａ，２７ｂ…ランディングパッド、２
８…層間絶縁膜、２８ａ〜２８ｄ…コンタクトホール、
２８ｅ〜２８ｇ…配線溝、３２，３５…窒化シリコン
膜、３７，３７ａ…ストレージコンタクトホール、３
８，３８ａ…ストレージコンタクトプラグ、４９…SiO2
膜、５２ａ〜５２ｄ…コンタクトホール、５４ａ〜５４
ｄ…プラグ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH04 HH08 HH11 HH18 HH19 HH25 HH33 JJ01 JJ04 JJ08 JJ11 JJ18 JJ19 JJ25 JJ33 KK01 KK04 KK25 KK28 MM01 MM02 MM05 MM07 MM12 MM13 NN06 NN07 QQ08 QQ09 QQ13 QQ16 QQ25 QQ31 QQ37 QQ48 QQ73 QQ74 QQ75 RR04 RR06 RR08 RR12 RR15 SS11 TT08 XX02 XX09 XX33 5F083 AD10 AD24 AD48 AD56 AD62 GA02 GA28 JA06 JA14 JA15 JA31 JA35 JA36 JA37 JA39 JA40 JA56 KA05 MA04 MA06 MA17 MA20 NA01 NA02 PR04 PR21 PR29 PR39 PR40 PR52

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】半導体基板の第１の領域の上にゲート絶縁
    膜を介して形成されるゲート電極と、該ゲート電極の両
    側の前記半導体基板に形成される第１及び第２の不純物
    拡散層から構成されるトランジスタと、 前記半導体基板の第２の領域の上に形成される導電パタ
    ーンと、 前記半導体基板の上に形成されて前記トランジスタと前
    記導電パターンを覆う第１の絶縁膜と、 前記第１の領域において、前記トランジスタよりも上の
    位置で前記第１の絶縁膜に形成された第１の配線溝と、 前記第２の領域において、前記第１の絶縁膜に形成さ
    れ、且つ前記第１の配線溝と実質的に同じ深さの底面を
    有する第２の配線溝と、 前記第１の配線溝の下の前記第１の絶縁膜内であって前
    記トランジスタの前記第１の不純物拡散層の上に形成さ
    れる第１のホールと、 前記第１の配線溝の下部に埋め込まれ且つ前記第１のホ
    ールを通して前記第１の不純物拡散層に電気的に接続さ
    れる第１の配線と、 前記第１の配線溝の上部に埋め込まれ、且つ前記第１の
    絶縁膜と異なる材料から形成された第２の絶縁膜と、 前記第２の配線溝内で前記第１の配線と同じ導電材から
    構成され、且つ前記第１の配線よりも厚く形成され、前
    記導電パターンに電気的に接続される第２の配線とを有
    することを特徴とする半導体装置。
  2. 【請求項２】前記第１の領域はメモリセル領域であって
    前記第１の配線はビット線であり、前記第２の領域は周
    辺回路領域であり、前記導電パターンは第３の不純物拡
    散層又は下側配線であることを特徴とする請求項１に記
    載の半導体装置。
  3. 【請求項３】前記第２の領域の前記第１の絶縁膜には、
    第３の配線溝が形成され、前記第３の配線溝の下部には
    前記第１の配線と同じ厚さの第３の配線が埋め込まれて
    いることを特徴とする請求項１に記載の半導体装置。
  4. 【請求項４】半導体基板の第１の領域の上に第１のゲー
    ト絶縁膜を介してゲート電極を形成する工程と、 前記ゲート電極の両側の前記半導体基板に第１及び第２
    の不純物拡散層を形成する工程と、 前記半導体基板の第２の領域に導電パターンを形成する
    工程と、 前記半導体基板の上に、前記トランジスタ及び前記導電
    パターンを覆う第１の絶縁膜を形成する工程と、 前記第１の領域において、前記第１の絶縁膜をパターニ
    ングすることにより、前記第１の不純物拡散層の上に第
    １のホールを形成する工程と、 前記第１の絶縁膜をパターニングすることにより、前記
    第１の領域では前記第１のホールを含む領域に複数の第
    １の配線溝を形成し、前記第２の領域では前記第１の配
    線溝と実質的に同じ深さを有する第２の配線溝を形成す
    る工程と、 前記第１の配線溝と前記第２の配線溝の中と前記半導体
    基板の上に導電膜を形成する工程と、 前記導電膜を前記第１の絶縁膜の上から除去することに
    より、前記導電膜から構成されて第１のホールを通して
    前記第１の不純物拡散層に電気的に接続される第１の配
    線を前記第１の配線溝の中に形成するとともに、前記導
    電膜から構成されて前記導電パターンに接続される第２
    の配線を前記第２の配線溝の中に形成する工程と、 前記第１の配線を薄層化することにより前記第１の配線
    溝の上部に空間を形成する工程と、 前記第１の配線溝の中と前記第１の絶縁膜の上に、前記
    第１の絶縁膜とは異なる材料からなる第２の絶縁膜を形
    成する工程と、 前記第２の絶縁膜を薄層化して少なくとも前記第１の配
    線溝の中の前記第１の配線の上に残す工程とを有するこ
    とを特徴とする半導体装置の製造方法。
  5. 【請求項５】前記第２の配線溝は、前記第１の配線溝に
    繋がって形成されることを特徴とする請求項４に記載の
    半導体装置の製造方法。
  6. 【請求項６】前記第１の配線を薄層化した後に、さらに
    前記第１の配線及び前記第２の配線を同時に薄層化する
    ことにより、前記第２の絶縁膜を薄層化した後に、前記
    第２の絶縁膜を前記前記第２の配線溝内の前記第２の配
    線の上にも残す工程をさらに有することを特徴とする請
    求項４又は請求項５に記載の半導体装置の製造方法。
  7. 【請求項７】前記第２の絶縁膜と異なる材料からなる第
    ３の絶縁膜を前記第１の絶縁膜と前記第１及び第２の配
    線の上に形成し、さらに前記第３の絶縁膜をパターニン
    グして前記第１の配線を露出した後に、前記第１の配線
    の薄層化と前記第２の絶縁膜の薄層化が行われることを
    特徴とする請求項４に記載の半導体装置の製造方法。
  8. 【請求項８】第２の絶縁膜を前記第１の配線溝内に埋め
    込んだ後に、前記第１の領域の前記第１の絶縁膜を選択
    的にパターニングすることにより、前記第１の配線の間
    であって前記第２の不純物拡散層の上に第３のホールを
    形成する工程と、 前記第３のホール内に導電材を充填して上側の導電性プ
    ラグを形成して前記第２の不純物拡散層に電気的に接続
    する工程をさらに有することを特徴とする請求項４に記
    載の半導体装置の製造方法。
  9. 【請求項９】前記第１及び第２の配線溝の形成と同時
    に、前記第２の領域の前記第１の絶縁膜に底面が前記第
    １の配線溝と同じ深さの第３の配線溝を形成する工程
    と、 前記第３の配線溝内に、前記第１の配線と同じ厚さの第
    ３の配線を形成する工程を有することを特徴とする請求
    項４に記載の半導体装置の製造方法。
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