KR100657083B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 비트라인 콘택플러그의 장벽금속층 손실을 최소화하여 후속 공정에서의 소자의 불량발생을 방지하고 콘택 저항 증가나 비트라인 캐패시턴스의 증가를 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다. 본 발명에 따른 반도체소자 제조방법은 소정의 하부 구조물을 가지는 반도체 기판상에 랜딩 플러그를 구비하는 층간절연막을 형성하는 단계와, 상기 층간절연막 상에 상기 층간절연막과는 다른 식각비를 가지는 질화막 계열의 절연막을 형성하는 단계와, 콘택 마스크를 이용한 사진식각 공정으로 상기 절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 구조의 전표면에 상기 콘택홀을 매립하는 장벽금속층과 콘택 플러그용 도전층을 순차적으로 형성하는 단계와, 상기 콘택 플러그용 도전층과 장벽금속층을 순차적으로 CMP 식각하여 상기 비트라인 콘택홀을 매립하는 콘택 플러그를 형성하는 단계와, 상기 구조의 전표면에 비트라인용 도전층을 형성하는 단계와, 비트라인 마스크를 이용한 사진식각 공정으로 비트라인을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICES}
도 1 은 종래 기술에 따른 반도체소자의 단면 SEM 사진.
도 2 는 종래 기술에 따른 반도체소자의 CD-SEM 사진.
도 3 은 종래 기술에 따른 반도체소자의 TEM 사진.
도 4 는 종래 기술에 따른 반도체소자의 비트라인 형성후의 SEM 사진.
도 5a 내지 도 5e 는 본 발명에 따른 반도체소자의 제조공정도.
도 6 은 본발명에 따른 반도체소자의 TEM 사진.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 반도체기판 12 : 게이트산화막
14 : 게이트전극 16 : 하드마스크층 패턴
18 : 절연 스페이서 20 : 하부 층간절연막
22 : 랜딩플러그 24 : 상부 층간절연막
26 : 식각장벽층 28 : 장벽금속층
30 : W 층 32 : 비트라인용 도전층
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 비트라인 콘택플러그의 장벽금속층 손실을 최소화하여 후속 공정에서의 소자의 불량발생을 방지하고 콘택 저항 증가나 비트라인 캐패시턴스의 증가를 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
또한 축소노광장치와는 별도로 공정상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소되거나, 여유가 전혀없이 공정을 진행하여야하는 어려 움이 있다.
이러한 콘택홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.
상기와 같은 콘택홀의 형성 방법으로는 직접 식각 방법과, 측벽 스페이서를 사용하는 방법 및 SAC 방법 등이 있다.
직접 식각방법과 측벽 스페이서 형성 방법은 현재의 제반 기술 수준에서 0.3㎛ 이하의 디자인 룰을 갖는 소자 제조에는 사용할 수 없어 소자의 고집적화에 한계가 있다.
또한 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 고안된 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각 방어막으로 사용하는 방법이 있다.
도시되어 있지는 않으나, 종래 기술에 따른 랜딩플러그를 구비하는 비트라인 콘택의 반도체소자의 제조 방법을 살펴보면 다음과 같다.
먼저, 반도체기판상에 소정의 하부 구조물, 예를 들어 소자분리 산화막과 모스 전계효과 트랜지스터(Metal Oxide Semi conductor Field Effect Transistor; 이하 MOS FET라 칭함)를 이루는 게이트산화막과, 하드마스크층 패턴과 중첩되어있는 게이트전극을 형성한 후, 상기 하드마스크층 패턴과 게이트전극의 측벽에 질화막 재질의 절연 스페이서를 형성한다.
그 다음 상기 구조의 전표면에 평탄화된 하부 층간절연막을 형성한 후, 랜딩 플러그용 식각마스크를 사용한 사진 식각 공정으로 상기 하부 층간절연막을 패턴닝하여 랜딩플러그 콘택홀을 형성한다. 다음에는, 상기 구조의 전표면에 랜딩플러그용 도전층을 도포하여 상기 콘택홀을 매립한 후, 상기 도전층을 식각하여 전기적으로 분리된 랜딩플러그를 형성한다.
그 다음에, 상기 구조의 전표면에 상부 층간절연막을 도포한 후, 상기 랜딩플러그에서 비트라인 콘택으로 예정되어있는 부분상의 상부 층간절연막을 제거하여 비트라인 콘택홀을 형성한다.
다음에는, 상기 구조의 전표면에 장벽금속층인 Ti/TiN 층과 플러그 물질인 W층을 순차적으로 도포하여 상기 비트라인 콘택홀을 매립한 후, 상기 W층과 장벽금속층을 순차적으로 에치백하여 비트라인 콘택플러그를 형성한다.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 비트라인 콘택플러그 형성을 위한 W 에치후의 장벽금속층 에치백 공정시 콘택홀 내부의 장벽금속층이 심하게 손상되어 도 1 내지 도 3에서 볼 수 있는 바와 같이, 장벽금속층이 손실되고, W의 중심에 심(Seam)이 발생하여 전기적 단선이 발생하거나, 후속 비트라인의 캐패시턴스가 증가되어 공정수율 및 소자의 신뢰성을 떨어뜨리는 문제점이 있다.
더욱이 0.1㎛ 이하의 디자인 룰을 가지는 소자에서는 장벽금속층이 콘택플러그 물질의 30% 이상의 두께를 차지하여 불량 발생이 가중된다.
또한 종래 기술의 다른 문제점은 산화막 재질의 층간절연막상에 형성되어 있 는 W층이 층간절연막 내부의 산소의 영향으로 식각 공정시 W 측면에 형성된 폴리머가 파괴되어 도 4에 도시되어있는 바와 같이, 비트라인의 하부가 역경사 지게 형성되어 저항이 증가하거나, 패턴 불량이 발생되는 다른 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 비트라인 콘택플러그 형성시 장벽금속층의 손상되는 부분을 최소화하여 이로 인한 전기적 단선이나, 비트라인의 캐패시턴스 증가에 의한 소자의 특성 저하를 방지할 수 있는 반도체소자의 제조방법을 제공하는 것을 그 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법은,
소정의 하부 구조물을 가지는 반도체 기판상에 랜딩 플러그를 구비하는 층간절연막을 형성하는 단계;
상기 층간절연막 상에 식각장벽층을 형성하는 단계;
콘택 마스크를 이용한 사진식각 공정으로 상기 식각장벽층을 식각하여 콘택홀을 형성하는 단계;
상기 콘택홀을 매립하는 장벽금속층과 콘택 플러그용 도전층의 적층구조로 콘택 플러그를 형성하는 단계; 및
상기 콘택 플러그에 접속되는 비트라인을 형성하는 단계를 포함하는 것과,
상기 식각장벽층은 1000 내지 2000Å 두께의 질화막 계열의 절연막으로 형성하는 것과,
상기 비트라인 형성공정은 콘택 플러그 및 장벽금속층 상부에 비트라인용 도전층을 형성하고 비트라인 마스크를 이용한 사진식각 공정으로 형성하되, 상기 사진식각공정은 챔버 내의 압력이 5 내지 10 mTorr 로 실시하는 단계를 더 포함하는 것과,
상기 비트라인은 N2O 로 플라즈마 처리하는 단계를 더 포함하는 것과,
상기 비트라인은 형성한 후 유량 10 내지 50 sccm 의 Cl2 가스 및 유량 5 내지 50 sccm 의 SF6 가스로 표면처리하는 단계를 더 포함하되, 상기 Cl2 가스와 SF6 가스의 비율은 1:1 내지 1:3 인 것과,
상기 장벽금속층은 Ti, TiN 및 Ti/TiN 중에서 한가지로 형성하는 것과,
상기 층간절연막과 식각장벽층의 형성공정 전에 다른 층간절연막을 형성하고, 콘택 마스크를 이용한 사진식각 공정으로 상기 식각장벽층 및 상부 층간절연막을 식각하여 콘택홀을 형성하는 단계를 더 포함하되,
상기 다른 층간절연막은 USG 인 것과,
상기 다른 층간절연막은 1000 내지 2000Å의 두께로 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대 하여 상세히 설명을 하기로 한다.
도 5a 내지 도 5e는 본 발명에 따른 반도체소자의 제조공정도로서, 랜딩플러그를 구비하는 비트라인 콘택 소자의 예이다.
도 5a를 참조하면, 반도체기판(10)상에 MOSFET의 게이트 산화막(12)을 형성하고, 게이트 산화막(12)상에 하드마스크층 패턴(16)과 중첩되어 있는 게이트전극(14)을 형성한다.
다음에는, 하드마스크층 패턴(16)과 게이트 전극(14)의 측벽에 질화막 재질의 절연 스페이서(18)를 형성한 후, 상기 구조의 전표면에 평탄화된 하부 층간절연막(20)을 형성한다. 여기서 하드마스크층 패턴(16)은 후속 공정에서 게이트의 손상과 배선간 단락을 방지하기 위한 것으로서 질화막 재질로 형성하는 것이 바람직하며, 게이트 전극(14)은 다결정실리콘층 상에 W 이나 텅스텐 실리사이드가 적층되어있는 저저항 구조로서, 이를 패턴닝 하기 위하여는 하드마스크층 패턴(16)의 두께가 더욱 증가되어 종횡비가 증가된다. 또한 하부 층간절연막(20) 형성전에 식각장벽층을 더 형성할 수도 있다.
도 5b를 참조하면, 랜딩 플러그용 식각마스크를 사용한 사진 식각 공정으로 하부 층간절연막(20)을 패턴닝하여 랜딩플러그 콘택홀을 형성하고, 상기 구조의 전표면에 상기 랜딩 플러그 콘택홀을 매립하는 랜딩플러그용 도전층을 도포한 후 에치백이나 CMP 등의 방법으로 평탄화식각하여 랜딩플러그(22)를 형성한다.
도 5c를 참조하면, 상기 구조의 전표면에 산화막 재질의 상부 층간절연막(24)을 도포한 후, 상부 층간절연막(24)상에 CMP 정지용의 식각장벽층(26)을 질화막 재질, 예를 들어 Si3N4, SiOxNy 로 형성하고, 랜딩플러그(22)에서 비트라인 콘택으로 예정되어 있는 부분의 식각장벽층(26)과 상부 층간절연막(24)을 콘택 마스크를 사용한 사진 식각 방법으로 순차적으로 제거하여 비트라인 콘택홀을 형성한다.
그다음, 구조의 전표면에 상기 비트라인 콘택홀을 매립하는 Ti. TiN 또는 Ti/TiN 적층 구조의 장벽금속층(28)과 플러그 물질인 W층(30)을 순차적으로 형성한다. 여기서 상부 층간절연막(24)은 USG(undoped silicate glass)를 사용하여 1000 내지 2000Å의 두께로 형성하고, 상기 질화막 재질의 식각장벽층(26)은 Si3N4 또는 SiON등을 사용하여 1000 내지 2000Å의 두께로 형성할 수 있다.
도 5d를 참조하면, W층(30)과 장벽금속층(28)을 순차적으로 CMP하여 W층(30) 및 장벽금속층(28)으로 이루어진 비트라인 콘택플러그를 형성한다.
이때, CMP 공정은 금속층 식각 슬러리가 아닌 산화막용 슬러리에 첨가제를 사용하여 식각하여 식각장벽층(26)을 식각장벽으로 사용함으로써 금속층의 손상도 최소화할 수 있다.
또한, 산화막용 슬러리는 pH 1 내지 9 정도의 것을 사용하고, 산화막용 슬러리는 SiO2 베이스의 콜로이달형이며, 산화막용 슬러리에 과수(H2O2)를 0.5 내지 8 wt% 정도 포함하거나, 구연산(citric acid)을 0.01 내지 10 wt% 포함할 수도 있다.
도 5e를 참조하면, 상기 구조의 전표면에 W 재질의 비트라인용 도전층(32)을 형성하고, 비트라인 패턴닝 마스크를 이용한 사진식각 공정으로 비트라인용 도전층(32)을 패턴닝하여 비트라인을 형성한다. 이때 식각장벽층(26)에 의해 상기 W 이 역경사지게 식각되는 것이 방지된다.
여기서, 상기 사진식각 공정은 식각시 챔버 내의 압력이 5 내지 10 mTorr 인 것이 바람직하고, 상기 비트라인의 형성 후에 N20 로 플라즈마 처리할 수 있다. 또한, 상기 비트라인의 형성 후에 유량 10 내지 50 sccm의 Cl2 가스 및 유량 5 내지 50 sccm의 SF6 가스로 표면처리하되, 상기 Cl2 가스와 SF6 가스의 비율은 1:1 내지 1:3 인 것이 바람직하다.
상기에서는 식각장벽층(26)을 상부 층간절연막(24) 상에 형성하였으나, 상부 층간절연막(24)을 형성하지 않고 식각장벽층(26)만으로 비트라인 콘택홀을 형성할 수도 있다.
삭제
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 하부 층간절연막에 랜딩플러그를 형성하고, 상부 층간절연막과 식각장벽층을 순차적으로 형성한 후, 비트라인 콘택홀을 형성하고, 콘택플러그 도전층을 도포하고, CMP 공정으로 콘택플러그를 형성하였으므로, 식각장벽층이 장벽금속층의 손상을 최소화하여 도 6에서 볼 수 있는 바와 같이 콘택플러그의 장벽금속층이 손상된 것을 보상하고 이로 인한 단선이나 비트라인의 저항 증가를 방지할 수 있으며, 식각장벽층이 산소 장벽이 되어 비트라인 W층의 하부가 손상되는 것을 방지하여 패턴불량이나 비트라인 저항 증가 및 보이드 발생을 방지할 수 있는 이점이 있다.

Claims (12)

  1. 소정의 하부 구조물을 가지는 반도체 기판상에 랜딩 플러그를 구비하는 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 식각장벽층을 형성하는 단계;
    콘택 마스크를 이용한 사진식각 공정으로 상기 식각장벽층을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀을 매립하는 장벽금속층과 콘택 플러그용 도전층의 적층구조로 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그에 접속되는 비트라인을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 식각장벽층은 1000 내지 2000Å 두께의 질화막 계열의 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 비트라인 형성공정은 콘택 플러그 및 장벽금속층 상부에 비트라인용 도전층을 형성하고 비트라인 마스크를 이용한 사진식각 공정으로 형성하되, 상기 사진식각공정은 챔버 내의 압력이 5 내지 10 mTorr 로 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 비트라인은 N2O 로 플라즈마 처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 비트라인은 형성한 후 유량 10 내지 50 sccm 의 Cl2 가스 및 유량 5 내지 50 sccm 의 SF6 가스로 표면처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 Cl2 가스와 SF6 가스의 비율은 1:1 내지 1:3 인 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 장벽금속층은 Ti, TiN 및 Ti/TiN 중에서 한가지로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 층간절연막과 식각장벽층의 형성공정 전에 다른 층간절연막을 형성하는 단계와,
    콘택 마스크를 이용한 사진식각 공정으로 상기 식각장벽층 및 상부 층간절연막을 식각하여 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 다른 층간절연막은 USG 인 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제10항에 있어서,
    상기 다른 층간절연막은 1000 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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