KR100643485B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
SRAM을 이루는 LI층(Local Inter Connection Layer)과 NC(Nested Contact) 플러그 간의 쇼트 발생을 막고, 콘택 오픈 불량을 방지하며, 오버에치에 기인한 LI층과 Mo 금속층 간의 쇼트 발생을 막을 수 있는 반도체 소자 제조방법이 개시된다.
이를 위하여 본 발명에서는, 활성영역이 구비된 반도체 기판 상의 모스 트랜지스터 형성부에 게이트 절연층을 개제하여 게이트 전극을 형성하는 단계; 상기 결과물 상에 제 1 층간절연층을 형성하는 단계; 상기 제 1 층간절연층을 일정 두께 선택식각하여 제 1 요홈부를 형성하는 단계; 제 1 NC 형성부와 제 2 NC 형성부를 한정하는 마스크를 이용해서 게이트 전극의 상면과 그 사이의 활성영역 표면이 일부 노출되도록 제 1 층간절연층을 선택식각하여, 제 1 NC와 제 2 NC를 동시에 형성하는 단계; 상기 제 1 요홈부 내에는 LI층을 그리고 제 1 및 제 2 NC 내에는 NC 플러그를 형성하는 단계; 상기 결과물 상에 절연 재질의 에치스토퍼층을 형성하는 단계; 상기 제 2 NC 내의 플러그가 노출되도록 에치스토퍼층을 선택식각한 후, 그 전면에 제 2 층간절연층을 형성하는 단계; Mo 금속층 형성부를 한정하는 마스크를 이용해서 에치스토퍼층의 표면이 노출될 때까지 제 2 층간절연층을 선택식각하여 제 2 요홈부를 형성하는 단계; 및 상기 제 2 요홈부 내에 Mo 금속층을 형성하는 단계로 이루어진 반도체 소자 제조방법이 제공된다.
Description
도 1a 내지 도 1e는 종래의 SRAM 제조방법을 도시한 공정순서도,
도 2a 내지 도 2d는 본 발명에 의한 SRAM 제조방법을 도시한 공정순서도이다.
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 SRAM을 이루는 LI층(Local Inter Connection Layer)과 NC(Nested Contact) 플러그 간의 쇼트(short) 발생을 막고, 콘택 오픈 불량(contact not open)을 방지하며, 오버에치에 기인한 LI층과 Mo 금속층 간의 쇼트 발생을 막을 수 있는 반도체 소자 제조방법에 관한 것이다.
반도체 집적회로의 고집적화가 진행됨에 따라 고속 동작(high speed)이 가능하면서도 칩 사이즈를 최소화하는 방향으로 기술 개발이 이루어지고 있다. 이에 따라 최근에는 미세 패턴 가공시 보다 정밀한 수준의 공정 진행이 요구되고 있다. 그 러나, 현재 반도체 공정에서 지향하고 있는 고속 및 고집적 추세에 맞추어 소자(특히, SRAM)를 제조할 경우, 포토 공정의 한계로 인해 미세 패턴 가공시 여러 가지 문제가 발생하고 있다. 그중, LI층과 NC 플러그 간의 쇼트 마진 확보 문제와 높은 콘택 단차에 기인한 NC 콘택 오픈 불량 문제는 반도체 소자의 집적도 및 스케일 다운(scale down)에 있어서 치명적인 영향을 미치고 있으며, 이는 집적도가 증가되면서 더욱 크게 부각되고 있다.
이를 도 1a ~ 도 1e에 제시된 종래의 SRAM 제조방법을 보인 공정수순도를 참조하여 구체적으로 살펴보면 다음과 같다. 상기 공정수순도에 의하면 종래의 SRAM 소자는 아래의 제 5 단계 공정을 거쳐 제조됨을 알 수 있다.
제 1 단계로서, 도 1a와 같이 이온주입공정을 통해 실리콘 기판(10) 내의 표면 근방에 활성영역(12)을 형성하고, 기판(10) 상의 모스 트랜지스터 형성부(A)에 상기 활성영역(12)과 일부 오버랩되도록 게이트 절연층(14)을 개제하여 폴리실리콘 재질의 게이트 전극(16)을 형성한 다음, 그 측벽에 절연 스페이서(18)를 형성한다.
제 2 단계로서, 도 1b와 같이 상기 결과물 상에 제 1 층간절연층(20)을 형성하고 이를 CMP 처리하여 평탄화한 다음, LI층 형성부를 한정하는 마스크를 이용해서 제 1 층간절연층(20)을 일정 두께 선택식각하여 게이트 전극(16)의 일측 에지부 상단에 제 1 요홈부(S1)를 형성한다. 이어, 제 1 NC 형성부를 한정하는 마스크를 이용해서 게이트 전극(16) 상면이 소정 부분 노출되도록 제 1 층간절연층(20)을 선택식각하여 제 1 요홈부(S1)과 일체로 연결되는 구조의 제 1 NC(h1)를 형성한다. 그후, 제 1 요홈부(S1)와 제 1 NC(h1) 내부가 충분히 채워지도록 상기 결과물 상에 W 재질의 금속층을 형성하고 이를 CMP 처리하여, 제 1 NC(h1) 내에는 제 1 NC 플러그(22b)를 그리고 제 1 요홈부(S1) 내에는 LI층(22a)을 형성한다.
제 3 단계로서, 도 1c와 같이 상기 결과물 상에 제 2 층간절연층(24)을 형성하고, Mo 금속층 형성부를 한정하는 마스크를 이용해서 제 2 층간절연층(24)을 일정 두께 선택식각하여 제 1 NC 플러그(22b)의 상단부 및 서로 인접된 게이트 전극(16) 간의 활성영역 상단부에 각각 제 2 요홈부(S2)를 형성한다.
제 4 단계로서, 도 1d와 같이 제 2 NC 형성부를 한정하는 마스크를 이용해서 게이트 전극(16) 간의 활성영역(12) 표면이 소정 부분 노출되도록 제 2 요홈부(S2) 하단의 제 1 및 제 2 층간절연막(20),(24)을 선택식각하여 제 2 요홈부(h2)와 일체로 연결되는 구조의 제 2 NC(h2)를 형성한다. 이때, 제 2 NC(h2)는 LI층(22a)과 이후 형성될 NC 플러그 간의 쇼트 마진을 확보하기 위하여 제 2 요홈부(S2)보다 작은 폭으로 형성한다.
제 5 단계로서, 도 1e와 같이 제 2 요홈부(S2)와 제 2 NC(h2) 내부가 충분히 채워지도록 상기 결과물 상에 W 재질의 금속층을 형성하고 이를 CMP 처리하여, 제 2 요홈부(S2) 내에는 Mo 금속층(26a)을 그리고 제 2 NC(h2) 내에는 제 2 NC 플러그(26b)를 형성하므로써, 본 공정 진행을 완료한다.
그 결과, 제 1 요홈부(S1) 내의 LI층(22a)과 제 1 NC(h1) 내의 제 1 NC 플러그(22b)가 전기적으로 연결되고, 제 2 요홈부(S2) 내의 Mo 금속층(26a)과 제 2 NC(h2) 내의 제 2 NC 플러그(26b)가 전기적으로 연결되는 구조의 SRAM 소자가 완성된다.
그러나, 상기와 같이 LI층(22a)과 제 1 NC 플러그(22b)를 한쌍으로 그리고 Mo 금속층(26a)과 제 2 NC 플러그(26b)를 한쌍으로하여 패턴 형성을 이룰 경우에는 소자 제조시 다음과 같은 문제가 발생된다.
첫째, 제 1 요홈부(S1) 형성시 미스얼라인이 발생하게 되면 이에 맞추어 제 1 NC도 자동적으로 그 오차값만큼 한쪽으로 밀려난채로 패턴 형성이 이루어지게 되므로, 제 2 NC를 형성하기 위한 식각 공정 진행시 정렬 오차가 조금만 발생되더라도 LI층(22a)과 제 2 NC(h2) 내의 플러그(26b) 간에 쇼트가 발생될 가능성이 높아지게 된다.
둘째, 제 2 요홈부(h2) 형성후 그 하단의 제 1, 제 2 층간절연막(20),(24)을 순차 식각하는 방식으로 제 2 NC(h2)가 형성되므로, 제 2 NC 형성시 큰 단차 차이로 인해 활성영역이 제대로 오픈되지 않는 콘택 오픈 불량이 발생된다.
셋째, Mo 금속층(26a)과 LI층(22a) 사이의 잔존 층간절연층(24) 두께가 얇아 제 2 요홈부를 형성하기 위한 식각 공정 진행시 오버에치(overetch)가 조금만 발생하더라도 LI층(22a)과 Mo 금속층(26a)이 쇼트되는 불량이 야기된다.
이에 본 발명의 목적은, SRAM 형성시 제 1 NC와 제 2 NC를 한번의 포토 공정으로 동시에 형성하므로써, 미스얼라인에 기인한 LI층과 제 2 NC 플러그 간의 쇼트 발생을 막고, 큰 단차 차이에 기인한 콘택 오픈 불량 발생을 막을 수 있도록 한 반도체 소자 제조방법을 제공함에 있다.
본 발명의 다른 목적은 Mo 금속층과 LI층 사이에 층간절연층 대비 식각 선택비가 높은 에치스토퍼층을 별도 더 개제한 상태에서 Mo 금속층을 형성키 위한 제 2 요홈부 형성 공정을 진행하므로써, 오버에치에 기인한 LI층과 Mo 금속층 간의 쇼트 발생을 막을 수 있도록 한 반도체 소자 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에서는, 활성영역이 구비된 반도체 기판 상의 모스 트랜지스터 형성부에 게이트 절연층을 개제하여 게이트 전극을 형성하는 단계와; 상기 결과물 상에 제 1 층간절연층을 형성하는 단계와; 상기 제 1 층간절연층을 일정 두께 선택식각하여 상기 게이트 전극의 일측 에지부 상단에 제 1 요홈부를 형성하는 단계와; 제 1 NC 형성부와 제 2 NC 형성부를 한정하는 마스크를 이용해서 상기 게이트 전극의 상면과 그 사이의 상기 활성영역 표면이 일부 노출되도록 상기 제 1 층간절연층을 선택식각하여, 상기 제 1 요홈부와 상기 게이트 전극에 연결되는 제 1 NC 및 상기 활성영역에 연결되는 2 NC를 형성하는 단계와; 금속층 증착 및 이의 평탄화 과정을 거쳐 상기 제 1 요홈부 내에는 LI층을, 상기 제 1 NC 내에는 제 1 NC 플러그를 그리고 상기 제 2 NC 내에는 제 2 NC 플러그를 각각 형성하는 단계와; 상기 결과물 상에 절연 재질의 에치스토퍼층을 형성하는 단계와; 상기 제 2 NC 플러그가 노출되도록 상기 에치스토퍼층을 선택식각하는 단계와; 상기 결과물 상에 제 2 층간절연층을 형성하는 단계와; Mo 금속층 형성부를 한정하는 마스크를 이용해서 상기 에치스토퍼층의 표면이 노출될 때까지 상기 제 2 층간절연 층을 선택식각하여 제 2 요홈부를 형성하는 단계; 및 금속층 증착 및 이의 평탄화 과정을 거쳐 상기 제 2 요홈부 내에 Mo 금속층을 형성하는 단계로 이루어진 SRAM 제조방법이 제공된다.
상기 공정 수순에 의거하여 SRAM을 제조할 경우, 제 1 NC 형성시 제 2 NC도 함께 형성되므로, 제 2 NC를 형성하는 과정에서 유발되던 단차 차이를 기존보다 현격하게 줄일 수 있어 식각 공정 진행시 콘택 오픈 불량이 발생하는 것을 막을 수 있게 된다. 그리고, 제 1 요홈부를 형성하는 과정에서 미스얼라인이 유발되더라도 후속 공정 진행시 제 1 NC와 제 2 NC가 한쌍을 이루어 그 오차값만큼 한쪽 방향으로 동시에 쉬프트(shift)되기 때문에 LI층과 제 2 NC 플러그 간의 쇼트 불량은 발생하지 않게 된다. 또한, Mo 금속층과 LI층 사이에 층간절연막 대비 식각선택비가 높은 절연 재질의 에치스토퍼층이 별도 더 구비된 상태에서 제 2 요홈부를 형성하기 위한 층간절연막의 식각 공정이 진행되므로, 제 2 요홈부 형성시 오버에치가 유발되는 것을 막을 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2a ~ 도 2d는 본 발명에서 제안된 SRAM 제조방법을 보인 공정수순도를 나타낸 것으로, 이를 참조하여 그 제조방법을 제 4 단계로 구분하여 설명하면 다음과 같다.
제 1 단계로서, 도 2a와 같이 이온주입공정을 통해 실리콘 기판(100) 내의 표면 근방에 활성영역(102)을 형성하고, 기판(100) 상의 모스 트랜지스터 형성부(A)에 상기 활성영역(102)과 일부 오버랩되도록 게이트 절연층(104)을 개제하여 폴리실리콘 재질의 게이트 전극(106)을 형성한 다음, 그 측벽에 절연 스페이서(108)를 형성한다.
제 2 단계로서, 도 2b와 같이 상기 결과물 상에 제 1 층간절연층(110)을 형성하고 이를 CMP 처리하여 평탄화한 다음, LI층 형성부를 한정하는 마스크를 이용해서 제 1 층간절연층(110)을 일정 두께 선택식각하여 게이트 전극(16)의 일측 에지부 상단에 제 1 요홈부(S1)를 형성한다. 이어, 제 1 NC 형성부와 제 2 NC 형성부를 한정하는 마스크를 이용해서 게이트 전극(106)의 상면과 그 사이의 활성영역(102) 표면이 일부 노출되도록 제 1 층간절연층(110)을 선택식각하여 제 1 요홈부(S1)와 게이트 전극(106)에 연결되는 제 1 NC(h1) 및 활성영역(102)에 연결되는 2 NC(h2)를 동시에 형성한다. 이와 같이 한번의 포토 공정으로 제 1 NC(h1)와 제 2 NC(h2)를 동시에 형성한 것은 제 1 요홈부(S1)를 형성하는 과정에서 미스얼라인이 유발되더라도 제 1 NC(h1)와 제 2 NC(h2)가 한쌍을 이루어 그 오차값만큼 한쪽 방향으로 동시에 쉬프트되어지기 때문에 후속 공정시 제 1 요홈부(S1) 내에 형성되는 LI층과 제 2 NC(h2) 내에 형성되는 플러그 간에 쇼트가 발생되는 것을 막을 수 있기 때문이다. 그후, 제 1 요홈부(S1)와 제 1 NC(h1) 및 제 2 NC(h2) 내부가 충분히 채워지도록 상기 결과물 상에 W 재질의 금속층을 형성하고 이를 CMP 처리하여, 제 1 NC(h1) 내에는 제 1 NC 플러그(112b)를 형성하고, 제 2 NC(h2) 내에는 제 2 NC 플러그(112c)를 형성하며, 제 1 요홈부(S1) 내에는 LI층(22a)을 형성한다.
제 3 단계로서, 도 2c와 같이 상기 결과물 상에 질화막 재질의 에치스토퍼층(114)을 형성하고, 제 2 NC 플러그(112c)의 표면이 노출되도록 이를 선택식각한다. 이와 같이 층간절연막(110) 대비 식각 선택비가 상대적으로 높은 질화막 재질의 에치스토퍼층(114)을 별도 더 형성한 것은 이후 형성될 Mo 금속층과 기형성된 LI층(112a) 사이의 잔존 층간절연층 두께가 얇음으로 인해 야기되는 불량(예컨대, 제 2 요홈부를 형성하기 위한 식각 공정 진행시 오버에치가 조금만 발생하더라도 LI층(112a)과 Mo 금속층이 쇼트되는 불량) 발생을 근본적으로 막기 위함이다.
제 4 단계로서, 도2d와 같이 상기 결과물 상에 제 2 층간절연층(116)을 형성하고, Mo 금속층 형성부를 한정하는 마스크를 이용해서 에치스토퍼층(114)의 표면이 노출될 때까지 이를 선택식각하여 제 1 NC 플러그(112b)의 상단부 및 서로 인접된 게이트 전극(106) 간의 활성영역 상단부에 각각 제 2 요홈부(S2)를 형성한다. 이어, 제 2 요홈부(S2) 내부가 충분히 채워지도록 상기 결과물 상에 W 재질의 금속층을 형성하고 이를 CMP 처리하여 제 2 요홈부(S2) 내에 Mo 금속층(118)을 형성하므로써, 본 공정 진행을 완료한다.
그 결과, 제 1 요홈부(S1) 내의 LI층(112a)과 제 1 NC(h1) 내의 제 1 NC 플러그(112b)가 전기적으로 연결되고, 제 2 요홈부(S2) 내의 Mo 금속층(118)과 제 2 NC(h2) 내의 제 2 NC 플러그(112c)가 전기적으로 연결되는 구조의 SRAM 소자가 완성된다.
이와 같이 공정을 진행할 경우, 제 1 NC와 제 2 NC가 한번의 포토 공정에 의해 동시에 형성되므로, 제 1 요홈부를 형성하는 과정에서 미스얼라인이 유발되더라 도 후속 공정시 제 1 NC와 제 2 NC가 그 오차값만큼 동시에 한쪽 방향으로 쉬프트되도록 패턴 형성이 이루어지게 된다. 따라서, LI층과 제 2 NC 플러그 간의 쇼트는 발생하지 않게 된다.
게다가, 이 경우는 제 2 NC를 형성하는 과정에서 유발되던 단차 차이를 종래보다 현격하게 줄일 수 있으므로, 포토 공정시 촛점 심도 한계로 인해 야기되던 콘택 오픈 불량을 막을 수 있게 된다.
뿐만 아니라, Mo 금속층과 LI층 사이에 층간절연층 대비 식각 선택비가 높은 에치스토퍼층을 별도 더 개제한 상태에서 제 2 요홈부를 형성하기 위한 식각 공정이 진행되므로, 제 2 층간절연막 식각시 오버에치가 발생되는 것을 차단할 수 있어 LI층과 Mo 금속층 간의 쇼트 발생을 막을 수 있다는 부가적인 효과 또한 얻을 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, ① 제 1 NC 형성시 제 2 NC도 함께 형성되도록 SRAM 제조가 이루어지므로, 미스얼라인이 유발되더라도 제 1 NC와 제 2 NC가 한쌍을 이루어 그 오차값만큼 한쪽 방향으로 동시에 쉬프트되기 때문에 LI층과 제 2 NC 플러그 간의 쇼트 발생을 막을 수 있게 될 뿐 아니라 단차 차이에 기인한 콘택 오픈 불량을 방지할 수 있게 되고, ② Mo 금속층과 LI층 사이에 층간절연층 대비 식각 선택비가 높은 에치스토퍼층을 별도 더 개제한 상태에서 Mo 금속층을 형성키 위한 제 2 요홈부 형성 공정이 진행되므로, 층간절연막 식각시 오버에 치가 발생되는 것을 근본적으로 차단할 수 있어 LI층과 Mo 금속층 간의 쇼트 발생을 막을 수 있게 된다.
Claims (3)
- 활성영역이 구비된 반도체 기판 상의 모스 트랜지스터 형성부에 게이트 절연층을 개제하여 게이트 전극을 형성하는 단계와;상기 결과물 상에 제 1 층간절연층을 형성하는 단계와;상기 제 1 층간절연층을 일정 두께 선택식각하여 상기 게이트 전극의 일측 에지부 상단에 제 1 요홈부를 형성하는 단계와;제 1 NC 형성부와 제 2 NC 형성부를 한정하는 마스크를 이용해서 상기 게이트 전극의 상면과 그 사이의 상기 활성영역 표면이 일부 노출되도록 상기 제 1 층간절연층을 선택식각하여, 상기 제 1 요홈부와 상기 게이트 전극에 연결되는 제 1 NC 및 상기 활성영역에 연결되는 2 NC를 동시에 형성하는 단계와;금속층 증착 및 이의 평탄화 과정을 거쳐 상기 제 1 요홈부 내에는 LI층을, 상기 제 1 NC 내에는 제 1 NC 플러그를 그리고 상기 제 2 NC 내에는 제 2 NC 플러그를 각각 형성하는 단계와;상기 결과물 상에 절연 재질의 에치스토퍼층을 형성하는 단계와;상기 제 2 NC 플러그가 노출되도록 상기 에치스토퍼층을 선택식각하는 단계와;상기 결과물 상에 제 2 층간절연층을 형성하는 단계와;Mo 금속층 형성부를 한정하는 마스크를 이용해서 상기 에치스토퍼층의 표면이 노출될 때까지 상기 제 2 층간절연층을 선택식각하여 제 2 요홈부를 형성하는 단계; 및금속층 증착 및 이의 평탄화 과정을 거쳐 상기 제 2 요홈부 내에 Mo 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 에치스토퍼층은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 LI층과 상기 Mo 금속층 그리고 상기 제 1, 제 2 NC 플러그는 W 재질로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
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| KR20020017171A (ko) | 2002-03-07 |
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