KR20020004374A - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법을 개시한다. 이에 의하면, 반도체기판의 일부분 상에 게이트전극을 형성한 후 제 1 층간절연막을 적층하고 평탄화하고, 제 1 층간절연막 상에 식각방지막을 적층하고, 식각방지막과 제 1 층간절연막의 일부분을 식각하여 게이트전극의 콘택 부분을 노출하기 위한 콘택홀을 형성하고, 콘택홀 내에 식각방지막보다 낮게 콘택플러그를 형성하고, 콘택플러그 및 상기 식각방지막 상에 제 2 층간절연막을 적층하고 평탄화하고, 다마신공정을 이용하여 제 2 층간절연막의 일부분에 콘택플러그를 노출하기 위한 식각홈을 형성한 후 식각홈 내에 금속배선을 형성한다.
따라서, 본 발명은 식각방지막을 사이에 두고 콘택플러그와 인접 금속배선을 배치함으로써 식각방지막에 의해 콘택플러그와 인접 금속배선의 부정합마진을 증대하여 이들의 전기적 절연을 확보할 수 있고 나아가 누설전류나 전기적인 브리지로 인한 불량현상을 개선할 수 있다. 또한 식각방지막에 의한 화학기계연마공정의 개선을 통해 제 2 층간절연막의 단차를 낮추어 작고 깊은 콘택홀에서의 장벽금속과 금속배선의 충전을 개선할 수 있다.

Description

반도체소자의 제조방법{method for manufacturing semiconductor devices}
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 사진공정에서의 부정합이 발생하더라도 콘택플러그 및 인접 금속배선간의 전기적 절연을 확보하도록 한 반도체소자의 제조방법에 관한 것이다.
최근에 들어 반도체소자의 고집적화 추세에 맞추어 반도체소자의 패턴 미세화가 진행되면서 반도체소자를 구현하기 위한 공정기술이 고기능화하고 있다. 이러한 공정기술 중의 하나가 화학기계연마(chemical mechanical polishing) 공정을 이용한 평탄화기술이며 이는 미세 패턴의 형성을 위해 필수요소 기술로 사용되고 있는 실정에 있다. 즉, 미세 요소기술 중의 하나인 텅스텐 배선구조를 이용할 경우의 다마신(damascene) 기법과, 미세 콘택에서의 콘택홀 매몰방법으로서 텅스텐 콘택플러그(contact plug) 형성이 그것이다. 하지만, 집적도 증가와 함께 필수적으로 사용되고 있는 텅스텐을 이용한 미세가공기술을 사용하기 위해서는 화학기계연마공정을 이용한 평탄화기술이 필수적으로 사용되어야만 한다.
현재는 다마신공정과 콘택플러그 형성공정을 화학기계연마공정으로 동시에 형성하는 듀얼 다마신(dual damascene) 공정에 대한 연구도 활발히 진행되고 있다. 그러나, 디자인룰(design rule)의 감소가 급속히 이루어지는 요즈음 듀얼 다마신공정은 사진공정 때에 패턴 형성의 어려움을 야기시켜서 구리 금속배선공정 등 패턴 피치가 상대적으로 큰 공정에 제한적으로 사용되고 있으며 국부연결(local interconnection) 공정에는 적용하기가 어렵다. 한편, 셀 크기의 축소에 따라 콘택과 국부연결공정에서의 디자인룰과 부정합마진이 급속히 감소하고 있다. 이러한 콘택과 국부연결을 적용한 종래의 반도체소자의 제조방법을 도 1 내지 도 4를 참조하여 설명하면, 먼저, 도 1에 도시된 바와 같이, 반도체기판, 예를 들어 실리콘기판(10)의 액티브영역(도시 안됨)을 전기적으로 분리하기 위해 실리콘기판(10)의 필드영역에 LOCOS(local oxidation of silicon)공정 또는 STI(shallow trench isolation) 공정과 같은 아이솔레이션공정에 의해 아이솔레이션층(20)을 형성한다. 그런 다음, 실리콘기판(10)의 액티브영역 상에 게이트전극의 패턴을 형성함과 아울러 아이솔레이션층(20) 상을 지나가는 게이트전극(20)의 패턴을 함께 형성한다. 즉, 액티브영역 상에 게이트산화막(도시 안됨)을 열산화공정에 의해 정해진 두께만큼 성장시키고, 게이트산화막 상에 통상적인 화학기상증착법에 의해 게이트전극의 도전막을 적층한다. 여기서, 게이트전극의 도전막은 하층의 폴리실리콘막(21)과 상층의 실리사이드막(23), 예를 들어 텅스텐실리사이드막으로 구성할 수 있다. 텅스텐실리사이드막이 적층된 경우에는 게이트전극의 패턴을 위한 사진공정에서의 난반사를 방지하기 위해 텅스텐실리사이드막 상에 비반사막(25)을 적층하는 것도 가능하다. 비반사막(25)은 플라즈마 강화 화학기상증착법에 의해 적층된 하층의 산화막과, 통상적인 화학기상증착법에 의해 적층된 상층의 질화산화막으로 구성하는 것이 일반적이다. 이후 비반사막(25) 상에 게이트전극(20)의 패턴을 위한 감광막(도시 안됨)의 패턴을 형성하고 이를 식각마스크로 이용하여 비반사막(25), 실리사이드막(23) 및 폴리실리콘막(21)을 그 아래의 게이트산화막이 노출될 때까지 건식식각함으로써 실리콘기판(10)의 액티브영역의 일부분 상에는 물론 아이솔레이션층(11) 상에도 게이트전극(20)의 패턴을 형성하고 나서 감광막의 패턴을 스트립공정으로 제거한다. 이어서 게이트전극(20)의 좌, 우 양측벽에 절연막, 예를 들어 질화막의 스페이서(27)를 형성하고 이온주입공정을 이용하여 액티브영역에 게이트전극을 사이에 두고 배치된, 트랜지스터의 소스/드레인영역(도시 안됨)을 위한 확산영역을 형성한다.
그런 다음, 게이트전극(20)의 패턴을 포함한 실리콘기판(10)의 전면에 제 1층간절연막, 예를 들어 산화막(30)을 두껍게 적층한다. 이때, 산화막(30)의 표면은 산화막(30)이 적층되기 전의 실리콘기판(10)의 표면 굴곡만큼 심하지는 않으나 여전히 굴곡이 존재한다. 이후, 산화막(30)을 화학기계연마공정으로 처리하여 산화막(30)의 표면을 평탄화하고, 트랜지스터의 게이트전극(20)과 소스/드레인영역을 도 2의 콘택플러그(40)과의 전기적 연결을 위해 아이솔레이션층(11) 상의 게이트전극(20)을 일부 노출하는 콘택홀(31)을 사진식각공정에 의해 산화막(30)에 형성한다. 물론, 설명의 편의상 도면에 도시하지 않았으나 액티브영역 상의 게이트전극과 소스/드레인영역을 각각 노출하는 콘택홀을 함께 형성함은 자명한 사실이다. 이하 설명의 편의상 아이솔레이션층에 한정하여 설명하기로 한다.
도 2에 도시된 바와 같이, 콘택홀(31)의 형성이 완료되고 나면, 콘택홀(31)을 충분히 채울 정도의 두꺼운 두께로 산화막(30) 상에 콘택플러그(40)를 위한 도전막, 예를 들어 텅스텐막을 화학기상증착공정에 의해 적층하면서 콘택홀(31) 내에 텅스텐막을 채운 후 텅스텐막을 화학기계연마공정으로 처리하여 콘택홀(31) 외측의 산화막(30) 상에 있던 텅스텐막을 모두 제거하고 콘택홀(31) 내의 텅스텐막을 남긴다. 따라서, 텅스텐막의 콘택플러그(40)가 산화막(30)에 표면 평탄화를 이루며 콘택홀(31) 내에만 형성된다.
도 3에 도시된 바와 같이, 콘택플러그(40)의 형성이 완료되고 나면, 콘택플러그(40) 및 산화막(30) 상에 제 2 층간절연막, 예를 들어 산화막(50)을 함께 적층한다.
그런 다음 다마신공정을 이용하여 국부연결을 이룬다. 즉, 사진식각공정을이용하여 콘택플러그(40)를 오버랩하는 부분의 산화막(50)을 그 아래의 콘택플러그(40)가 노출될 때까지 식각하여 식각홈(51)을 형성하고 계속하여 식각홈(51) 내의 노출된 산화막(30)을 일부 깊이만큼 더 식각한다. 이와 아울러 콘택플러그(40)를 오버랩하지 않고 이격한 부분의 산화막(50)을 식각하여 식각홈(53)을 형성한다. 식각홈(51),(53)을 채울 정도의 두꺼운 두께로 산화막(50) 상에 금속배선(60)을 위한 도전막, 예를 들어 텅스텐막을 화학기상증착공정에 의해 적층하면서 식각홈(51),(53) 내에 텅스텐막을 채운 후 텅스텐막을 화학기계연마공정으로 처리하여 식각홈(51),(53) 외측의 산화막(50) 상에 있던 텅스텐막을 모두 제거하고 식각홈(51),(53) 내의 텅스텐막을 남긴다. 따라서, 텅스텐막의 금속배선(60)이 산화막(50)에 표면 평탄화를 이루며 식각홈(51),(53) 내에만 형성된다.
그런데, 종래에는 콘택플러그(40)와 금속배선(60)의 전기적 연결을 보장하기 위해 산화막(50)을 오버에칭함으로써 인접 금속배선(60)의 저부면이 콘택플러그(40)의 상부면보다 아래에 위치한다. 이는 도 3에 도시된 바와 같이, 식각홈(51),(53)의 형성을 위한 사진공정이 부정합마진 내에서 이루어졌을 때 콘택플러그(40)와 인접 금속배선(60)이 간격(W1)을 두고 이격하므로 이들의 전기적 절연을 확보하는데 아무런 문제를 일으키지 않는다.
그러나, 콘택홀(31)과 식각홈(51),(53)의 식각패턴 CD(critical dimension)가 공정산포에 의해 정해진 CD보다 커지거나 또는 콘택홀(31)과 식각홈(51),(53)의형성을 위한 사진공정에서 부정합이 도 4에 도시된 바와 같이, 우측방향으로 부정합마진 이상으로 크게 이루어졌을 때 취약지점(A)에서 콘택플러그(40)와 인접 금속배선(60)이 간격(W1)보다 좁은 간격(W2)을 두고 이격하므로 이들의 전기적 절연을 확보하기가 어렵고 이들 사이에서의 누설전류를 유발할 가능성이 높아진다. 심한 경우에는 이들을 전기적으로 연결하는 브리지(bridge) 현상을 유발시킬 가능성이 있다. 이로써 종래의 제조방법으로는 반도체소자의 대량생산 때에 공정관리의 어려움을 가져오고 또한 양품의 수율감소를 가져온다.
또한, 디자인룰 감소에 따라 콘택홀의 사이즈 크기가 점차 축소되고 있는데 화학기계연마공정의 균일도 마진을 고려하여 층간절연막의 단차가 일정하게 유지되어야 하므로 콘택홀이 작고 깊은 콘택홀로 변하는 추세에 있고, 이에 따라 콘택홀 내에 장벽금속과 텅스텐의 충전이 제대로 이루어지지 않는 문제점도 크게 대두되고 있다.
따라서 본 발명의 목적은 콘택플러그와 인접 금속배선의 부정합마진을 증대하여 이들의 전기적 절연을 확보하고 제품의 수율향상을 이루도록 한 반도체소자의 제조방법을 제공하는데 있다.
또한 본 발명의 다른 목적은 작고 깊은 콘택홀 내에 장벽금속과 텅스텐의 충전을 제대로 이루도록 한 반도체소자의 제조방법을 제공하는데 있다.
도 1 내지 도 3은 종래 기술에 의한 반도체소자의 제조방법을 나타낸 단면공정도.
도 4는 종래 기술에 있어서, 금속배선간의 절연불량을 나타낸 단면공정도.
도 5 내지 도 8은 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면공정도.
도 9는 본 발명에 의한 반도체소자의 제조방법에 적용된, 금속배선간의 절연불량개선을 나타낸 단면공정도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은
반도체기판의 일부분 상에 게이트전극을 형성한 후 제 1 층간절연막을 적층하고 평탄화하는 단계;
상기 제 1 층간절연막 상에 식각방지막을 적층하는 단계;
상기 식각방지막과 제 1 층간절연막의 일부분을 식각하여 상기 게이트전극의 콘택 부분을 노출하기 위한 콘택홀을 형성하는 단계;
상기 콘택홀 내에 상기 식각방지막보다 낮게 콘택플러그를 형성하는 단계;
상기 콘택플러그 및 상기 식각방지막 상에 제 2 층간절연막을 적층하고 평탄화하는 단계; 그리고
다마신공정을 이용하여 상기 제 2 층간절연막의 일부분에 상기 콘택플러그를 노출하기 위한 식각홈을 형성한 후 상기 식각홈 내에 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는 상기 콘택플러그를 형성하는 단계는
상기 콘택홀과 상기 제 1 층간절연막에 콘택플러그를 위한 도전막을 적층하는 단계;
상기 도전막을 화학기계연마공정에 의해 상기 콘택홀 내에만 남기며 상기 식각방지막에 표면 평탄화시키는 단계; 그리고
상기 도전막을 에치백공정에 의해 상기 식각방지막의 표면 이하로 낮추는 단계를 포함할 수 있다.
또한, 상기 콘택플러그를 형성하는 단계는
상기 콘택홀과 상기 제 1 층간절연막에 콘택플러그를 위한 도전막을 적층하는 단계; 그리고
상기 도전막을 에치백공정에 의해 상기 식각방지막의 표면 이하로 낮추는 단계를 포함할 수 있다.
따라서 본 발명은 인접 금속배선과 콘택플러그를 식각방지막을 사이에 두고 배치하여 이들의 부정합마진을 증대하면서도 이들의 전기적 절연을 확보할 수 있고 또한 식각방지막에 의한 화학기계연마공정의 개선을 통해 제 2 층간절연막의 단차를 낮추어 작고 깊은 콘택홀에서의 장벽금속과 금속배선의 충전을 개선할 수 있다.
이하, 본 발명에 의한 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 도면에서 종래의 부분과 동일 구조 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 5 내지 도 9는 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면공정도이다.
도 5를 참조하면, 도 1의 방법과 유사하게 반도체기판, 예를 들어 실리콘기판(10)의 액티브영역(도시 안됨)을 전기적으로 분리하기 위해 실리콘기판(10)의 필드영역에 LOCOS(local oxidation of silicon)공정 또는 STI(shallow trench isolation) 공정과 같은 아이솔레이션공정에 의해 아이솔레이션층(20)을 형성하고, 실리콘기판(10)의 액티브영역 상에 게이트전극의 패턴을 형성함과 아울러 아이솔레이션층(20) 상을 지나가는 게이트전극(20)의 패턴을 함께 형성한다. 즉, 액티브영역 상에 게이트산화막(도시 안됨)을 열산화공정에 의해 정해진 두께만큼 성장시키고, 게이트산화막 상에 통상적인 화학기상증착법에 의해 게이트전극의 도전막을 적층한다. 여기서, 게이트전극의 도전막은 하층의 폴리실리콘막(21)과 상층의 실리사이드막(23), 예를 들어 텅스텐실리사이드막으로 구성할 수 있다. 텅스텐실리사이드막이 적층된 경우에는 게이트전극의 패턴을 위한 사진공정에서의 난반사를 방지하기 위해 텅스텐실리사이드막 상에 비반사막(25)을 적층하는 것도 가능하다. 비반사막(25)은 플라즈마 강화 화학기상증착법에 의해 적층된 하층의 산화막과, 통상적인 화학기상증착법에 의해 적층된 상층의 질화산화막으로 구성하는 것이 일반적이다. 이후 비반사막(25) 상에 게이트전극(20)의 패턴을 위한 감광막(도시 안됨)의 패턴을 형성하고 이를 식각마스크로 이용하여 비반사막(25), 실리사이드막(23) 및 폴리실리콘막(21)을 그 아래의 게이트산화막이 노출될 때까지 건식식각함으로써 실리콘기판(10)의 액티브영역의 일부분 상에는 물론 아이솔레이션층(11) 상에도 게이트전극(20)의 패턴을 형성하고 나서 감광막의 패턴을 스트립공정으로 제거한다. 이어서 게이트전극(20)의 좌, 우 양측벽에 절연막, 예를 들어 질화막의 스페이서(27)를 형성하고 이온주입공정을 이용하여 액티브영역에 게이트전극을 사이에 두고 배치된, 트랜지스터의 소스/드레인영역(도시 안됨)을 위한 확산영역을 형성한다. 그런 다음, 게이트전극(20)의 패턴을 포함한 실리콘기판(10)의 전면에 제 1 층간절연막, 예를 들어 산화막(30)을 두껍게 적층한다. 이때, 산화막(30)의 표면은 산화막(30)이 적층되기 전의 실리콘기판(10)의 표면 굴곡만큼 심하지는 않으나 여전히 굴곡이 존재한다. 이후 산화막(30)의 적층이 완료되고 나면, 산화막(30)을 화학기계연마공정으로 처리하여 산화막(30)의 표면을 평탄화한다. 이하, 설명의 편의상 아이솔레이션층(11)에 한정하여 콘택플러그와 금속배선 형성을 설명하기로 한다.
이어서 산화막(30) 상에 식각방지막(70)으로서 질화막 또는 질화산화막을 300∼500Å의 두께로 적층한다. 여기서 식각방지막(70)은 부수적으로 사진공정을 위한 비반사막의 역할도 하므로 콘택홀(71)의 패턴 미세화 및 안정성에 도움을 준다. 이후 게이트전극(20)과 도 6의 콘택플러그(40)의 전기적 연결을 위해 아이솔레이션층(11) 상의 게이트전극(20)을 일부 노출하는 콘택홀(71)을 사진식각공정에 의해 식각방지막(70)과 산화막(30)의 일부분에 형성한다. 물론, 설명의 편의상 도면에 도시하지 않았으나 액티브영역 상의 게이트전극과 소스/드레인영역을 각각 노출하는 콘택홀을 함께 형성함은 자명한 사실이다.
도 6을 참조하면, 콘택홀(71)의 형성이 완료되고 나면, 콘택홀(71)을 충분히 채울 정도의 두꺼운 두께로 식각방지막(70) 상에 콘택플러그(40)를 위한 도전막, 예를 들어 텅스텐막을 화학기상증착공정에 의해 적층하면서 콘택홀(71) 내에 텅스텐막을 채운 후 텅스텐막을 화학기계연마공정으로 처리하여 콘택홀(71) 외측의 식각방지막(70) 상에 있던 텅스텐막을 모두 제거하고 콘택홀(71) 내의 텅스텐막을 식각방지막(70)에 표면평탄화를 이루며 남긴다. 따라서, 텅스텐막의 콘택플러그(40)가 콘택홀(71) 내에만 형성된다.
여기서, 식각방지막(70)은 화학기계연막공정의 진행 때에 화학기계연마공정의 종전검출(end point of detection)을 가능하게 함으로써 화학기계연마공정에 의한 균일도 개선과 이를 통한 층간절연막의 단차 감소를 가져올 수 있다.
도 7을 참조하면, 콘택플러그(40)의 형성이 완료되고 나면, 예를 들어 에치백공정을 이용하여 콘택플러그(40)를 식각하여 콘택플러그(40)의 표면을 식각방지막(70)보다 낮게 만들어준다. 이는 후속공정에서 콘택플러그(40)와 인접 금속배선(60)의 전기적 절연을 확보하여 주기 위함이다.
한편, 식각방지막(70) 상에 적층된 텅스텐막을 화학기계연마공정과 에치백공정으로 처리하는 대신에 에치백공정만으로 처리하여 콘택플러그(40)의 표면을 식각방지막(70)보다 낮게 만들어주는 방법도 가능하다.
도 8을 참조하면, 콘택플러그(40)의 에치백공정이 완료되고 나면, 콘택플러그(40)와 식각방지막(70) 상에 제 2 층간절연막, 예를 들어 산화막(50)을 함께 적층한다. 그런 다음 다마신공정을 이용하여 국부연결을 이룬다. 즉, 사진식각공정을 이용하여 콘택플러그(40)를 오버랩하는 부분의 산화막(50)을 그 아래의 콘택플러그(40)가 노출될 때까지 식각하여 식각홈(51)을 형성한다. 이와 아울러 콘택플러그(40)를 오버랩하지 않고 이격한 부분의 산화막(50)을 식각하여 식각홈(53)을 형성한다. 이후, 식각홈(51),(53)을 채울 정도의 두꺼운 두께로 산화막(50) 상에 금속배선(60)을 위한 도전막, 예를 들어 텅스텐막을 화학기상증착공정에 의해 적층하면서 식각홈(51),(53) 내에 텅스텐막을 채운 후 텅스텐막을 화학기계연마공정으로 처리하여 식각홈(51),(53) 외측의 산화막(50) 상에 있던 텅스텐막을 모두 제거하고 식각홈(51),(53) 내의 텅스텐막을 남긴다. 따라서, 텅스텐막의 금속배선(60)이 산화막(50)에 표면 평탄화를 이루며 식각홈(51),(53) 내에만 형성된다.
따라서, 식각홈(51)의 형성을 위한 산화막(50)의 식각 때에 콘택플러그(40)상의 산화막(50)이 식각되지만, 콘택플러그(40) 외측의 식각방지막(70)은 식각되지 않는데 이는 콘택플러그(40)와 그 상의 금속배선(60)이 자기정합적 연결을 가능하게 한다. 더욱이 콘택플러그(40)와의 연결부분을 제외하고는 금속배선(60)이 식각방지막(70) 아래로 내려오지 않으므로 식각홈(51),(53)의 형성을 위한 사진공정이 부정합마진 내에서 이루어졌을 때 콘택플러그(40)와 인접 금속배선(60)이 부정합마진 내에서 간격(W1)을 두고 이격하므로 이들의 전기적 절연을 확보하는데 아무런 문제를 일으키지 않는다. 또한 콘택홀(31)과 식각홈(51),(53)의 식각패턴 CD가 공정산포에 의해 정해진 CD보다 커지거나 또는 콘택홀(31)과 식각홈(51),(53)의 형성을 위한 사진공정에서 부정합이 도 9에 도시된 바와 같이, 우측방향으로 부정합마진 이상으로 크게 이루어졌을 때 취약지점(A)에서 콘택플러그(40)와 인접 금속배선(60)이 간격(W1)보다 좁은 간격(W2)을 두고 이격하더라도 이들의 상하 거리가 식각방지막(70)의 두께만큼 확보 가능하고 이들의 전기적 절연을 확보할 수 있다. 이는 누설전류나 전기적인 브리지현상을 방지할 수 있고 나아가 반도체소자의 대량생산 때에 공정관리의 어려움을 줄여줄 수 있고, 양품의 수율을 높여줄 수 있다.
또한 식각방지막에 의한 화학기계연마공정의 개선을 통해 층간절연막의 단차를 낮춤으로써 작고 깊은 콘택에서의 장벽금속과 금속배선의 충전을 용이하게 하여 준다.
이상에서 살펴본 바와 같이, 본 발명에 의한 반도체소자의 제조방법에서는 반도체기판의 일부분 상에 게이트전극을 형성한 후 제 1 층간절연막을 적층하고 평탄화하고, 제 1 층간절연막 상에 식각방지막을 적층하고, 식각방지막과 제 1 층간절연막의 일부분을 식각하여 게이트전극의 콘택 부분을 노출하기 위한 콘택홀을 형성하고, 콘택홀 내에 콘택플러그를 형성하고, 콘택플러그 및 상기 식각방지막 상에 제 2 층간절연막을 적층하고 평탄화하고, 다마신공정을 이용하여 제 2 층간절연막의 일부분에 콘택플러그를 노출하기 위한 식각홈을 형성한 후 식각홈 내에 금속배선을 형성한다. 여기서, 콘택플러그는 콘택홀과 제 1 층간절연막에 콘택플러그를 위한 도전막을 적층하고, 도전막을 화학기계연마공정에 의해 콘택홀 내에만 남기며 식각방지막에 표면 평탄화시키고, 도전막을 에치백공정에 의해 식각방지막의 표면 이하로 낮춤으로써 형성할 수 있거나, 콘택홀과 제 1 층간절연막에 콘택플러그를 위한 도전막을 적층하고, 도전막을 에치백공정에 의해 식각방지막의 표면 이하로 낮춤으로써 형성할 수 있다.
따라서, 본 발명은 식각방지막을 사이에 두고 콘택플러그와 인접 금속배선을 배치함으로써 식각방지막에 의해 콘택플러그와 인접 금속배선의 부정합마진을 증대하여 이들의 전기적 절연을 확보할 수 있고 나아가 누설전류나 전기적인 브리지로 인한 불량현상을 개선할 수 있다. 또한 식각방지막에 의한 화학기계연마공정의 개선을 통해 제 2 층간절연막의 단차를 낮추어 작고 깊은 콘택홀에서의 장벽금속과 금속배선의 충전을 개선할 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (3)

  1. 반도체기판의 일부분 상에 게이트전극을 형성한 후 제 1 층간절연막을 적층하고 평탄화하는 단계;
    상기 제 1 층간절연막 상에 식각방지막을 적층하는 단계;
    상기 식각방지막과 제 1 층간절연막의 일부분을 식각하여 상기 게이트전극의 콘택 부분을 노출하기 위한 콘택홀을 형성하는 단계;
    상기 콘택홀 내에 상기 식각방지막보다 낮게 콘택플러그를 형성하는 단계;
    상기 콘택플러그 및 상기 식각방지막 상에 제 2 층간절연막을 적층하고 평탄화하는 단계; 그리고
    다마신공정을 이용하여 상기 제 2 층간절연막의 일부분에 상기 콘택플러그를 노출하기 위한 식각홈을 형성한 후 상기 식각홈 내에 금속배선을 형성하는 단계를 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서, 상기 콘택플러그를 형성하는 단계는
    상기 콘택홀과 상기 제 1 층간절연막에 콘택플러그를 위한 도전막을 적층하는 단계;
    상기 도전막을 화학기계연마공정에 의해 상기 콘택홀 내에만 남기며 상기 식각방지막에 표면 평탄화시키는 단계; 그리고
    상기 도전막을 에치백공정에 의해 상기 식각방지막의 표면 이하로 낮추는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서, 상기 콘택플러그를 형성하는 단계는
    상기 콘택홀과 상기 제 1 층간절연막에 콘택플러그를 위한 도전막을 적층하는 단계; 그리고
    상기 도전막을 에치백공정에 의해 상기 식각방지막의 표면 이하로 낮추는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
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TWI463601B (zh) * 2013-01-21 2014-12-01 Winbond Electronics Corp 接觸孔插塞的製造方法

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