KR20010054870A - 반도체소자의 자기정렬 콘택 구조체를 형성하는 방법 - Google Patents

반도체소자의 자기정렬 콘택 구조체를 형성하는 방법 Download PDF

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Abstract

반도체소자의 자기정렬 콘택구조체를 형성하는 방법이 제공된다. 도전성 패드를 갖는 반도체기판 상에 제1 층간절연막을 형성하고, 제1 층간절연막 상에 낮은 유전상수를 갖는 제2 층간절연막을 형성한다. 제2 층간절연막 내에 다마신 공정을 사용하여 한 쌍의 배선을 형성한다. 각 배선 상에 제2 층간절연막보다 높은 유전상수를 갖는 절연체막으로 마스크 패턴을 형성한다. 각 마스크 패턴의 폭은 그 아래의 배선보다 넓은 폭을 갖는다. 마스크 패턴들을 식각 마스크로 사용하여 배선들 사이의 제2 층간절연막 및 제1 층간절연막을 연속적으로 식각하여 도전성 패드를 노출시키는 자기정렬 콘택홀을 형성한다. 자기정렬 콘택홀을 채우는 도전막 패턴을 형성한다. 이에 따라, 자기정렬 콘택홀을 채우는 도전막 패턴과 각 배선 사이에 유전상수가 낮은 제2 층간절연막이 개재되어 도전막 패턴 및 각 배선 사이의 커플링 커패시턴스를 감소시킬 수 있다.

Description

반도체소자의 자기정렬 콘택 구조체를 형성하는 방법{METHOD OF FORMING SELF-ALIGNED CONTACT STRUCTURE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 자기정렬 콘택 구조체를 형성하는 방법에 관한 것이다.
반도체소자의 집적도가 증가함에따라 배선들 사이의 간격이 점점 좁아지고 있다. 이에 따라, 서로 평행한 배선들 사이의 층간절연막을 관통하는 콘택홀을 형성하기 위한 사진공정을 실시하는 동안 오정렬이 발생할 확률이 점점 높아지고 있다. 이러한 오정렬을 해결하기 위하여 최근에 자기정렬 콘택홀(self-aligned contact hole)을 형성하는 기술이 발표된 바 있다.
자기정렬 콘택홀을 형성하기 위한 종래의 기술은 반도체기판 상에 그 측벽 및 상부면이 실리콘질화막과 같은 절연체막으로 덮여진 복수의 배선을 형성하는 공정과, 상기 결과물 전면에 상기 실리콘질화막에 대하여 식각선택비를 갖는 절연막, 예컨대 실리콘산화막으로 층간절연막을 형성하는 공정과, 상기 배선들 사이의 층간절연막을 식각하여 반도체기판을 노출시키는 자기정렬 콘택홀을 형성하는 공정을 포함한다. 여기서, 상기 자기정렬 콘택홀을 서로 이웃하는 배선들 사이의 간격보다 넓게 형성할지라도 상기 배선들을 둘러싸는 실리콘질화막이 실리콘산화막으로 형성된 층간절연막에 대하여 식각선택비를 가지므로 배선들이 노출되는 것을 방지할 수 있다. 따라서, 상기 자기정렬 콘택홀을 한정하기 위한 사진공정을 실시하는 동안 오정렬에 대한 여유도를 증가시킬 수 있다.
그러나, 상기 배선들은 실리콘산화막으로 형성되는 층간절연막에 대하여 식각선택비를 갖는 실리콘질화막에 의해 둘러싸여진다. 따라서, 상기 배선들 및 후속공정에서 상기 자기정렬 콘택홀을 채우는 도전막 사이에 실리콘산화막에 비하여 큰 유전상수를 갖는 실리콘질화막이 개재된다. 결과적으로, 각 배선 및 도전막 사이의 커플링 커패시턴스가 증가되어 배선 또는 도전막에 인가되는 전기적인 신호의 지연시간을 증가시킨다.
또한, 상기한 종래기술에 있어서, 배선들의 저항을 낮추기 위해 배선들을 텅스텐막과 같은 금속막 또는 텅스텐 폴리사이드막과 같은 금속 폴리사이드막으로 형성할 수 있다. 이때, 배선들은 상기 금속막 또는 금속 폴리사이드막을 패터닝함으로써 형성된다. 그러나, 상기 금속막 또는 금속 폴리사이드막을 패터닝하기 위한 사진/식각 공정을 실시하는 동안 금속막의 표면 모폴로지에 기인하여 서로 이웃하는 배선들 사이에 브릿지(bridge) 등이 잔존할 수 있다. 이에 따라, 서로 이웃하는 배선들이 전기적으로 연결되는 문제점이 발생할 수 있다.
한편, 미국특허 제5,614,765호는 듀얼 다마신(dual damascene) 공정을 통하여 제조된 다층배선 구조체(multilevel interconnection structure)를 개시한다. 상기 미국특허 제5,614,765호에 따르면, 하부배선 상에 하부배선의 소정영역을 노출시키는 비아홀 및 상기 비아홀보다 얕은 깊이로 식각된 그루브(groove)를 갖는 층간절연막이 형성되고, 상기 비아홀 및 그루브를 채우는 상부배선이 형성된다. 여기서, 상기 비아홀 및 그루브는 1회의 사진공정을 통하여 형성된다.
좀 더 구체적으로, 상기 그루브는 층간절연막 상에 사진공정을 통하여 상부배선이 형성되는 영역을 한정하는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 층간절연막을 층간절연막의 두께보다 얕은 깊이로 식각함으로써 형성된다. 여기서, 상기 그루브는 비아부(via portion)와 도전선부(conductive line portion)로 구성된다. 상기 비아부의 폭은 도전선부의 폭에 비하여 넓어야 한다.
상기 비아홀은 상기 그루브가 형성된 결과물 전면에 콘포말한 물질막을 형성하고, 상기 콘포말한 물질막을 이방성 식각하여 상기 그루브 영역의 측벽에 스페이서를 형성하고, 상기 스페이서에 의해 노출된 층간절연막의 잔여물을 식각하여 하부배선을 노출시킴으로써 형성된다. 여기서, 상기 콘포말한 물질막은 상기 비아부의 폭의 1/2보다 얇아야 하고, 상기 도전선부의 폭의 1/2보다 두꺼워야 한다. 따라서, 스페이서를 형성한 후에, 비아부의 그루브의 바닥은 노출되고 도전선부의 그루브의 바닥은 상기 콘포말한 물질막에 의해 덮여진다.
상술한 바와 같이 미국특허 제5,614,765호에 따르면, 비아홀이 1회의 사진공정에 의해 상부배선과 자기정렬된다. 그러나, 비아홀이 하부배선에 대해서는 자기정렬되지 않는다. 따라서, 상기 미국특허 제5,614,765호는 서로 이웃한 하부배선들 사이의 층간절연막을 관통하는 자기정렬 콘택홀을 형성하는 데에 부적합하다.
본 발명이 이루고자 하는 기술적 과제는 서로 평행한 배선들 및 이들 사이의 층간절연막을 관통하는 도전막 패턴 사이의 커플링 커패시턴스를 최소화시킬 수 있는 자기정렬 콘택 구조체를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 서로 평행한 배선들 및 이들 사이의 층간절연막을 관통하는 도전막 패턴 사이의 커플링 커패시턴스를 최소화시킬 수 있는 자기정렬 콘택 구조체의 형성방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 도전막 패턴의 양 옆에 위치하는 배선들을 패터닝하기가 용이한 자기정렬 콘택 구조체의 형성방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 서로 평행한 배선들 사이의 층간절연막을 선택적으로 식각하는 동안 과도식각에 대한 여유도를 증가시킬 수 있는 자기정렬 콘택 구조체의 형성방법을 제공하는 데 있다.
도 1은 일반적인 디램 셀의 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ에 따라 본 발명에 따른 콘택 구조체를 설명하기 위한 단면도이다.
도 3a 내지 도 3g는 도 1의 Ⅰ-Ⅰ에 따라 본 발명의 일 실시예에 따른 자기정렬 콘택 구조체의 형성방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4c는 도 1의 Ⅰ-Ⅰ에 따라 본 발명의 다른 실시예에 따른 자기정렬 콘택 구조체의 형성방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 자기정렬 콘택 구조체는 반도체기판 상에 형성된 도전성 패드와, 상기 도전성 패드가 형성된 결과물 전면을 덮는 제1 층간절연막과, 상기 제1 층간절연막 상에 형성된 한 쌍의 배선과, 상기 각 배선 상에 형성되고 그 폭이 상기 각 배선의 폭보다 넓은 마스크 패턴과, 상기 마스크 패턴들 사이의 영역 및 상기 제1 층간절연막을 관통하되, 상기 도전성 패드와 전기적으로 접속된 도전막 패턴과, 상기 도전막 패턴 및 상기 배선들 사이의 영역에 개재된 제2 층간절연막을 포함한다.
상기 제1 층간절연막 및 제2 층간절연막은 4 이하의 낮은 유전상수를 갖는 절연체막, 바람직하게는 실리콘산화막인 것이 바람직하다.
상기 마스크 패턴은 각 배선 상에 형성된 식각저지막 패턴 및 상기 식각저지막 패턴의 양 측벽에 형성된 제1 스페이서로 구성된다. 또한, 상기 마스크 패턴은 상기 제1 층간절연막 및 제2 층간절연막에 대하여 식각선택비를 갖는 절연체막, 예컨대 실리콘질화막으로 형성되는 것이 바람직하다. 상기 마스크 패턴은 그 상부의 폭이 그 하부의 폭보다 넓은 "T"형일 수도 있다.
상기 배선은 장벽금속막 및 배선용 금속막이 차례로 적층된 구조인 것이 바람직하다. 여기서, 상기 장벽금속막은 타이타늄 질화막 또는 탄탈륨 질화막인 것이 바람직하고, 상기 배선용 금속막은 텅스텐막인 것이 바람직하다.
상기 마스크 패턴 및 상기 도전막 패턴 사이에 제2 스페이서를 더 구비할 수도 있다. 상기 제2 스페이서는 마스크 패턴과 동일한 물질막, 즉 실리콘질화막으로 형성된 것이 바람직하다.
상기 다른 기술적 과제들을 달성하기 위하여, 본 발명에 따른 자기정렬 콘택 구조체의 형성방법은 반도체기판 상에 도전성 패드를 형성하는 단계와, 상기 도전성 패드가 형성된 결과물 전면에 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막 상에 서로 평행한 제1 및 제2 배선을 형성하는 단계와, 상기 각 배선 상에 상기 각 배선보다 넓은 폭을 갖는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴들 사이의 영역 및 상기 제1 층간절연막을 관통하고 상기 도전성 패드와 접속된 도전막 패턴을 형성하는 단계를 포함한다.
상기 제1 및 제2 배선을 형성하는 단계는 상기 제1 층간절연막 상에 제1 식각저지막, 제2 층간절연막, 제2 식각저지막, 제3 층간절연막 및 제3 식각저지막을 차례로 형성하는 단계와, 상기 제3 식각저지막, 제3 층간절연막 및 제2 식각저지막을 연속적으로 패터닝하여 서로 평행한 제1 및 제2 리세스된 영역을 형성하는 단계와, 상기 제1 및 제2 리세스된 영역의 측벽에 제1 스페이서를 형성하는 단계와, 상기 제3 식각저지막 및 제1 스페이서를 식각 마스크로 사용하여 상기 제2 층간절연막 및 제1 식각저지막을 연속적으로 식각하여 제1 및 제2 배선 그루브를 형성하는 단계와, 상기 제1 및 제2 배선 그루브 내에 다마신 공정을 사용하여 각각 제1 및 제2 배선을 형성하는 단계를 포함한다.
상기 제1 내지 제3 층간절연막은 상기 제1 내지 제3 식각저지막 및 상기 제1 스페이서에 대하여 식각 선택비를 갖는 절연체막으로 형성하는 것이 바람직하다.이에 더하여, 상기 제1 내지 제3 층간절연막은 상기 제1 내지 제3 식각저지막 및 상기 제1 스페이서에 비하여 낮은 유전상수를 갖는 절연체막으로 형성하는 것이 바람직하다. 또한, 상기 제3 식각저지막은 제1 식각저지막의 두께 및 제2 식각저지막의 두께를 합한 두께보다 두꺼운 두께로 형성하는 것이 바람직하다. 상기 제1 내지 제3 층간절연막은 실리콘산화막으로 형성하는 것이 바람직하고, 상기 제1 내지 제3 식각저지막은 실리콘질화막으로 형성하는 것이 바람직하다. 고성능 반도체소자를 제조하는 경우에 상기 제1 및 제2 배선은 금속막으로 형성할 수도 있다.
상기 마스크 패턴을 형성하는 단계는 상기 제1 및 제2 배선이 형성된 결과물 전면에 상기 제1 및 제2 리세스된 영역을 채우는 제4 식각저지막을 형성하는 단계와, 상기 제3 층간절연막이 노출될 때까지 제4 식각저지막 및 제3 식각저지막을 연속적으로 전면식각하여 상기 각 리세스된 영역 내에 제4 식각저지막 패턴을 형성하는 단계를 포함한다. 여기서, 상기 제4 식각저지막 패턴 및 그 양 옆에 접하는 제1 스페이서는 마스크 패턴을 구성한다. 따라서, 상기 마스크 패턴은 상기 각 배선의 폭보다 넓은 폭을 갖는다. 상기 제4 식각저지막은 상기 제3 식각저지막과 동일한 물질막으로 형성하는 것이 바람직하다.
상기 제4 식각저지막 패턴을 형성한 후에, 상기 노출된 제3 층간절연막을 선택적으로 제거하여 제1 스페이서의 측벽 및 제2 식각저지막을 노출시키고, 상기 제1 스페이서의 측벽에 제2 스페이서를 형성할 수도 있다. 이때, 상기 제2 스페이서를 형성한 다음, 상기 제2 식각저지막을 연속적으로 식각하여 제2 층간절연막을 노출시킨다.
상기 도전막 패턴을 형성하는 단계는 상기 마스크 패턴들을 식각마스크로 사용하여 상기 제3 층간절연막, 제2 식각저지막, 제2 층간절연막, 제1 식각저지막 및 제1 층간절연막을 연속적으로 이방성 식각하여 상기 도전성 패드를 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀 내부에 상기 도전성 패드와 접촉하는 도전막 패턴을 형성하는 단계를 포함한다.
상술한 바와 같이 본 발명에 따르면, 자기정렬 기술에 의해 형성된 콘택홀을 채우는 도전막 패턴 및 각 배선 사이에 실리콘산화막과 같은 저유전상수를 갖는 제2 층간절연막이 개재되어 상기 도전막 패턴 및 각 배선 사이의 커플링 커패시턴스를 감소시킬 수 있다. 또한, 금속막으로 형성되는 배선들을 다마신 공정으로 형성함으로써 배선들을 패터닝하기가 용이하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 여기서, 본 발명은 디램 셀을 예로 하여 설명되어지나, 본 발명은 디램 셀에 한정되지 않고 모든 반도체소자에 적용하는 것이 가능하다.
먼저, 도 1 및 도 2를 참조하여 본 발명에 따른 자기정렬 콘택 구조체를 설명하기로 한다.
도 1은 일반적인 디램 셀의 평면도이다.
도 1을 참조하면, P형의 반도체기판의 소정영역에 활성영역(1)이 한정되고, 상기 활성영역(1)을 가로지르는 한 쌍의 워드라인들(3a, 3b)이 배치된다. 상기 활성영역(1)의 주변에는 소자분리막이 형성된다. 상기 한 쌍의 워드라인들(3a, 3b) 사이의 활성영역(1)은 N형의 불순물로 도우핑된 공통 드레인 영역(D)에 해당한다.상기 한 쌍의 워드라인들(3a, 3b)중 제1 워드라인(3a)의 양 옆의 활성영역들중 공통 드레인 영역(D)과 마주보는 활성영역(1)은 N형의 불순물로 도우핑된 제1 소오스 영역(S1)에 해당한다. 또한, 상기 제2 워드라인(3b)의 양 옆의 활성영역들중 상기 공통 드레인 영역(D)과 마주보는 활성영역(1)은 N형의 불순물로 도우핑된 제2 소오스 영역(S2)에 해당한다.
상기 제1 소오스 영역(S1) 상에는 상기 제1 소오스 영역(S1)과 전기적으로 연결된 제1 스토리지 노드 패드(17a)가 배치되고, 상기 제2 소오스 영역(S2) 상에는 상기 제2 소오스 영역(S2)과 전기적으로 연결된 제2 스토리지 노드 패드(17b)가 배치된다. 또한, 상기 공통 드레인 영역(D) 상에는 상기 공통 드레인 영역(D)과 전기적으로 연결된 비트라인 패드(17d)가 배치된다. 상기 비트라인 패드(17d)는 상기 공통 드레인 영역(D)의 한 쪽 옆을 향하여 연장된 돌출부를 포함한다. 상기 한 쌍의 워드라인들(3a, 3b)을 가로질러 상기 활성영역(1)의 양 옆에 각각 제1 및 제2 비트라인들(35a, 35b)이 배치된다. 상기 제1 비트라인(35a)은 상기 비트라인 패드(17d)의 돌출부를 노출시키는 비트라인 콘택홀(7)을 통하여 상기 비트라인 패드(17d)와 전기적으로 연결된다. 이와 마찬가지로, 상기 제2 비트라인(35b)은 다른 비트라인 패드(도시하지 않음)와 전기적으로 연결된다.
도 2는 본 발명에 따른 자기정렬 콘택 구조체를 보여주는 단면도로서, 도 1의 Ⅰ-Ⅰ에 따른 단면도이다.
도 2를 참조하면, 반도체기판(11)의 소정영역에 활성영역(도 1의 1)을 한정하는 소자분리막(13)이 형성된다. 상기 활성영역의 소정영역에 상기반도체기판(11)과 다른 도전형의 불순물로 도우핑된 제2 소오스 영역(S2)이 위치한다. 상기 제2 소오스 영역(S2)이 형성된 결과물 상에 평탄화된 절연체막(15)이 형성된다. 상기 제2 소오스 영역(S2) 상부에 도전성 패드, 즉 제2 스토리지 노드 패드(17b)가 배치된다. 상기 제2 스토리지 노드 패드(17b)는 상기 평탄화된 절연체막(15)의 소정영역을 관통하여 제2 소오스 영역(S2)과 전기적으로 접속된다. 상기 제2 스토리지 노드 패드(17b)가 형성된 결과물 전면에 제1 층간절연막(19) 및 제2 층간절연막(23)이 차례로 적층된다. 상기 제1 및 제2 층간절연막(19, 23)은 모두 유전상수가 낮은 절연체막, 즉 실리콘산화막인 것이 바람직하다.
상기 제2 스토리지 노드 패드(17b) 상에 상기 제1 및 제2 층간절연막(19, 23)을 관통하는 도전막 패턴(45)이 위치한다. 또한, 상기 도전막 패턴(45)의 양 옆에 각각 제1 및 제2 배선(35a, 35b)이 위치한다. 상기 제1 및 제2 배선(35a, 35b)은 각각 상기 제2 층간절연막(23)을 관통하는 제1 및 제2 배선 그루브 내에 형성되고, 서로 평행하다. 따라서, 상기 도전막 패턴(45) 및 제1 배선(35a) 사이의 영역과 상기 도전막 패턴(45) 및 제2 배선(35b) 사이의 영역에는 제2 층간절연막(23)이 개재된다. 상기 제1 및 제2 배선(35a, 35b)은 금속막과 같은 도전막으로 형성된다. 좀 더 구체적으로, 상기 제1 및 제2 배선(35a, 35b)은 차례로 적층된 장벽금속막 및 배선용 금속막으로 구성된다. 상기 장벽금속막으로는 타이타늄 질화막 또는 탄탈륨 질화막 등이 사용되고, 상기 배선용 금속막으로는 텅스텐막 등이 사용된다.
상기 각 배선 상에는 "T"형 마스크(38)가 위치한다. 상기 "T"형 마스크(38)는 상기 각 배선 상에 형성된 식각저지막 패턴(37a)과 상기 식각저지막 패턴(37a)의 상부측벽에 접촉된 제1 스페이서(33)로 구성된다. 따라서, 상기 "T"형 마스크(38)의 상부 폭은 상기 각 배선의 폭보다 넓다.
한편, 상기 도전막 패턴(45)은 연장되어 상기 "T"형 마스크들(38) 사이의 영역을 관통한다. 상기 제1 스페이서(33)의 측벽에 제2 스페이서(51)가 추가로 구비될 수 있다. 이때, 상기 제2 스페이서(51)는 상기 도전막 패턴(45) 및 상기 각 "T"형 마스크(38) 사이에 개재된다. 상기 "T"형 마스크(38) 및 상기 제2 스페이서(51)는 제1 및 제2 층간절연막에 대하여 유전상수가 높은 절연체막, 바람직하게는 실리콘질화막으로 형성된다.
상술한 바와 같이 본 발명에 따른 자기정렬 콘택 구조체는 도전막 패턴이 서로 평행한 배선들 사이의 제2 층간절연막을 관통한다. 따라서, 도전막 패턴과 각 배선 사이에 실리콘질화막에 비하여 유전상수가 낮은 실리콘산화막으로 형성된 제2 층간절연막이 개재된다. 결과적으로, 종래기술에 비하여 도전막 패턴과 각 배선 사이의 커플링 커패시턴스가 감소된다.
다음에, 본 발명에 따른 자기정렬 콘택 구조체의 형성방법을 설명한다.
도 3a 내지 도 3g는 도 1의 Ⅰ-Ⅰ에 따라 본 발명의 일 실시예에 따른 자기정렬 콘택 구조체를 형성하는 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체기판(11)의 소정영역에 활성영역을 한정하기 위한 소자분리막(13)을 트렌치 소자분리 공정을 사용하여 형성한다. 상기 소자분리막(13)은 트렌치 소자분리 공정 이외에 로코스(LOCOS; local oxidation of silicon) 공정을 사용하여 형성할 수도 있다. 상기 활성영역의 상부을 가로지르는한 쌍의 워드라인들(도 1의 3a 및 3b)을 형성한다. 상기 한 쌍의 워드라인들을 이온주입 마스크로 사용하여 상기 활성영역에 반도체기판(11)과 다른 도전형의 불순물을 주입하여 제2 소오스 영역(S2)을 형성한다. 이때, 도 1의 공통 드레인 영역(D) 및 제1 소오스 영역(S1) 또한 동시에 형성된다.
상기 제2 소오스 영역(S2)이 형성된 결과물 전면에 평탄화된 절연체막(15)을 형성한다. 상기 평탄화된 절연체막(15)을 패터닝하여 상기 제2 소오스 영역(S2)을 노출시키는 패드 콘택홀을 형성한다. 이때, 도 1에 보여진 공통 드레인 영역(D) 및 제1 소오스 영역(S1)을 노출시키는 패드 콘택홀들이 동시에 형성된다. 상기 패드 콘택홀들이 형성된 결과물 전면에 도전막, 예컨대 도우핑된 폴리실리콘막을 형성한다. 상기 도전막을 패터닝하여 상기 제2 소오스 영역(S2)과 접속된 도전성 패드, 즉 제2 스토리지 노드 패드(17b)를 형성한다. 이때, 상기 제1 소오스 영역(S1)과 접속된 제1 스토리지 노드 패드(도 1의 17a) 및 상기 공통 드레인 영역(D)과 접속된 비트라인 패드(도 1의 17d)가 동시에 형성된다.
도 3b를 참조하면, 상기 제2 스토리지 노드 패드(17b)가 형성된 결과물 전면에 제1 층간절연막(19), 제1 식각저지막(21), 제2 층간절연막(23), 제2 식각저지막(25), 제3 층간절연막(27) 및 제3 식각저지막(29)을 차례로 형성한다. 상기 제1 내지 제3 층간절연막(19, 23, 27)은 실리콘산화막으로 형성하는 것이 바람직하고, 상기 제1 내지 제3 식각저지막(21, 25, 29)은 상기 제1 내지 제3 층간절연막(19, 23, 27)에 대하여 식각선택비를 갖는 절연체막, 예컨대 실리콘질화막으로 형성하는 것이 바람직하다. 또한, 상기 제3 식각저지막(29)은 상기 제1식각저지막(21)의 두께 및 상기 제2 식각저지막(25)의 두께를 합한 두께보다 두꺼운 두께로 형성하는 것이 바람직하다. 이는, 후속공정에서 상기 제1 및 제2 식각저지막(21, 25)을 관통하는 자기정렬 콘택홀을 형성하는 동안 상기 제3 식각저지막(29)의 일부가 잔존하여야 하기 때문이다. 상기 제3 식각저지막(29) 상에 제1 포토레지스트 패턴(31)을 형성한다. 상기 제1 포토레지스트 패턴(31)은 상기 제3 식각저지막(29)의 소정영역을 노출시킨다. 상기 노출된 제3 식각저지막(29)은 제2 스토리지 노드 패드(17b)의 양 옆의 상부에 위치한다.
도 3c를 참조하면, 상기 제1 포토레지스트 패턴(31)을 식각 마스크로 사용하여 상기 제3 식각저지막(29), 제3 층간절연막(27) 및 제2 식각저지막(25)을 연속적으로 식각하여 서로 평행한 제1 및 제2 리세스된 영역(G1, G2)를 형성한다. 이어서, 상기 제1 포토레지스트 패턴(31)을 제거한다. 상기 제1 포토레지스트 패턴(31)이 제거된 결과물 전면에 상기 제1 및 제2 층간절연막(19, 23)에 대하여 식각선택비를 갖는 콘포말한(conformal) 절연체막을 형성하고, 이를 이방성 식각하여 상기 제1 및 제2 리세스된 영역(G1, G2)의 측벽에 스페이서(33)를 형성한다. 상기 콘포말한 절연체막은 제2 층간절연막(23)에 대하여 식각선택비를 갖는 절연체막, 예컨대 실리콘질화막으로 형성하는 것이 바람직하다. 다른 방법으로, 상기 제1 및 제2 리세스된 영역(G1, G2)은 상기 제1 포토레지스트 패턴(31)을 식각 마스크로 사용하여 상기 제3 식각저지막(29) 및 제3 층간절연막(27)을 연속적으로 식각하여 형성할 수도 있다. 여기서, 상기 스페이서(33)를 형성한 후에 상기 제2 식각저지막(25)을 추가로 식각하여 상기 제2 층간절연막(23)을 노출시킨다.
도 3d를 참조하면, 상기 제3 식각저지막(29) 및 스페이서(33)를 식각마스크로 사용하여 상기 제2 층간절연막(23) 및 제1 식각저지막(21)을 연속적으로 식각하여 서로 평행한 제1 및 제2 배선 그루브(G1', G2')을 형성한다. 다음에, 도 3d에 도시되지는 않았지만, 상기 제1 및 제2 배선 그루브(G1', G2')에 의해 노출된 제1 층간절연막(19)의 소정영역을 선택적으로 식각하여 비트라인 패드(도 1의 17d)를 노출시키는 비트라인 콘택홀(도 1의 7)을 형성한다.
도 3e를 참조하면, 상기 비트라인 콘택홀이 형성된 결과물 전면에 적어도 상기 비트라인 콘택홀 및 배선 그루브들(G1', G2')을 채우는 금속막을 형성한다. 상기 금속막은 장벽금속막 및 배선용 금속막을 차례로 적층시키어 형성하는 것이 바람직하다. 상기 장벽금속막으로는 타이타늄 질화막 또는 탄탈륨 질화막이 널리 사용되고, 상기 배선용 금속막으로는 텅스텐막이 널리 사용된다. 상기 제3 식각저지막(29) 및 스페이서(33)가 완전히 노출될 때까지 상기 금속막을 에치백하여 상기 제1 및 제2 배선 그루브(G1', G2') 내에 각각 제1 및 제2 배선(35a, 35b)을 형성한다. 이때, 도 3e에 도시된 바와 같이 상기 제1 및 제2 배선 그루브(G1', G2')의 상부측벽이 노출될 때까지 상기 금속막을 에치백할 수도 있다.
상술한 바와 같이, 상기 제1 및 제2 배선(35a, 35b)은 다마신 공정(damascene process)으로 형성된다. 따라서, 서로 이웃하는 배선들 사이에 브릿지(bridge)가 잔존하는 현상을 근본적으로 해결할 수 있다. 특히, 금속막을 사진/식각 공정으로 직접 패터닝하여 고집적 반도체소자의 배선을 형성하는 경우에, 배선들 사이에 금속 잔여물(metal residue)로 이루어진 브릿지가 잔존할 수 있다. 이는, 사진공정을 실시하는 동안 금속막의 거친 표면에 기인하는 난반사(irregular reflection)에 의해 원하는 프로파일을 갖는 포토레지스트 패턴을 형성하기가 어렵기 때문이다. 이에 더하여, 금속막을 식각하기 위한 레서피는 비금속막을 식각하기 위한 레서피에 비하여 식각 마스크로 사용되는 포토레지스트막에 대하여 일반적으로 낮은 식각선택비를 보인다. 따라서, 금속배선을 형성하기 위한 식각공정을 실시하는 동안 상기 브릿지를 제거하기 위한 과도식각을 실시하기가 어렵다. 결과적으로, 본 발명에 따르면, 금속배선을 다마신 공정으로 형성함으로써, 금속배선들 사이에 브릿지가 잔존하는 현상을 근본적으로 방지할 수 있다.
상기 제1 및 제2 배선(35a, 35b)이 형성된 결과물 전면에 상기 제1 및 제2 리세스된 영역(G1, G2)을 채우는 제4 식각저지막(37)을 형성한다. 상기 제4 식각저지막(37)은 제1 내지 제3 식각저지막(21, 25, 29)과 동일한 물질막, 즉 실리콘질화막으로 형성하는 것이 바람직하다.
도 3f를 참조하면, 상기 제3 층간절연막(27)의 상부면이 노출될 때까지 상기 제4 식각저지막(37)을 전면식각하여 상기 제1 및 제2 리세스된 영역(G1, G2) 내에 제4 식각저지막 패턴(37a)을 형성한다. 상기 제4 식각저지막 패턴(37a) 및 상기 스페이서(33)는 마스크 패턴(38)을 구성한다. 여기서, 상기 제1 및 제2 배선(35a, 35b)의 상부면이 상기 제2 층간절연막(23)의 상부면보다 낮은 경우에 상기 마스크 패턴(38)은 "T"형이다. 상기 각 마스크 패턴(38)의 폭은 도 3f에 도시된 바와 같이 상기 각 배선(35a, 35b)의 폭 보다 넓다.
상기 제4 식각저지막 패턴(37a)이 형성된 결과물 전면에 제4 층간절연막(39)을 형성한다. 상기 제4 층간절연막(39)을 형성하는 공정은 필요에 따라 생략할 수도 있다. 상기 제4 층간절연막(39)은 상기 제1 내지 제3 층간절연막(19, 23, 27)과 동일한 물질막, 즉 실리콘산화막으로 형성하는 것이 바람직하다.
상기 제4 층간절연막(39) 상에 제2 포토레지스트 패턴(41)을 형성한다. 상기 제2 포토레지스트 패턴(41)은 상기 제2 스토리지 노드 패드(17b)의 상부에 개구부를 갖는다. 이때, 상기 제2 포토레지스트 패턴(41)의 개구부는 상기 제2 스토리지 노드 패드(17b)의 폭보다 넓게 형성하여 제2 포토레지스트 패턴(41)에 대한 오정렬 여유도(misalignment margin)를 증가시킨다.
도 3g를 참조하면, 상기 제2 포토레지스트 패턴(41) 및 마스크 패턴(38)을 식각 마스크로 사용하여 상기 제4 층간절연막(39), 제3 층간절연막(27), 제2 식각저지막(25), 제2 층간절연막(23), 제1 식각저지막(21) 및 제1 층간절연막(19)을 연속적으로 식각하여 상기 제2 스토리지 노드 패드(17b)를 노출시키는 콘택홀(43)을 형성한다. 이때, 상기 제1 및 제2 식각저지막(21, 25)이 식각되는 동안 상기 콘택홀(43) 주변의 마스크 패턴(38)의 상부 역시 제1 깊이(T1)만큼 식각된다.
이어서, 상기 제2 포토레지스트 패턴(41)을 제거한다. 상기 제2 포토레지스트 패턴(41)이 제거된 결과물 전면에 상기 콘택홀(43)을 채우는 도전막, 예컨대 도우핑된 폴리실리콘막을 형성한다. 상기 도전막을 패터닝하여 상기 콘택홀(43) 내에 상기 제2 스토리지 노드 패드(17b)와 전기적으로 접속된 도전막 패턴(45), 즉 제2 스토리지 노드 전극을 형성한다. 상기 도전막은 일반적인 사진/식각 공정 또는 화학기계적 연마 공정을 사용하여 패터닝될 수 있다.
도 4a 내지 도 4c는 도 1의 Ⅰ-Ⅰ에 따라 본 발명의 다른 실시예에 따른 자기정렬 콘택 구조체를 형성하는 방법을 설명하기 위한 단면도들이다. 여기서, 도 3a 내지 도 3g의 참조번호 및 참조부호와 동일한 번호 및 부호로 표시한 부분은 동일 부재를 나타낸다.
도 4a를 참조하면, 도 3a 내지 도 3f에서 설명한 방법과 동일한 방법으로 제2 스토리지 노드 패드(17b), 제1 및 제2 배선(35a, 35b), 스페이서(33) 및 제4 식각저지막 패턴(37a)을 형성하여 제3 층간절연막(23)을 노출시킨다. 상기 노출된 제3 층간절연막(23)을 선택적으로 제거하여 상기 스페이서(33), 즉 제1 스페이서의 측벽 및 상기 제2 식각저지막(25)을 노출시킨다. 상기 제3 층간절연막(23)은 습식 식각용액(wet etchant), 예컨대 불산용액(HF solution) 또는 완충 산화막 식각용액(BOE; buffered oxide etchant)을 사용하여 선택적으로 제거하는 것이 바람직하다.
도 4b를 참조하면, 상기 제3 층간절연막(23)이 제거된 결과물 전면에 상기 제1 및 제2 층간절연막(19, 23)에 대하여 식각 선택비를 갖는 콘포말한 절연체막, 바람직하게는 상기 제1 및 제2 식각저지막(21, 25)과 동일한 물질막을 형성한다. 상기 콘포말한 절연체막을 이방성 식각하여 상기 제1 스페이서(33)의 측벽에 제2 스페이서(51)를 형성한다. 이때, 상기 제2 식각저지막(25) 또한 식각되어 제2 층간절연막(23)이 노출된다. 상기 제2 스페이서(51)가 형성된 결과물 전면에 평탄화된 층간절연막(53)을 형성한다. 상기 평탄화된 층간절연막(53)은 제1 내지 제3 층간절연막과 동일한 물질막, 즉 실리콘산화막으로 형성한다. 상기 평탄화된층간절연막(53)을 형성하는 공정은 필요에 따라 생략할 수도 있다.
도 4c를 참조하면, 상기 평탄화된 층간절연막(53) 상에 도 3f에서 보여진 제2 포토레지스트 패턴(41)과 동일한 포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 포토레지스트 패턴, 마스크 패턴(38) 및 제2 스페이서(51)를 식각 마스크로 사용하여 상기 평탄화된 층간절연막(53), 제2 층간절연막(23), 제1 식각저지막(21) 및 제1 층간절연막(19)을 연속적으로 이방성 식각하여 상기 제2 스토리지 노드 패드(17b)를 노출시키는 콘택홀(55)을 형성한다. 이때, 상기 제1 식각저지막(21)이 식각되는 동안 콘택홀(55) 주변의 제2 스페이서(51) 및 마스크 패턴(38)의 상부 또한 제2 깊이(T2)만큼 식각된다. 따라서, 상기 제2 깊이(T2)는 본 발명의 일 실시예에서 설명된 제1 깊이(T1)에 비하여 얕다.
이어서, 상기 포토레지스트 패턴을 제거한다. 상기 포토레지스트 패턴이 제거된 결과물 전면에 상기 콘택홀(55)을 채우는 도전막을 형성한다. 상기 도전막을 본 발명의 일 실시예와 동일한 방법으로 패터닝하여 상기 제2 스토리지 노드 패드(17b)와 접속된 도전막 패턴(57), 즉 제2 스토리지 노드 전극을 형성한다.
상술한 바와 같이 본 발명에 따르면, 자기정렬 콘택홀을 채우는 도전막 패턴과 그 양 옆에 형성된 배선들 사이에 유전상수가 낮은 절연체막이 개재된다. 따라서, 도전막 패턴 및 각 배선 사이의 커플링 커패시턴스를 감소시킬 수 있으므로 반도체소자의 동작속도를 개선시킬 수 있다. 또한, 서로 평행한 제1 및 제2 배선을 다마신 공정을 사용하여 형성함으로써 제1 및 제2 배선의 패터닝이 용이하다. 따라서, 제1 및 제2 배선들을 금속막으로 형성하는 경우에 제1 및 제2 배선들 사이에 금속 잔여물로 이루어진 브릿지가 잔존하는 현상을 근본적으로 해결할 수 있다.

Claims (18)

  1. 반도체기판 상에 도전성 패드를 형성하는 단계;
    상기 도전성 패드가 형성된 결과물 전면에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 상에 서로 평행한 제1 및 제2 배선을 형성하는 단계;
    상기 각 배선 상에 상기 각 배선보다 넓은 폭을 갖는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴들 사이의 영역 및 상기 제1 층간절연막을 관통하고 상기 도전성 패드와 접속된 도전막 패턴을 형성하는 단계를 포함하는 자기정렬 콘택 구조체 형성방법.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 배선을 형성하는 단계는
    상기 제1 층간절연막 상에 제1 식각저지막, 제2 층간절연막, 제2 식각저지막, 제3 층간절연막 및 제3 식각저지막을 차례로 형성하는 단계;
    상기 제3 식각저지막, 상기 제3 층간절연막 및 상기 제2 식각저지막을 연속적으로 패터닝하여 서로 평행한 제1 및 제2 리세스된 영역을 형성하는 단계;
    상기 제1 및 제2 리세스된 영역의 측벽에 제1 스페이서를 형성하는 단계;
    상기 제3 식각저지막 및 상기 제1 스페이서를 식각마스크로 사용하여 상기 제2 층간절연막 및 상기 제1 식각저지막을 연속적으로 식각하여 제1 및 제2 배선그루브를 형성하는 단계; 및
    상기 제1 및 제2 배선 그루브 내에 각각 다마신 공정을 사용하여 제1 및 제2 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  3. 제 2 항에 있어서,
    상기 제1 내지 제3 층간절연막은 상기 제1 내지 제3 식각저지막 및 상기 제1 스페이서에 대하여 식각선택비를 갖는 절연체막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  4. 제 3 항에 있어서,
    상기 제1 내지 제3 층간절연막은 상기 제1 내지 제3 식각저지막 및 상기 제1 스페이서에 비하여 낮은 유전상수를 갖는 절연체막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  5. 제 2 항에 있어서,
    상기 마스크 패턴을 형성하는 단계는
    상기 제1 및 제2 배선이 형성된 결과물 전면에 상기 제1 및 제2 리세스된 영역을 채우는 제4 식각저지막을 형성하는 단계; 및
    상기 제3 층간절연막이 노출될 때까지 상기 제4 식각저지막 및 상기 제3 식각저지막을 연속적으로 전면식각하여 상기 각 리세스된 영역 내에 잔존하는 제4 식각저지막 패턴 및 상기 제4 식각저지막 패턴의 측벽과 접하는 상기 제1 스페이서로 구성되는 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 자기정렬 구조체 형성방법.
  6. 제 5 항에 있어서,
    상기 제4 식각저지막은 상기 제3 식각저지막과 동일한 물질막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  7. 제 5 항에 있어서,
    상기 제4 식각저지막 패턴을 형성하는 단계 후에
    상기 노출된 제3 층간절연막을 제거하여 상기 제1 스페이서의 측벽 및 상기 제2 식각저지막을 노출시키는 단계;
    상기 제1 스페이서의 측벽에 제2 스페이서를 형성하는 단계; 및
    상기 제2 식각저지막을 식각하여 상기 제2 층간절연막을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  8. 제 5 항에 있어서,
    상기 도전막 패턴을 형성하는 단계는
    상기 마스크 패턴들을 식각마스크로 사용하여 상기 제3 층간절연막, 상기제2 식각저지막, 상기 제2 층간절연막, 상기 제1 식각저지막 및 상기 제1 층간절연막을 연속적으로 이방성 식각하여 상기 도전성 패드를 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 결과물 전면에 상기 콘택홀을 채우는 도전막을 형성하는 단계; 및
    상기 도전막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  9. 반도체기판 상에 도전성 패드를 형성하는 단계;
    상기 도전성 패드가 형성된 결과물 전면에 제1 층간절연막, 제1 식각저지막, 제2 층간절연막, 제2 식각저지막, 제3 층간절연막 및 제3 식각저지막을 순차적으로 형성하는 단계;
    상기 제3 식각저지막, 상기 제3 층간절연막 및 상기 제2 식각저지막을 연속적으로 패터닝하여 상기 도전성 패드의 상부의 양 옆에 각각 제1 및 제2 리세스된 영역을 형성하는 단계;
    상기 제1 및 제2 리세스된 영역의 측벽에 스페이서를 형성하는 단계;
    상기 제3 식각저지막 및 상기 스페이서를 식각마스크로 사용하여 상기 제2 층간절연막 및 상기 제1 식각저지막을 연속적으로 식각하여 제1 및 제2 배선 그루브를 형성하는 단계;
    상기 제1 및 제2 배선 그루브 내에 각각 제1 및 제2 배선을 형성하는 단계;
    상기 제1 및 제2 리세스된 영역을 채우는 제4 식각저지막 패턴을 형성함과 동시에 상기 제3 식각저지막을 제거하는 단계; 및
    상기 스페이서 및 상기 제4 식각저지막 패턴들을 식각마스크로 사용하여 상기 제3 층간절연막, 상기 제2 식각저지막, 상기 제2 층간절연막, 상기 제1 식각저지막 및 상기 제1 층간절연막을 연속적으로 이방성 식각하여 상기 도전성 패드를 노출시키는 콘택홀을 형성하는 단계를 포함하는 자기정렬 콘택 구조체 형성방법.
  10. 제 9 항에 있어서,
    상기 제1 내지 제3 층간절연막은 실리콘산화막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  11. 제 9 항에 있어서,
    상기 제1 내지 제3 식각저지막, 상기 제4 식각저지막 패턴 및 상기 스페이서는 실리콘질화막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  12. 제 9 항에 있어서,
    상기 제3 식각저지막은 상기 제1 식각저지막의 두께 및 상기 제2 식각저지막의 두께를 합한 두께보다 두꺼운 두께로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  13. 제 9 항에 있어서,
    상기 제1 및 제2 배선을 형성하는 단계는
    상기 제1 및 제2 배선 그루브가 형성된 결과물 전면에 적어도 상기 제1 및 제2 배선 그루브를 채우는 금속막을 형성하는 단계; 및
    상기 제3 식각저지막 및 상기 스페이서가 노출될 때까지 상기 금속막을 에치백하는 단계를 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  14. 제 9 항에 있어서,
    상기 제4 식각저지막 패턴을 형성하는 단계는
    상기 제1 및 제2 배선이 형성된 결과물 전면에 상기 제1 및 제2 리세스된 영역을 채우는 제4 식각저지막을 형성하는 단계; 및
    상기 제3 층간절연막이 노출될 때까지 상기 제4 식각저지막 및 상기 제3 식각저지막을 연속적으로 전면식각하는 단계를 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  15. 반도체기판 상에 도전성 패드를 형성하는 단계;
    상기 도전성 패드가 형성된 결과물 전면에 제1 층간절연막, 제1 식각저지막, 제2 층간절연막, 제2 식각저지막, 제3 층간절연막 및 제3 식각저지막을 순차적으로 형성하는 단계;
    상기 제3 식각저지막, 상기 제3 층간절연막 및 상기 제2 식각저지막을 연속적으로 패터닝하여 상기 도전성 패드의 상부의 양 옆에 각각 제1 및 제2 리세스된 영역을 형성하는 단계;
    상기 제1 및 제2 리세스된 영역의 측벽에 제1 스페이서를 형성하는 단계;
    상기 제3 식각저지막 및 상기 제1 스페이서를 식각마스크로 사용하여 상기 제2 층간절연막 및 상기 제1 식각저지막을 연속적으로 식각하여 제1 및 제2 배선 그루브를 형성하는 단계;
    상기 제1 및 제2 배선 그루브 내에 각각 제1 및 제2 배선을 형성하는 단계;
    상기 제1 및 제2 리세스된 영역을 채우는 제4 식각저지막 패턴을 형성함과 동시에 상기 제3 식각저지막을 제거하는 단계;
    상기 제3 층간절연막을 제거하여 상기 제1 스페이서의 측벽을 노출시키는 단계;
    상기 노출된 제1 스페이서의 측벽에 제2 스페이서를 형성하는 단계;
    상기 제2 스페이서들 사이에 노출된 상기 제2 식각저지막을 식각하는 단계; 및
    상기 제4 식각저지막 패턴, 상기 제1 스페이서 및 상기 제2 스페이서를 식각마스크로 사용하여 상기 제2 층간절연막, 상기 제1 식각저지막 및 상기 제1 층간절연막을 연속적으로 이방성 식각하여 상기 도전성 패드를 노출시키는 콘택홀을 형성하는 단계를 포함하는 자기정렬 콘택 구조체 형성방법.
  16. 제 15 항에 있어서,
    상기 제1 내지 제3 층간절연막은 실리콘산화막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  17. 제 15 항에 있어서,
    상기 제1 내지 제3 식각저지막, 상기 제4 식각저지막 패턴, 상기 제1 스페이서 및 상기 제2 스페이서는 실리콘질화막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  18. 제 15 항에 있어서,
    상기 제3 식각저지막은 상기 제1 식각저지막의 두께 및 상기 제2 식각저지막의 두께를 합한 두께보다 두꺼운 두께로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
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