KR101458959B1 - 셰어드 비트라인 구조를 갖는 반도체 장치 및 그 제조방법 - Google Patents

셰어드 비트라인 구조를 갖는 반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR101458959B1
KR101458959B1 KR1020080059781A KR20080059781A KR101458959B1 KR 101458959 B1 KR101458959 B1 KR 101458959B1 KR 1020080059781 A KR1020080059781 A KR 1020080059781A KR 20080059781 A KR20080059781 A KR 20080059781A KR 101458959 B1 KR101458959 B1 KR 101458959B1
Authority
KR
South Korea
Prior art keywords
active
active regions
openings
forming
film
Prior art date
Application number
KR1020080059781A
Other languages
English (en)
Other versions
KR20100000329A (ko
Inventor
장동훈
윤영배
강희수
나영섭
최정동
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080059781A priority Critical patent/KR101458959B1/ko
Priority to US12/457,813 priority patent/US8035152B2/en
Publication of KR20100000329A publication Critical patent/KR20100000329A/ko
Priority to US13/236,751 priority patent/US8486802B2/en
Application granted granted Critical
Publication of KR101458959B1 publication Critical patent/KR101458959B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

셰어드 비트라인 구조에 액티브 브리지 패턴이 형성된 반도체 장치 및 그 제조방법을 개시한다. 반도체 기판의 표면에 액티브 영역들이 서로 이격 배열된다. 소자 분리막은 상기 액티브 영역들을 전기적으로 분리시켜 주고, 상기 액티브 영역들사이에 리세스부들을 구비한다. 절연막이 상기 기판상에 배열되어, 상기 소자 분리막의 상기 리세스부들 및 상기 리세스부들와 접하는 상기 액티브 영역들의 상면 및 측면의 일부분들을 노출시켜 주는 개구부들을 구비한다. 액티브 브리지 패턴들이 상기 소자 분리막의 상기 리세스부들에 적어도 배열되어, 상기 액티브 영역들을 전기적으로 연결시켜 준다. 배선 라인들이 상기 개구부들내에 매립되어 적어도 상기 액티브 브리지 패턴들과 전기적으로 연결된다.

Description

셰어드 비트라인 구조를 갖는 반도체 장치 및 그 제조방법{Semiconductor device with shared bit line scheme and method of manufacturing the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 보다 구체적으로는 셰어드 비트라인 구조에 액티브 브리지 패턴을 형성하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치가 미세화됨에 따라 비트라인간의 피치가 감소하게 되고, 이에 따라 액티브 영역과 비트라인을 연결시켜 주기 위한 비트라인 콘택을 형성하는 데 공정상 어려움이 있다. 이를 해결하기 위하여 액티브 영역과 필드 영역에 걸쳐 비트라인 콘택을 형성하는 보더리스 콘택(borderless contact)이 적용되었다.
그러나, 비트라인간의 피치가 작은 경우 1스트링/1비트라인 형성시 더블 패터닝 기술(DPT)을 사용하게 되어 공정 단가가 증가하게 된다. 또한, 비트라인간의 캐패시턴스가 증가하여 소자의 성능 저하를 초래하게 된다. 게다가, 미세 크기의 비트라인 콘택 형성시 콘택 마진이 감소하여 소자의 특성이 저하된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 셰어드 비트라인 구조에 액티브 브리지 패턴을 형성하는 반도체 장치 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명은 셰어드 비트라인 구조를 갖는 반도체 장치를 제공한다. 반도체 기판의 표면에 액티브 영역들이 서로 이격 배열된다. 소자 분리막은 상기 액티브 영역들을 전기적으로 분리시켜 주고, 상기 액티브 영역들사이에 리세스부들을 구비한다. 절연막이 상기 기판상에 배열되어, 상기 소자 분리막의 상기 리세스부들 및 상기 리세스부들와 접하는 상기 액티브 영역들의 상면 및 측면의 일부분들을 노출시켜 주는 개구부들을 구비한다. 액티브 브리지 패턴들이 상기 소자 분리막의 상기 리세스부들에 적어도 배열되어, 상기 액티브 영역들을 전기적으로 연결시켜 준다. 배선 라인들이 상기 개구부들내에 매립되어 적어도 상기 액티브 브리지 패턴들을 통해 상기 액티브 영역들과 전기적으로 연결된다.
상기 액티브 브리지 패턴들은 선택적 에피택셜 성장된 단결정 실리콘층 또는 폴리 실리콘막을 포함할 수 있다. 이온주입층들이 상기 액티브 브리지 패턴의 상기 브리지 패턴들내에 각각 분리 배열되어 상기 브리지 패턴들과 접하는 상기 액티브 영역들까지 연장 배열될 수 있다. 상기 개구부들은 상기 액티브 영역들이 이격되는 방향으로 일렬 배열되거나 또는 지그재그로 배열되며, 상기 개구부들은 원형, 타원형 및 사각형의 평면 구조를 가질 수 있다. 상기 배선라인은 상기 액티브 브리지 패턴에 의해 전기적으로 연결되는 상기 이웃하는 액티브 영역들을 공유하는 셰어드 비트라인을 포함할 수 있다.
또한, 본 발명은 셰어드 비트라인 구조를 갖는 반도체 장치의 제조방법을 제공한다. 먼저, 반도체 기판내에 서로 이격 배열되는 액티브 영역들을 분리시켜 주는 소자 분리막을 형성하고, 상기 기판상에 절연막을 형성한다. 상기 절연막을 식각하여 상기 기판상에 이웃하는 액티브 영역들의 상면 일부분들 및 상기 이웃하는 액티브 영역들사이의 소자 분리막의 일부분들을 노출시키는 개구부들을 형성한다. 상기 소자 분리막의 상기 노출된 일부분들을 식각하여 상기 액티브 영역의 측면 일부분을 노출시키는 상기 소자 분리막에 리세스부들을 형성한다. 적어도 상기 소자 분리막의 상기 리세스부들에 액티브 브리지 패턴들을 형성한다. 상기 개구부들내에 상기 액티브 브리지 패턴들과 전기적으로 연결되는 배선 라인들을 형성한다.
또한, 본 발명은 셰어드 비트라인 구조를 갖는 다른 반도체 장치의 제조방법을 제공한다. 먼저, 반도체 기판상에 절연막을 형성하고, 상기 절연막과 상기 기판의 일부분들을 식각하여 트렌치를 형성한다. 상기 트렌치내에 액티브 영역이 이격 배열되도록 분리시켜 주는 소자 분리막을 형성한다. 이웃하는 액티브 영역들사이에 배열되는 상기 소자 분리막의 일부분들을 식각하여 리세스부들을 형성한다. 상기 리세스부들내에 상기 이웃하는 액티브 영역들을 연결하는 액티브 브리지 패턴들을 형성한다. 상기 터널링 산화막, 소자 분리막 및 상기 액티브 브리지 패턴들상에 절연막을 형성한다. 상기 절연막을 식각하여 상기 액티브 브리지 패턴들과 상기 브리지 패턴들에 접하는 상기 액티브 영역들의 상면 일부분들을 노출시키는 개구부들을 형성한다. 상기 개구부들내에 상기 액티브 브리지 패턴을 통해 상기 액티브 영역들과 전기적으로 연결되는 배선 라인들을 형성한다.
본 발명의 반도체 장치 및 그 제조방법은 셰어드 비트라인 구조에 액티브 브리지 패턴을 형성하여 줌으로써, 비트라인 콘택을 용이하게 형성할 수 있으며, 콘택 마진을 향상시켜 줄 수 있다. 또한, 미세 피치를 갖는 비트라인을 더블 패터닝 공정없이 통상적인 사진 식각공정을 통해 형성할 수 있으므로, 제조 비용을 절감할 수 있다. 게다가, 비트라인과 액티브 영역간의 접촉 면적을 증가시키고, 비트라인간의 캐패시턴스를 1/2로 줄일 수 있으므로, 소자의 성능을 향상시킬 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도 면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1a 는 본 발명의 실시예에 따른 반도체 장치의 개략적인 평면도이고, 도1b 는 도 1a의 I-I 선에 따른 반도체 장치의 일 단면도이다. 도 1c는 도 1a의 I-I 선에 따른 반도체 장치의 다른 단면도이다. 도 1a 내지 도 1c를 참조하면, 반도체 기판(100)상에 제1방향(X 방향)으로 긴 다수의 액티브 영역들(110)이 상기 제1방향에 수직한 제2방향(Y 방향)으로 일정 간격으로 두고 이격 배열된다. 상기 액티브 영역들(110)은 상기 기판(100)의 트렌치(105)에 형성된 소자 분리막(120)에 의해 전기적으로 서로 분리되어진다. 상기 액티브 영역들(110)과 교차하도록 상기 제2방향으로 긴 다수의 워드라인들(200)이 상기 제1방향으로 일정 간격을 두고 이격 배열된다.
제2방향으로 긴 스트링 선택 라인들(SSL, 210)이 상기 제1방향에서 상기 워드라인들(200)과 나란하게 배열된다. 상기 제1방향으로 긴 다수의 비트라인들(190)이 상기 제2방향으로 일정간격을 두고 상기 액티브 영역들(110)과 나란하게 배열된다. 상기 비트라인들(190)은 상기 액티브 영역들(110)중 이웃하는 2개의 액티브 영역들(110)과 비트라인 콘택들(155)을 통해 전기적으로 연결되어, 셰어드 비트라인 구조를 갖는다. 도면에는 도시되지 않았으나, 하나의 비트라인(190)에 공통으로 연결되는 2개의 액티브 영역들(110)중 하나를 선택하기 위한 선택 트랜지스터들이 상기 스트링 선택 라인(210)과 상기 워드라인(200)사이에 배치될 수 있다.
상기 이웃하는 2개의 액티브 영역들(110)사이에 배열된 소자 분리막(120)은 상기 기판(100)의 상면보다 리세스된 구조를 갖는다. 상기 비트라인 콘택(155)은 상기 소자 분리막(120)의 리세스부(120a)와 상기 소자 분리막(120)에 접하는 상기 액티브 영역들(120)의 상면 및 측면의 일부분들을 노출시켜 준다. 상기 기판(100)의 상기 액티브 영역들(110)상에는 터널링 절연막(130)과 식각 정지막(140)이 형성된다. 상기 터널링 절연막(130)은 적어도 열산화막을 포함할 수 있다. 상기 식각 정지막(140)은 질화막을 포함할 수 있다.
상기 식각 정지막(140)상에는 상기 비트라인 콘택들(155)을 구비하는 절연막(150)이 형성된다. 상기 절연막(150)은 층간 절연막으로서, 산화막을 포함할 수 있다. 상기 비트라인 콘택(155)내의 상기 절연막(150)의 측벽에는 비트라인 스페이서(160)가 형성될 수 있다. 상기 비트라인 스페이서(160)는 질화막을 포함할 수 있다. 상기 비트라인 콘택(155)에 의해 노출된 상기 소자 분리막(120)의 리세스부(120a)와 상기 액티브 영역(110)의 노출된 일부분들상에, 상기 이웃하는 액티브 영역들(110)을 상기 비트라인(190)에 연결시켜 주는 액티브 브리지 패턴(170)이 형성된다. 상기 액티브 브리지 패턴(170)은 상기 액티브 영역들(110)로부터 연장되어 상기 리세스부(120a)에 완전히 매립되도록 형성될 수 있다. 상기 액티브 브리지 패턴(170)은 선택적 에피택셜 성장(SEG, selective epitaxial growth)법에 의해 형성된 단결정 실리콘층을 포함할 수 있다.
상기 비트라인 콘택(155)내의 상기 액티브 브리지 패턴(170)상에 셰어드 비트라인(190)이 형성된다. 상기 비트라인(190)은 제1배리어 메탈층(191), 제2배리어 메탈층(192) 및 도전층(193)을 포함할 수 있다. 상기 제1 및 제2배리어 메탈층(191, 192)은 Ti/TiN 막을 포함할 수 있다. 상기 도전층(193)은 텅스텐 등과 같 은 메탈층 또는 폴리실리콘층을 포함할 수 있다. 상기 비트라인(190) 하부의 상기 액티브 브리지 패턴(170)에는 플러그 이온주입영역(180)이 배열된다. 상기 플러그 이온 주입영역(180)은 상기 액티브 브리지 패턴(170)에 접하는 인접한 상기 액티브 영역들(110)까지 연장 형성될 수 있다.
한편, 도 1c에 도시된 바와 같이 상기 액티브 브리지 패턴(170)이 상기 액티브 영역들(110)로부터 연장되어 소자 분리막(120)의 리세스부(120a)에 부분적으로 매립되는 브리지 패턴들(171, 172)을 포함할 수 있다. 상기 플러그 이온 주입영역(180)도 상기 브리지 패턴들(171, 172) 및 상기 브리지 패턴들(171, 172)과 접하는 상기 액티브 영역들(110)에 걸쳐 분리 형성되는 이온 주입 영역들(181, 182)을 포함할 수 있다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 셰어드 비트라인 구조를 갖는 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 먼저, 도 2a를 참조하면, 반도체 기판(100)상에 소자 분리막이 형성될 상기 기판(100)의 일부분을 노출시키는 감광막(미도시)을 형성한다. 상기 감광막을 마스크로 하여 상기 기판(100)의 상기 노출된 일부분을 식각하여 트렌치(105)를 형성한다. 상기 감광막을 제거한 다음, 상기 트렌치(105)가 매립되도록 상기 기판(100)상에 절연막(미도시)을 형성하고, CMP 공정 등을 진행하여 상기 트렌치(105)내에 소자 분리막(120)을 형성한다. 상기 소자 분리막(120)은 액티브 영역들(110)을 분리시켜 준다. 상기 액티브 영역(110)상에 터널링 절연막(130)을 형성하고, 상기 터널링 절연막(130)과 상기 소자 분리막(120)상에 식각 정지막(140)을 형성한다. 상기 터널링 절연막(130)은 열산화막을 포함하고, 상기 식각 정지막(140)은 질화막을 포함할 수 있다.
도 2b를 참조하면, 상기 식각 정지막(140)상에 절연막(150)을 형성한다. 상기 절연막(150)은 층간 절연막으로서, 산화막을 포함할 수 있다. 상기 절연막(150)을 형성하기 전에, 상기 기판(100)상에 게이트(도 1a의 워드라인(200))와 소오스/드레인용 불순물 영역(미도시)을 형성할 수도 있다. 상기 절연막(150)상에 감광막(220)을 형성한다. 상기 감광막(220)은 상기 소자 분리막(120)과 상기 소자 분리막(120)과 접하는 상기 액티브 영역들(110)에 대응하는 상기 절연막(150)의 일부분을 노출시켜 주는 개구부들(221)을 구비할 수 있다. 상기 개구부들(221)은 후속공정에서 비트라인 콘택들이 형성될 부분에 대응할 수 있다. 상기 개구부들(221)은 도 3a 에 도시된 바와 같이, 제2방향인 Y방향으로 일렬 배열되거나 또는 도 3b에 도시된 바와 같이 피치를 증가시키기 위하여 제2방향에서 지그재그 배열될 수 있다. 또한, 상기 개구부들(221)은 상기 도 3a 에 도시된 바와 같이 평면적으로 원형 형상을 갖거나, 도 3b도에 도시된 바와 같이 사각형 형상을 갖거나 또는 도 3c와 같이 개구면적을 증가시켜 후속공정에서 형성되는 비트라인과 상기 액티브 영역(110)간의 접촉 면적을 증가시키도록 타원 형상을 가질 수 있다.
도 2c를 참조하면, 상기 감광막(220)을 마스크로 하여 상기 절연막(150)의 노출된 부분을 식각하고, 상기 감광막(220)을 제거한다. 도 2d를 참조하면, 상기 절연막(150) 하부의 상기 식각 정지막(140)과 상기 터널링 절연막(130)을 식각하여 비트라인 콘택들(155)을 형성한다. 상기 비트라인 콘택들(155)은 상기 소자 분리막(120)과 상기 소자 분리막(120)에 인접한 상기 액티브 영역들(110)의 일부분이 노출되도록 형성된다. 상기 비트라인 콘택들(155)은 도 3a 내지 도 3c에 배열된 개구부들(221)에 상응하는 배열구조를 가질 수 있다.
이어서, 상기 비트라인 콘택들(155)에 의해 노출되는 상기 소자 분리막(120)을 일정 두께만큼 식각하여 상기 액티브 영역(110)의 측면이 노출되도록 리세스부(120a)를 형성한다. 상기 소자 분리막(120)의 식각정도는 후속 공정에서 진행되는 SEG 공정에 의해 결정될 수 있다. 이어서, 상기 비트라인 콘택들(155)을 포함하는 상기 절연막(150)상에 비트라인 스페이서용 절연막을 증착한다. 상기 절연막은 질화막을 포함할 수 있다. 상기 절연막을 식각하여 상기 비트라인 콘택들(155)의 내측벽들에 비트라인 스페이서(160)를 형성한다.
도 2e를 참조하면, SEG 공정을 수행하여, 상기 비트라인 콘택들(155)내에 단결정 실리콘막을 성장시켜 액티브 브리지 패턴들(170)을 형성한다. 상기 액티브 브리지 패턴(170)은 상기 액티브 영역들(110)로부터 연장되어 상기 소자 분리막(120)의 상기 리세스부(120a)에 완전히 매립될 수 있다. 한편, 도 1c에 도시된 바와 같이, 각 상기 액티브 브리지 패턴(170)이 상기 리세스부(120a)에 부분적으로 매립되어 2개의 브리지 패턴(171, 172)으로 분리 형성될 수 있다.
도 2f를 참조하면, 상기 비트라인 콘택들(155)내의 상기 액티브 브리지 패턴들(170)로 소정 도전형의 불순물(186)을 이온주입하여 플러그 이온주입 영역들(180)을 형성한다. 상기 각 플러그 이온 주입 영역(180)은 도 1c에 도시된 바와 같이, 상기 패턴들(171, 172) 및 상기 패턴들(171, 172)과 접하는 액티브 영역들(110)에 걸쳐 분리 형성되는 이온 주입영역들(181, 182)을 포함할 수 있다.
도 2g를 참조하면, 상기 비트라인 콘택들(155)을 포함하는 상기 절연막(150)상에 제1배리어 메탈(191) 및 제2배리어 메탈(192)을 형성하고, 상기 비트라인 콘택들(155)이 매립되도록 상기 제2배리어 메탈(192)상에 도전층(193), 예를 들어 텅스텐막 또는 폴리 실리콘막을 형성한다. 상기 도전층(193)과 상기 제1 및 제2배리어 메탈(191, 192)을 CMP 공정 등을 이용하여 식각하여 도 1b의 상기 비트라인 콘택들(155)내에 비트라인들(190)을 형성한다. 상기 각 비트라인(190)은 상기 액티브 브리지 패턴(160)을 통해 상기 이웃하는 액티브 영역들(110)과 공통으로 연결되어진다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다. 도 4는 도 1a의 I-I 선에 따른 단면도이다.도 4를 참조하면, 이웃하는 액티브 영역들(110)을 전기적으로 연결시켜 주기 위한 액티브 브리지 패턴(170)이 소자 분리막(120)의 리세스부(120a)에만 형성된다. 상기 액티브 브리지 패턴(170)은 폴리 실리콘막을 포함할 수 있다. 플러그 이온 주입 영역(180)은 상기 액티브 브리지 패턴(170)과 상기 이웃하는 액티브 영역(110)내에 각각 형성되는 이온 주입영역들(183-185)을 포함할 수 있다. 상기 액티브 브리지 패턴(170)은 상기 리세스부(120a)내에 부분적으로 매립되거나 또는 액티브 영역(110)의 상면보다 돌출되도록 매립될 수도 있다. 또한, 상기 액티브 브리지 패턴(170)은 상기 리세스부(120a)의 저면 및 측면에만 배열되는 등 다양하게 형성될 수 있다.
도 5a 내지 도 5m은 본 발명의 다른 실시예에 따른 셰어드 비트라인 구조를 갖는 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 먼저, 도 5a를 참조 하면, 기판(100)상에 식각 정지막(141)을 형성한다. 상기 식각 정지막(141)은 질화막을 포함할 수 있다. 상기 식각 정지막(141)상에 소자 분리막이 형성될 부분에 대응하는 상기 식각 정지막(141)의 일부분을 노출시키는 감광막(미도시)을 형성한다. 상기 감광막을 마스크로 하여 상기 식각 정지막(141)의 노출된 부분과 상기 기판(100)의 일부분을 식각하여 트렌치(105)를 형성한다. 상기 감광막을 제거한 다음, 상기 트렌치(105)가 매립되도록 상기 기판(100)상에 절연막(미도시)을 형성하고, CMP 공정 등을 진행하여 상기 트렌치(105)내에 소자 분리막(120)을 형성한다. 상기 소자 분리막(120)에 의해 액티브 영역(110)들이 분리되어 이격 배열된다.
도 5b를 참조하면, 상기 소자 분리막(120)과 상기 식각 정지막(141)상에, 상기 이웃하는 액티브 영역(110)사이의 상기 소자 분리막(120)의 일부분들을 노출시키는 감광막(222)을 형성한다. 상기 감광막(222)을 마스크로 하여 상기 소자 분리막(120)의 상기 노출된 일부분들을 식각하여 리세스부들(120a)을 형성한다. 도 5c를 참조하면, 상기 감광막(222)을 제거한다. 상기 리세스부들(120a)이 매립되도록 상기 소자 분리막(120)과 상기 식각 정지막(141)상에 도전막(171), 예를 들어 폴리실리콘막을 증착한다.
도 5d를 참조하면, CMP 공정 등을 수행하여 상기 식각 정지막(141)이 노출될 때까지 상기 도전막(171)을 식각하여 상기 리세스부들(120a)에 도전막 패턴들(170a)을 형성한다. 도 5e를 참조하면, 상기 액티브 영역들(110)상의 상기 식각 정지막(141)을 제거한다. 상기 액티브 영역들(110)과 상기 도전막 패턴들(170a)상에 터널링 절연막(130)을 형성한다. 상기 터널링 절연막(130)은 열산화막을 포함할 수 있다. 도 5f를 참조하면, 기판전면에 걸쳐 플로팅 게이트용 도전막(200a)을 형성한다. 상기 도전막(200a)은 폴리 실리콘막을 포함할 수 있다.
도 5g를 참조하면, CMP 공정 등을 수행하여 상기 소자 분리막(120)의 상면이 노출될 때가지 상기 도전막(200a)을 식각하여 상기 터닐링 절연막(130)상에 플로팅 게이트(201)를 형성한다. 도 5h를 참조하면, 상기 기판(100)상에 감광막(미도시)을 형성한다. 상기 감광막은 도 1a의 이웃하는 스트링 선택 라인들(210)사이에 배열되는 플로팅 게이트(201)이 노출되도록 형성된다. 상기 감광막을 식각 마스크로 하여 상기 노출된 플로팅 게이트(201)를 제거하여 터널링 산화막(130)과 도전막 패턴들(170a)을 노출시켜 준다.
도 5i를 참조하면, 기판 전면에 절연막(150)을 형성한다. 상기 절연막(150)은 층간 절연막으로서, 산화막을 포함할 수 있다. 상기 절연막(150)상에 감광막(223)을 형성한다. 상기 감광막(162)은 상기 도전막 패턴들(170a)과 상기 도전막 패턴들(170a)에 접하는 터널링 절연막(130)의 일부분에 대응하는 절연막(150)을 노출시켜 주는 개구부들(224)을 구비할 수 있다. 상기 개구부들(224)은 후속공정에서 비트라인 콘택들이 형성될 부분에 대응할 수 있다. 상기 개구부들(224)은 도 3a 내지 도 3c와 같은 구조를 갖는다.
도 5j를 참조하면, 상기 감광막(223)을 마스크로 하여 상기 절연막(150)의 노출된 부분을 식각하고, 이어서 그 하부의 상기 터널링 절연막(130)을 식각하여 비트라인 콘택들(155)을 형성한다. 상기 비트라인 콘택들(155)은 상기 도전막 패턴들(170a)과 상기 도전막 패턴들(170a)에 접하는 상기 액티브 영역들(110)의 일부분 이 노출되도록 형성된다. 상기 비트라인 콘택들(155)은 도 3a 내지 도 3c에 배열된 개구부들(221)에 상응하는 배열구조를 가질 수 있다. 상기 감광막(223)을 제거한다.
도 5k을 참조하면, 상기 비트라인 콘택들(155)내의 상기 절연막(150)의 측벽에 비트라인 스페이서(160)를 형성한다. 상기 비트라인 콘택들(155)에 의해 노출되는 상기 도전막 패턴(170a)을 일정 두께만큼 식각하여 상기 액티브 브리지 패턴(170)을 형성한다. 다른 예로서, 상기 도전막 패턴(170a)의 식각공정을 배제하면, 상기 도전막 패턴(170a)은 상기 액티브 영역(110)의 상면보다 돌출되는 구조를 갖는 액티브 브리지 패턴(170)으로 작용할 수 있다. 도 5l을 참조하면, 상기 비트라인 콘택들(155)내의 상기 액티브 브리지 패턴들(170)과 상기 액티브 영역들(110)로 소정 도전형의 불순물(186)을 이온주입하여 이온주입 영역(183-185)을 구비하는 플러그 이온 주입영역(180)을 형성한다.
도 5m를 참조하면, 상기 비트라인 콘택들(155)을 포함하는 상기 절연막(150)상에 제1배리어 메탈(191) 및 제2배리어 메탈(192)을 형성하고, 상기 개구부(155)가 매립되도록 상기 제2배리어 메탈(192)상에 도전층(193), 예를 들어 텅스텐막 또는 폴리 실리콘막을 형성한다. 상기 도전층(193)과 상기 제1 및 제2배리어 메탈(191, 192)을 CMP 공정 등을 이용하여 식각하여 도 4의 비트라인(190)을 형성한다. 상기 비트라인(190)은 상기 액티브 브리지 패턴(170)을 통해 상기 이웃하는 액티브 영역들(110)과 공통으로 연결되어진다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1a 는 본 발명의 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 1b는 도 1a의 I-I 선에 따른, 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 1c는 도 1a의 I-I선에 따른, 본 발명의 다른 실시예에 따른 반도체 장치의 또 다른 단면도이다.
도 2a 내지 도 2g는 도 1b의 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3c는 도 2b의 감광막의 개구부를 보여주는 평면도들이다.
도 4는 도 1의 I-I 선에 따른, 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 5a 내지 도 5m은 도 4의 반도체 장치의 제조방법을 설명하기 위한 단면도이다.

Claims (20)

  1. 반도체 기판;
    상기 기판의 표면에 서로 이격 배열되는 액티브 영역들;
    상기 액티브 영역들을 전기적으로 분리시켜 주고, 상기 액티브 영역들사이에 리세스부들을 구비하는 소자 분리막;
    상기 기판상에 배열되어, 상기 소자 분리막의 상기 리세스부들 및 상기 리세스부들와 접하는 상기 액티브 영역들의 상면 및 측면의 일부분들을 노출시켜 주는 개구부들을 구비하는 절연막;
    상기 소자 분리막의 상기 리세스부들에 적어도 배열되어, 상기 액티브 영역들을 전기적으로 연결시켜 주는 액티브 브리지 패턴들; 및
    상기 개구부들내에 매립되어 적어도 상기 액티브 브리지 패턴들을 통해 상기 액티브 영역들과 전기적으로 연결되는 배선 라인들을 구비하는 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서, 상기 각 액티브 브리지 패턴들은 이웃하는 액티브 영역들의 상기 노출된 부분들로부터 연장되어 상기 소자 분리막의 상기 리세스부에 매립되는 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 제 1 항에 있어서, 상기 각 액티브 브리지 패턴들은 이웃하는 액티브 영역들의 상기 노출된 부분들로부터 연장되어 상기 소자 분리막의 상기 리세스부내에 부분적으로 매립되는 브리지 패턴들을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제1항에 있어서, 각 배선 라인은 상기 각 개구부내의 상기 절연막의 측벽에 배열되는 절연 스페이서;
    상기 개구부내의 적어도 상기 절연 스페이서 및 상기 액티브 브리지 패턴상에 배열되는 제1배리어 메탈;
    상기 제1배리어 메탈상에 배열되는 제2배리어 메탈; 및
    상기 제2배리어 메탈상에 배열되어 상기 개구부내에 매립되는 도전층을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 1 항에 있어서, 상기 개구부들은 상기 액티브 영역들이 이격되는 방향으로 일렬 배열되거나 또는 지그재그로 배열되며, 상기 개구부들은 원형, 타원형 및 사각형의 평면 구조를 갖는 것을 특징으로 하는 반도체 장치.
  12. 제 1 항에 있어서, 상기 배선라인은 상기 액티브 브리지 패턴에 의해 전기적으로 연결되는 상기 이웃하는 액티브 영역들을 공유하는 셰어드 비트라인을 포함하는 것을 특징으로 하는 반도체 장치.
  13. 반도체 기판내에 서로 이격 배열되는 액티브 영역들을 분리시켜 주는 소자분리막을 형성하고;
    상기 기판상에 절연막을 형성하며;
    상기 절연막을 식각하여 상기 기판상에 이웃하는 액티브 영역들의 상면 일부분들 및 상기 이웃하는 액티브 영역들사이의 소자 분리막의 일부분들을 노출시키는 개구부들을 형성하고;
    상기 소자 분리막의 상기 노출된 일부분들을 식각하여 상기 액티브 영역의 측면 일부분을 노출시키는 상기 소자 분리막에 리세스부들을 형성하며;
    적어도 상기 소자 분리막의 상기 리세스부들에 액티브 브리지 패턴들을 형성하고; 및
    상기 개구부들내에 상기 액티브 브리지 패턴들을 통해 상기 액티브 영역들과 전기적으로 연결되는 배선 라인들을 형성하는 반도체 장치의 제조방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 반도체 기판상에 절연막을 형성하고;
    상기 절연막과 상기 기판의 일부분들을 식각하여 트렌치를 형성하며;
    상기 트렌치내에 액티브 영역이 이격 배열되도록 분리시켜 주는 소자 분리막을 형성하고;
    이웃하는 액티브 영역들사이에 배열되는 상기 소자 분리막의 일부분들을 식각하여 리세스부들을 형성하며;
    상기 리세스부들내에 상기 이웃하는 액티브 영역들을 연결하는 액티브 브리지 패턴들을 형성하고;
    상기 소자 분리막 및 상기 액티브 브리지 패턴들상에 절연막을 형성하며;
    상기 절연막을 식각하여 상기 액티브 브리지 패턴들과 상기 액티브 브리지 패턴들에 접하는 상기 액티브 영역들의 상면 일부분들을 노출시키는 개구부들을 형성하고; 및
    상기 개구부들내에 상기 액티브 브리지 패턴을 통해 상기 액티브 영역들과 전기적으로 연결되는 배선 라인들을 형성하는 반도체 장치의 제조방법.
  18. 제 17 항에 있어서, 상기 액티브 브리지 패턴은 폴리 실리콘막을 포함하며,
    상기 개구부들을 형성한 다음, 상기 노출된 액티브 브리지 패턴들을 일정 두께만큼 식각하여 상기 액티브 브리지 패턴들에 접하는 상기 액티브 영역들의 측면 일부분을 노출시켜 주는 것을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 삭제
  20. 제 17 항에 있어서, 상기 액티브 브리지 패턴을 형성한 다음 상기 절연막을 형성하기 전에 터널링 절연막을 형성하는 것을 더 포함하고;
    상기 개구부들을 형성한 다음 상기 배선라인들을 형성하기 전에, 상기 개구 부들내의 상기 절연막의 측벽들에 절연 스페이서들을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
KR1020080059781A 2008-06-24 2008-06-24 셰어드 비트라인 구조를 갖는 반도체 장치 및 그 제조방법 KR101458959B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080059781A KR101458959B1 (ko) 2008-06-24 2008-06-24 셰어드 비트라인 구조를 갖는 반도체 장치 및 그 제조방법
US12/457,813 US8035152B2 (en) 2008-06-24 2009-06-22 Semiconductor device having shared bit line structure
US13/236,751 US8486802B2 (en) 2008-06-24 2011-09-20 Method of manufacturing semiconductor device having shared bit line structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080059781A KR101458959B1 (ko) 2008-06-24 2008-06-24 셰어드 비트라인 구조를 갖는 반도체 장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20100000329A KR20100000329A (ko) 2010-01-06
KR101458959B1 true KR101458959B1 (ko) 2014-11-10

Family

ID=41463720

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080059781A KR101458959B1 (ko) 2008-06-24 2008-06-24 셰어드 비트라인 구조를 갖는 반도체 장치 및 그 제조방법

Country Status (2)

Country Link
US (2) US8035152B2 (ko)
KR (1) KR101458959B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101895528B1 (ko) * 2012-01-05 2018-09-05 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020070554A (ko) * 2001-02-28 2002-09-10 삼성전자 주식회사 반도체 메모리소자 및 그의 제조방법
KR100356776B1 (ko) 1999-12-08 2002-10-19 삼성전자 주식회사 반도체소자의 자기정렬 콘택 구조체를 형성하는 방법
US20050023600A1 (en) 2000-01-17 2005-02-03 Samsung Electronics, Co. Ltd NAND-type flash memory devices and methods of fabricating the same
US20070290248A1 (en) 2006-06-14 2007-12-20 Rolf Weis Manufacturing method for an integrated semiconductor structure and corresponding semiconductor structure

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3207592B2 (ja) 1993-03-19 2001-09-10 株式会社東芝 不揮発性半導体記憶装置
JP3639028B2 (ja) * 1996-02-06 2005-04-13 株式会社東芝 半導体装置及びその製造方法
JP3641103B2 (ja) * 1997-06-27 2005-04-20 株式会社東芝 不揮発性半導体メモリ装置の製造方法
KR101032115B1 (ko) 2003-11-10 2011-05-02 매그나칩 반도체 유한회사 반도체 소자의 플러그 형성방법
US6972226B2 (en) * 2004-03-31 2005-12-06 Infineon Technologies Ag Charge-trapping memory cell array and method for production
KR100648194B1 (ko) 2005-07-27 2006-11-23 삼성전자주식회사 반도체 장치의 제조 방법
US7741630B2 (en) * 2008-02-08 2010-06-22 Qimonda Ag Resistive memory element and method of fabrication

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100356776B1 (ko) 1999-12-08 2002-10-19 삼성전자 주식회사 반도체소자의 자기정렬 콘택 구조체를 형성하는 방법
US20050023600A1 (en) 2000-01-17 2005-02-03 Samsung Electronics, Co. Ltd NAND-type flash memory devices and methods of fabricating the same
KR20020070554A (ko) * 2001-02-28 2002-09-10 삼성전자 주식회사 반도체 메모리소자 및 그의 제조방법
US20070290248A1 (en) 2006-06-14 2007-12-20 Rolf Weis Manufacturing method for an integrated semiconductor structure and corresponding semiconductor structure

Also Published As

Publication number Publication date
KR20100000329A (ko) 2010-01-06
US8035152B2 (en) 2011-10-11
US8486802B2 (en) 2013-07-16
US20120009759A1 (en) 2012-01-12
US20100001366A1 (en) 2010-01-07

Similar Documents

Publication Publication Date Title
KR101038870B1 (ko) 연직의 유자형 트랜지스터를 구비하는 디램 셀
US8624350B2 (en) Semiconductor device and method of fabricating the same
US7655988B2 (en) Method of manufacturing multi-channel transistor device and multi-channel transistor device manufactured using the method
KR100869353B1 (ko) 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
KR100618819B1 (ko) 오버레이 마진이 개선된 반도체 소자 및 그 제조방법
KR102585881B1 (ko) 반도체 소자 및 그 제조 방법.
KR20130004673A (ko) 디램 소자 및 이의 제조 방법
JP2012094762A (ja) 半導体装置および半導体装置の製造方法
US7629215B2 (en) Semiconductor device and method of manufacturing the same
KR100316578B1 (ko) 반도체 장치 및 그 반도체 장치의 제조 방법
KR100496258B1 (ko) 콘택 패드를 포함하는 반도체 장치 및 이의 제조 방법
US6737688B2 (en) Method for manufacturing semiconductor device
KR101036927B1 (ko) 수직게이트를 구비한 반도체장치 및 그 제조 방법
KR101458959B1 (ko) 셰어드 비트라인 구조를 갖는 반도체 장치 및 그 제조방법
CN115605020A (zh) 在Si支柱上具有SiGe层的半导体装置
KR20090121475A (ko) 수직형 반도체 소자 및 그의 제조방법
JP2012079931A (ja) 半導体装置およびその製造方法
KR101094399B1 (ko) 매립비트라인을 구비한 반도체장치 및 그 제조 방법
KR20090040989A (ko) 반도체 소자 및 이의 제조 방법
JP5555408B2 (ja) 半導体装置の製造方法及び半導体装置
US20240120378A1 (en) Semiconductor device including nanosheet transistor
CN220021123U (zh) 半导体器件
KR20190138931A (ko) 반도체 소자
US20240105717A1 (en) Semiconductor device
JP2012049321A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20180927

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190930

Year of fee payment: 6