KR101895528B1 - 반도체 메모리 소자 및 이의 제조 방법 - Google Patents

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Abstract

반도체 메모리 소자 및 그 제조 방법에서, 반도체 메모리 소자는 기판에서 제1 방향으로 연장되는 라인 형상의 소자 분리용 트렌치에 의해 상대적으로 돌출된 형상을 갖고, 상기 반도체 기판과 동일하게 제1 결정 방향을 갖는 라인 패턴이 구비된다. 적어도 2개의 이웃하는 상기 라인 패턴들의 상부 측벽을 연결하고, 상기 제1 결정 방향과 다른 제2 결정 방향을 갖는 반도체 물질을 포함하는 브릿지 패턴이 구비된다. 상기 소자 분리용 트렌치에서 필드 영역의 내부에는 제1 소자 분리막 패턴이 구비된다. 상기 라인 패턴에는 메모리 셀이 구비된다. 상기 반도체 메모리 소자는 고집적화되면서도 불량이 감소된다.

Description

반도체 메모리 소자 및 이의 제조 방법{Semiconductor memory device and method of manufacturing the same}
본 발명은 반도체 메모리 소자 및 이의 형성 방법에 관한 것이다. 보다 상세하게는, 액티브 패턴을 포함하는 반도체 메모리 소자 및 이의 형성 방법에 관한 것이다.
반도체 메모리 소자는 기판의 액티브 패턴 상에 메모리 셀들을 구성하는 각 패턴들을 형성함으로써 제조된다. 상기 반도체 메모리 소자는 고도로 집적화되면서도 많은 수의 데이터를 저장할 수 있도록 설계되고 있으며, 이에 따라 반도체 메모리 소자 내의 액티브 패턴 및 이의 형성 방법에 대해서도 다양하게 연구되고 있다.
본 발명의 목적은 미세한 선폭의 액티브 패턴을 포함하는 반도체 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 반도체 메모리 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 소자는, 반도체 기판에서 제1 방향으로 연장되는 라인 형상의 소자 분리용 트렌치에 의해 상대적으로 돌출된 형상을 갖고, 상기 반도체 기판과 동일하게 제1 결정 방향을 갖는 라인 패턴이 구비된다. 적어도 2개의 이웃하는 상기 라인 패턴들의 상부 측벽을 연결하고, 상기 제1 결정 방향과 다른 제2 결정 방향을 갖는 반도체 물질을 포함하는 브릿지 패턴이 구비된다. 상기 소자 분리용 트렌치에서 필드 영역의 내부에는 제1 소자 분리막 패턴이 구비된다. 상기 라인 패턴 상에는 메모리 셀들이 구비된다.
본 발명의 일 실시예에서, 상기 브릿지 패턴 하부의 소자 분리용 트렌치 내에는 상기 제1 소자 분리막 패턴보다 낮은 상부면을 갖고 상기 브릿지 패턴을 지지하는 제2 소자 분리막 패턴이 구비될 수 있다.
본 발명의 일 실시예에서, 상기 브릿지 패턴은 액티브 영역에 해당되는 소자 분리용 트렌치 내부에 채워진 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 반도체 기판을 덮는 층간 절연막이 구비될 수 있다. 또한, 상기 층간 절연막을 관통하여 상기 브릿지 패턴과 접촉되는 콘택 플러그가 구비될 수 있다.
상기 브릿지 패턴 및 콘택 플러그는 상기 라인 패턴의 연장 방향과 수직한 방향으로 지그재그 또는 사선 방향으로 배치될 수 있다.
본 발명의 일 실시예에서, 상기 라인 패턴 및 브릿지 패턴은 상기 반도체 기판의 액티브 영역에 위치할 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법으로, 반도체 기판의 일부를 식각하여 제1 방향으로 연장되는 라인 형상의 소자 분리용 트렌치 및 제1 결정 방향을 갖는 라인 패턴을 형성한다. 상기 소자 분리용 트렌치 내부에 예비 소자 분리막 패턴을 형성한다. 상기 예비 소자 분리막 패턴의 일부 영역을 식각하여, 적어도 상기 라인 패턴의 상부 측벽이 노출되는 개구부를 포함하는 소자 분리막 패턴을 형성한다. 상기 라인 패턴의 노출된 측벽으로부터 에피택셜 성장 공정을 수행하여 상기 제1 결정 방향과 다른 제2 결정 방향을 갖는 반도체 물질로 이루어지는 브릿지 패턴을 형성한다. 또한, 상기 라인 패턴 상에 메모리 셀들을 형성한다.
본 발명의 일 실시예에서, 상기 예비 소자 분리막 패턴을 식각하는 공정에서, 상기 개구부 저면에 예비 소자 분리막 패턴이 남아있도록 하여 상기 반도체 기판의 필드 영역에 제1 소자 분리막 패턴과 상기 브릿지 패턴의 하부에 제2 소자 분리막 패턴을 각각 형성할 수 있다.
상기 제2 소자 분리막 패턴 상에 상기 브릿지 패턴을 형성할 수 있다.
본 발명의 일 실시예에서, 상기 예비 소자 분리막 패턴을 식각하는 공정에서, 상기 개구부의 측벽 및 저면에 반도체 기판이 노출되도록 할 수 있다.
상기 개구부의 저면부 및 라인 패턴 측벽 부위와 접촉되도록 상기 브릿지 패턴을 형성할 수 있다.
본 발명의 일 실시예에서, 상기 소자 분리용 트렌치를 형성하기 위한 식각 마스크로 사용되고, 상기 라인 패턴 상부면 부위를 덮는 패드 절연막 패턴 및 하드 마스크 패턴을 형성할 수 있다.
본 발명의 일 실시예에서, 상기 소자 분리막 패턴을 형성한 이 후에, 상기 패드 절연막 패턴을 남기면서 상기 하드 마스크 패턴을 제거할 수 있다.
본 발명의 일 실시예에서, 상기 예비 소자 분리막 패턴을 형성한 이 후에, 상기 패드 절연막 패턴을 남기면서 상기 하드 마스크 패턴을 제거할 수 있다.
본 발명의 일 실시예에서, 상기 반도체 기판을 덮는 층간 절연막을 형성한다. 상기 층간 절연막을 관통하여, 상기 브릿지 패턴을 노출하는 콘택홀을 형성한다. 상기 콘택홀 내부에 상기 브릿지 패턴과 접촉되는 콘택 플러그를 형성한다.
본 발명에 따른 액티브 패턴은 2개 이상의 라인 패턴과 상기 라인 패턴들을 일정 단위로 묶는 브릿지 부분을 포함한다. 또한, 상기 브릿지 부분은 결정 성장 공정을 통해 형성된 것이므로 기판과는 다른 결정 방향을 갖는 실리콘을 포함한다. 상기 브릿지 부분은 원하는 사이즈를 가지며, 원하는 두께를 가질 수 있다.
또한, 본 발명에 따른 상기 액티브 패턴의 형성 방법은 상기 브릿지 부분을 사진 식각 공정으로 패터닝하지 않으므로 공정 마진이 넓어진다. 따라서, 상기 브릿지 부분을 용이하게 형성할 수 있다.
도 1은 본 발명의 각 실시예들에 따른 NAND 플래시 메모리 소자의 블록도이다.
도 2는 본 발명의 각 실시예들에 따른 NAND 플래시 메모리 소자의 셀 어레이의 회로도이다.
도 3a는 본 발명의 실시예 1에 따른 NAND 플래시 메모리 소자의 셀 어레이를 나타낸 평면도이다.
도 3b는 도 3a의 A-A'를 따라서 각각 절단된 단면도들이다.
도 4a 내지 4k는 도 3a 및 도 3b에 도시된 NAND 플래시 메모리 소자의 제조방법을 보여주는 단면도들이다.
도 5a 내지 5d는 도 3a에 도시된 NAND 플래시 메모리 소자의 제조방법을 보여주는 평면도들이다.
도 6a 내지 6h는 도 3a에 도시된 NAND 플래시 메모리 소자를 제조하는 다른 방법을 설명하기 위한 단면도들이다.
도 7a 내지 7h는 도 3a 및 도 3b에 도시된 NAND 플래시 메모리 소자를 제조하는 다른 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 실시예 2에 따른 NAND 플래시 메모리 소자의 단면도들이다.
도 9a 및 9b는 도 8에 도시된 NAND 플래시 메모리 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 10a 및 10b는 도 8에 도시된 NAND 플래시 메모리 소자를 제조하는 다른 방법을 설명하기 위한 단면도들이다.
도 11a 내지 11h는 도 8에 도시된 NAND 플래시 메모리 소자를 제조하는 다른 방법을 설명하기 위한 단면도들이다.
도 12a는 본 발명의 실시예 3에 따른 NAND 플래시 메모리 소자의 셀 어레이를 나타낸 평면도이다.
도 12b는 도 3a의 B-B'를 따라서 각각 절단된 단면도들이다.
도 13a 내지 13d는 도 12a 및 도 12b에 도시된 NAND 플래시 메모리 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 14a 및 도 14b는 도 12a 및 도 12b에 도시된 NAND 플래시 메모리 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 15는 본 발명의 일 실시예에 따른 전기전자 시스템을 보여주는 개략도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명에 따른 액티브 패턴은 2개 이상의 라인 패턴을 묶는 부분이 포함된다. 상기 액티브 패턴은 다양한 반도체 소자의 액티브 영역에 적용될 수 있다. 예를들어, 상기 액티브 패턴은 2개의 비트라인을 공유하는 구조의 NAND 플래시 메모리 소자의 셀들에 적용될 수 있다. 이하의 각 실시예들에서는, NAND 플래시 메모리 소자의 액티브 패턴 및 이의 형성 방법으로 설명한다.
도 1은 본 발명의 각 실시예들에 따른 NAND 플래시 메모리 소자의 블록도이다. 도 2는 본 발명의 각 실시예들에 따른 NAND 플래시 메모리 소자의 셀 어레이의 회로도이다.
도 1을 참조하면, NAND 플래시 메모리 소자는 메모리 셀 어레이(Memory Cell Array, 10), 페이지 버퍼(page buffer, 20), Y-게이팅 회로(Y-Gating Circuitry, 30), 제어 및 디코더 회로(Control/Decoder Circuitry, 40)를 구비할 수 있다. 상기 메모리 셀 어레이(10)는 다수개의 메모리 블록들(memory blocks)을 포함할 수 있고, 상기 각 메모리 블록은 다수개의 메모리 셀들을 포함할 수 있다. 상기 페이지 버퍼(20)는 상기 메모리 셀 어레이(10)에 기록될 데이터, 또는 상기 메모리 셀 어레이(10)로부터 읽어낸 데이터를 임시적으로 저장할 수 있다. 상기 Y-게이팅 회로(30)는 상기 페이지 버퍼(20)에 저장된 데이터를 전송할 수 있다. 상기 제어 및 디코더 회로(40)는 외부로부터 커맨드(command, CMD) 및 어드레스를 입력받아, 상기 메모리 셀 어레이(10)에 데이터를 쓰거나 또는 상기 메모리 셀 어레이(10)로부터 데이터를 읽기 위한 제어신호를 출력하고, 어드레스(address)를 디코딩(decoding)할 수 있다. 상기 제어 및 디코더 회로(40)는 상기 페이지 버퍼(20)에 데이터 입출력을 위한 제어신호를 출력할 수 있고, 상기 Y-게이팅 회로(30)에 어드레스 정보를 제공할 수 있다.
도 2를 참조하면, 메모리 셀 어레이는 제1 셀 스트링(50a) 및 상기 제1 셀 스트링(50a)에 이웃하는 제2 셀 스트링(50b)과, 상기 제1 및 제2 셀 스트링(50a, 50b)의 일 단부에 공통으로 연결되는 공유 비트 라인(B/L)과, 상기 제1 및 제2 셀 스트링(50a, 50b)의 타단부에 연결되는 공통 소오스 라인(CSL)을 포함한다.
상기 메모리 셀 어레이(10)는 하나의 공유 비트 라인(B/L)에 2개의 셀 스트링(50a, 50b)이 연결되어 있는 형태의 유닛 셀 스트링들이 반복하여 배치된다. 그러나, 이와는 다른 예로, 하나의 공유 비트 라인(B/L)에 2개 이상의 셀 스트링이 연결되어 있을 수도 있다.
각 스트링들에 포함되는 트랜지스터들은 스트링 선택 라인(String Selection Line: SSL1, SSL2), 워드 라인(W/L)들 및 그라운드 선택 라인(Ground Selection Line: GSL)에 의해 게이트들이 연결된 형상을 갖는다. 상기 각 라인들은 상기 스트링의 연장 방향과 수직한 방향으로 연장되는 형상을 갖는다.
상기 공유 비트 라인(B/L)에 연결된 2개의 스트링(50a, 50b) 중에서 하나를 선택하기 위해서는, 하나의 스트링에 문턱 전압이 서로 다른 2개의 선택 트랜지스터가 직렬 연결되어야 한다. 또한, 비트 라인(B/L)을 공유하는 2개의 스트링(50a, 50b)에서 게이트 라인을 공유하는 각 선택 트랜지스터들은 서로 다른 문턱 전압을 가져야 한다.
이와같이, 2개 또는 그 이상의 스트링을 하나의 공유 비트 라인(B/L)에 연결시킴으로써, 소자의 집적도를 높힐 수 있다.
도 2에 도시된 셀 어레이들을 반도체 기판 상에 다양한 형태로 구현될 수 있다. 상기 셀 어레이들은 2개의 스트링이 하나의 공유 비트 라인(B/L)에 연결되어 있으므로, 이러한 구조가 되도록 기판의 액티브 영역이 마련되어야 한다. 또한, 상기 액티브 영역과 공유 비트 라인(B/L)을 연결하는 공유 비트 라인 콘택이 구비되어야 한다.
실시예 1
도 3a는 본 발명의 실시예 1에 따른 NAND 플래시 메모리 소자의 셀 어레이를 나타낸 평면도이다. 도 3b는 도 3a의 A-A'를 따라서 각각 절단된 단면도들이다.
도 3a 및 3b를 참조하면, 반도체 기판(100)은 필드 영역 및 액티브 영역으로 구분된다. 일 예로, 상기 반도체 기판(100)은 단결정 실리콘. 실리콘 게르마늄을 포함할 수 있다. 상기 반도체 기판(100)의 액티브 영역은 제1 방향으로 연장되는 라인 패턴들(124a)과, 상기 제1 방향과 수직한 제2 방향으로 상기 라인 패턴들(124a)을 일정 단위로 묶는 형상을 갖는 브릿지 패턴들(124b)을 포함한다. 상기 라인 패턴(124a)은 서로 평행하게 일렬 배치되어 있다.
상기 라인 패턴들(124a) 사이의 반도체 기판(100)에는 소자 분리용 트렌치(120)가 생성되어 있다. 상기 소자 분리용 트렌치들(120)은 라인 형상을 가지면서 연장된다. 각각의 소자 분리용 트렌치들(120)은 일정 간격으로 이격되면서 반복하여 배치된다.
상기 소자 분리용 트렌치들(120) 내부에는 소자 분리막 패턴(122a, 122b)이 구비된다. 상기 필드 영역에 위치하는 소자 분리용 트렌치(120) 내부에는 제1 소자 분리막 패턴(122a)이 구비된다. 또한, 상기 브릿지 패턴 부위의 소자 분리용 트렌치(120) 내부에는 제2 소자 분리막 패턴(122b)이 구비된다. 상기 제2 소자 분리막 패턴(122b)의 상부면은 상기 제1 소자 분리막 패턴(122a)의 상부면보다 낮게 위치한다. 또한, 상기 제2 소자 분리막 패턴(122b)은 상기 소자 분리용 트렌치(120)의 일부만 채우는 형상을 갖는다.
상기 액티브 영역에서, 라인 패턴들(124a)은 반도체 기판(100)을 식각하여 형성된 것이므로 상기 반도체 기판(100)과 동일한 결정 구조 및 결정 방향을 갖는다.
상기 브릿지 패턴들(124b)은 상기 제2 소자 분리막 패턴(122b) 상에 위치한다. 상기 브릿지 패턴들(124b)은 상기 라인 패턴들(124a)의 상부 측벽과 직접 접촉하면서 상기 라인 패턴들(124a)과 연결된다. 상기 브릿지 패턴들(124b)은 상기 라인 패턴들(124a)의 측벽으로부터 에피택셜 성장하여 형성된 것이다. 그러므로, 상기 반도체 기판(100)이 식각되어 형성된 라인 패턴(124a)과는 다른 결정 방향을 갖게된다. 즉, 상기 액티브 영역은 제1 결정 방향을 갖는 라인 패턴(124a)과 제2 결정 방향을 갖는 브릿지 패턴(124b)을 포함한다.
상기 라인 패턴(124a)에는 각각 셀 스트링들(도시안됨)이 구비된다.
상기 브릿지 패턴(124b)은 상기 셀 스트링들에서 공유 비트 라인(B/L)과 연결되는 부위에 구비된다. 상기 브릿지 패턴(124b)은 공유 비트 라인 콘택(134)이 형성되는 패드 영역으로 제공된다.
본 실시예에서는, 하나의 고립된 형상의 브릿지 패턴(124b)은 2개의 라인 패턴(124a)을 연결한다. 상기 브릿지 패턴들(124b)이 일렬로 배치되면, 이웃하는 브릿지 패턴들(124b) 사이의 마진이 협소해질 수 있다. 그러므로, 상기 브릿지 패턴들(124b)은 상기 제2 방향으로 지그재그로 배치될 수 있다.
상기 액티브 영역에서, 상기 라인 패턴들(124a) 상에는 스트링 선택 트랜지스터, 셀 트랜지스터들, 그라운드 선택 트랜지스터 등이 구비된다. 또한, 각 트랜지스터들은 스트링 선택 라인(String Selection Line: SSL), 워드 라인(W/L)들 및 그라운드 선택 라인(Ground Selection Line: GSL)에 의해 게이트들이 상기 제2 방향으로 연결된 형상을 갖는다.
셀 스트링은 상기 스트링 선택 트랜지스터, 상기 그라운드 선택 트랜지스터 및 그들 사이에 위치하는 셀 트랜지스터들이 직렬 연결된 구성을 갖는다.
상기 셀 트랜지스터들은 기판 상에 터널 산화막, 전하 저장막, 블로킹 유전막 및 콘트롤 게이트 전극을 포함할 수 있다. 상기 전하 저장막은 플로팅 게이트 패턴으로 제공되거나 또는 전하 트랩막 패턴으로 제공될 수 있다.
상기 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터는 상기 셀 트랜지스터와 동일한 적층 구조를 가질 수도 있다. 이와는 다르게, 상기 셀 트랜지스터의 전하 저장막과 콘트롤 게이트 전극이 연결된 형상의 적층 구조를 가질 수도 있다.
상기 그라운드 선택 라인(GSL)의 소오스 영역과 접속하는 공통 소오스 라인(Common Source Line, CSL)이 구비된다. 상기 공통 소오스 라인(CSL)은 그라운드 선택 라인(GSL)과 평행하게 위치한다.
상기 선택 트랜지스터 및 셀 트랜지스터들을 덮는 층간 절연막(132)이 구비된다. 상기 층간 절연막(132)을 관통하여 상기 브릿지 패턴(124b)과 접촉하는 공유 비트 라인 콘택(134)이 구비된다.
상기 층간 절연막(132) 상에는 공유 비트 라인 콘택(134)과 연결되면서 상부를 가로지르는 공유 비트 라인들(도시안됨)이 배치된다.
도 4a 내지 4k는 도 3a 및 도 3b에 도시된 NAND 플래시 메모리 소자의 제조방법을 보여주는 단면도들이다. 도 5a 내지 5d는 도 3a에 도시된 NAND 플래시 메모리 소자의 제조방법을 보여주는 평면도들이다. 도 4a 내지 4k는 도 3a의 A-A'를 따라서 각각 절단된 단면도들이다.
본 실시예의 경우, 1회의 사진 공정과 2회의 더블 패터닝 공정을 포함하는 QPT(Quadruple Pattern Technology)공정을 통해 소자 분리용 트렌치가 형성된다. 그러나 더블 패터닝 공정 또는 일반적인 패터닝 공정을 통해 소자 분리용 트렌치를 형성할 수도 있다.
도 4a를 참조하면, 반도체 기판(100) 상으로 패드 절연막(102), 제1 하드 마스크막(104), 제1 절연막(106) 및 제2 하드 마스크막(108)을 차례로 적층한다. 본 실시예의 방법에서는, 상기 제2 하드 마스크막(108) 상에 브릿지 패턴을 형성하기 위한 식각 저지막을 형성하지 않는다.
상기 제1 및 제2 하드 마스크막(104, 108)은 폴리실리콘으로 형성될 수 있다. 상기 제1 절연막(106)은 실리콘 산화물로 형성될 수 있다. 상기 제1 절연막(106)은 PE-CVD공정을 통해 형성될 수 있다.
상기 제2 하드 마스크막(108) 상에 제1 임시 마스크막(110)을 형성한다. 상기 제1 임시 마스크막(110)은 비정질 탄소막(ACL, Amorphous Carbon Layer)으로 형성할 수 있다. 상기 제1 임시 마스크막(110) 상에 반사 방지막으로써, 실리콘 산 질화막(SiON, 도시안함)을 형성한다.
상기 실리콘 산 질화막 상에 제2 임시 마스크막(도시안됨)을 형성한다. 상기 제2 임시 마스크막은 에싱 및 스트립 공정을 통해 용이하게 제거될 수 있는 폴리머 물질로 형성된다. 일 예로, 상기 제2 임시 마스크막은 스핀온 하드 마스크(Spin-on a organic hard mask,SOH) 또는 탄소 스핀온 하드 마스크(C-SOH)로 형성될 수 있다.
상기 제2 임시 마스크막에 사진 공정을 수행함으로써 포토레지스트 패턴(도시안됨)을 형성한다. 이 후, 상기 포토레지스트 패턴을 이용하여 상기 제2 임시 마스크막을 패터닝함으로써, 제2 임시 마스크 패턴(112)을 형성한다.
상기 제2 임시 마스크 패턴(112)은 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 제2 임시 마스크 패턴(112)의 각 라인들은 형성하고자하는 스트링 부분의 목표 라인 폭의 3배의 폭을 갖도록 형성한다. 또한, 상기 제2 임시 마스크 패턴(112)의 각 라인들은 형성하고자하는 스트링 부분의 목표 라인 폭의 5배의 폭만큼 서로 이격된다.
도 4b를 참조하면, 상기 제2 임시 마스크 패턴(112)의 표면 및 상기 제1 임시 마스크막(110)을 따라 제1 스페이서막(도시안됨)을 형성한다. 상기 제1 스페이서막은 실리콘 산화물을 증착시켜 형성한다. 상기 제1 스페이서막은 원자층 적층 방법으로 형성할 수 있다. 상기 제1 스페이서막은 액티브 영역의 라인 패턴의 폭과 동일한 두께로 형성한다.
상기 제1 스페이서막을 이방성으로 식각하여 제1 스페이서(114)를 형성한다. 상기 제1 스페이서(114)는 상기 제2 임시 마스크 패턴(112)의 양 측벽에 형성되며 상기 제1 방향으로 연장되는 라인 형상을 갖는다.
본 실시예의 방법에서는 상기 제1 스페이서(114)의 하부에 식각 저지막이 형성되지 않기 때문에, 상기 식각 저지막을 식각하는 공정이 수행되지 않는다. 따라서, 상기 식각 저지막이 정상적으로 식각되지 않아서 발생되는 공정 불량을 방지할 수 있다.
계속하여, 상기 제1 임시 마스크막(110)상에 상기 제1 스페이서(114)만이 남아있도록 상기 제2 임시 마스크 패턴(112)을 제거한다. 상기 제2 임시 마스크 패턴(112)은 에싱 및 스트립 공정을 통해 용이하게 제거될 수 있다.
도시된 것과 같이, 상기 제1 스페이서(114)는 형성하고자하는 라인 패턴의 폭과 동일한 폭을 갖도록 형성한다. 또한, 상기 제1 스페이서(114)들 사이의 이격되는 간격은 형성하고자하는 라인 패턴의 폭의 3배가 된다.
도 4c를 참조하면, 상기 제1 스페이서(114)를 식각 마스크로 이용하여 상기 제1 임시 마스크막(110)을 식각한다. 이로써, 제2 하드 마스크막(108) 상에는 제1 임시 마스크 패턴(110a)이 형성된다. 상기 제1 임시 마스크 패턴(110a)은 형성하고자 하는 라인 패턴의 폭과 동일한 폭을 갖는다. 이 후, 상기 제1 스페이서(114)를 제거한다.
계속하여, 상기 제1 임시 마스크 패턴(110a) 및 제2 하드 마스크막(108)의 표면을 따라 제2 스페이서막(도시안됨)을 형성한다. 상기 제2 스페이서막은 실리콘 산화물을 증착시켜 형성한다. 상기 제2 스페이서막은 원자층 적층 방법으로 형성할 수 있다. 상기 제2 스페이서막은 형성하고자하는 라인 패턴의 폭과 동일한 두께로 형성한다.
상기 제2 스페이서막을 이방성으로 식각하여 제2 스페이서(116)를 형성한다. 상기 제2 스페이서(116)는 상기 제1 임시 마스크 패턴(110a)의 양 측벽에 형성되고, 상기 제1 방향으로 연장되는 라인 형상을 갖는다.
도 4d를 참조하면, 상기 제2 스페이서(116)들 사이의 제1 임시 마스크 패턴(110a)을 제거한다. 상기 공정을 수행하면, 제1 방향으로 연장되는 라인 형상의 제2 스페이서(116)들이 서로 이격되면서 배치된다.
계속하여, 상기 제2 스페이서(116)를 식각 마스크로 이용하여 상기 제2 하드 마스크막(108)을 식각한다. 이로써, 상기 제1 절연막(106) 상에 제2 하드 마스크 패턴(108a)이 형성된다.
도 4e 및 도 5a를 참조하면, 상기 제2 하드 마스크 패턴(108a)을 식각 마스크로 이용하여, 상기 제1 절연막(106) 및 제1 하드 마스크막(104)를 식각함으로써, 제1 절연막 패턴 및 제1 하드 마스크 패턴(104a)을 형성한다.
상기 제1 하드 마스크 패턴(104a)은 소자 분리용 트렌치를 형성하기 위한 식각 마스크로 제공된다.
상기 제1 하드 마스크 패턴(104a)을 식각 마스크로 이용하여 상기 패드 절연막(102) 및 반도체 기판(100)을 식각함으로써 소자 분리용 트렌치(120)를 형성한다. 상기 식각 공정 중에 상기 제1 하드 마스크 패턴(104a) 상에 위치하는 제1 절연막 패턴은 대부분 제거된다.
상기 소자 분리용 트렌치(120) 내부에 실리콘 산화물과 같은 절연 물질을 형성한다. 이 후, 상부면에 상기 제1 하드 마스크 패턴(104a)이 노출되도록 상기 절연 물질을 평탄화한다. 상기 평탄화는 화학 기계적 연마 공정 또는 에치백 공정으로 수행할 수 있다. 이로써, 상기 소자 분리용 트렌치(120) 내부에는 예비 소자 분리 패턴(122)이 형성된다.
여기서, 상기 소자 분리용 트렌치들(120) 사이의 돌출된 기판 부위는 액티브 영역의 라인 패턴(124a)이 된다. 상기 라인 패턴(124a) 상에는 패드 절연막(102) 및 제1 하드 마스크 패턴(104a)이 적층된다.
도 4f 및 도 5b를 참조하면, 상기 예비 소자 분리막 패턴(122) 및 상기 제1 하드 마스크 패턴(104a) 상에 포토레지스트막을 코팅한다. 사진 공정을 수행하여, 액티브 영역에서 브릿지 패턴에 위치하는 부위의 예비 소자 분리막 패턴(122) 상부면이 선택적으로 노출되는 포토레지스트 패턴(126)을 형성한다. 도시된 것과 같이, 상기 포토레지스트 패턴(126)의 노출부(128)는 상기 브릿지 패턴 부위의 제2 방향의 폭보다 넓은 폭을 갖도록 형성한다. 상기 포토레지스트 패턴(126)의 노출부(128)에는 서로 이웃하는 제1 하드 마스크 패턴들(104a)의 일부 가장자리가 노출될 수 있다.
상기 예비 소자 분리막 패턴(122) 및 상기 제1 하드 마스크 패턴(104a)은 평탄한 상부면을 가지므로, 상기 사진 공정의 마진이 넓다. 그러므로, 상기 사진 공정 시에 발생되는 불량을 감소시킬 수 있다.
도 4g 및 도 5c를 참조하면, 상기 포토레지스트 패턴(126) 및 제1 하드 마스크 패턴(104a)을 식각 마스크를 사용하여 상기 예비 소자 분리막 패턴(122)을 선택적으로 식각한다. 상기 식각 공정을 수행하면, 상기 제1 하드 마스크 패턴(104a) 사이의 예비 소자 분리막 패턴(122)이 일부 제거되면서 개구부(130)가 생성된다.
상기 식각 공정을 수행할 때, 상기 개구부(130)에는 상기 라인 패턴(124a)의 측벽이 노출되도록 한다. 후속 공정에서, 상기 라인 패턴(124a)의 노출된 측벽 부위와 접촉되면서 브릿지 패턴이 형성된다. 그러므로, 상기 라인 패턴(124a)의 노출된 측벽 부위의 깊이는 형성하고자 하는 브릿지 패턴의 높이와 동일하거나 더 높게 형성할 수 있다.
상기 예비 소자 분리막 패턴(122)을 식각하면, 상기 필드 영역 부위에는 제1 소자 분리막 패턴(122a)이 형성되고, 상기 액티브 영역의 브릿지 패턴 부위에는 제2 소자 분리막 패턴(122b)이 형성된다. 즉, 상기 예비 소자 분리막 패턴(122)에서 식각된 부위는 제2 소자 분리막 패턴(122b)이 된다.
상기 제1 소자 분리막 패턴(122a)은 제1 상부면을 갖고, 상기 제2 소자 분리막 패턴(122b)은 제1 상부면보다 낮은 제2 상부면을 갖는다.
도 4h를 참조하면, 상기 포토레지스트 패턴(126)을 에싱 및 스트립 공정을 통해 제거한다. 다음에, 상기 제1 하드 마스크 패턴(104a)을 제거한다.
상기 제거 공정을 수행하면, 상기 액티브 영역의 라인 패턴(124a) 상에는 패드 절연막(102)이 덮혀있다. 그러므로, 상기 라인 패턴(124a)은 외부에 노출되지 않고, 상기 개구부(130)의 라인 패턴(124a)의 측벽만이 외부에 노출된다.
도 4i를 참조하면, 상기 노출된 라인 패턴(124a)의 측벽을 시드로 이용하여 선택적 에피택셜 성장 공정을 수행한다. 상기 공정을 수행하면, 상기 노출된 양 측 라인 패턴(124a)의 측벽으로부터 단결정 반도체가 성장하여 상기 개구부(130)를 채우는 브릿지 패턴(124b)을 형성한다.
상기 선택적 에피택셜 성장 공정은 감압 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 초고진공 화학 기상 증착 공정, 유기 금속 화학 기상 증착 공정 등을 통해 수행될 수 있다.
상기 브릿지 패턴(124b)은 상기 라인 패턴(124a)의 측벽으로부터 성장하여 형성된 것이므로, 반도체 기판(100)이 식각되어 형성된 라인 패턴(124a)과는 다른 결정 방향을 갖는다. 즉, 상기 라인 패턴(124a)은 제1 결정 방향으로 갖고, 상기 브릿지 패턴(124b)은 상기 제1 결정 방향과 다른 제2 결정 방향을 갖는다.
상기 브릿지 패턴(124b)은 상기 제1 소자 분리막 패턴의 상부면과 동일한 높이의 상부면을 가질 수 있다. 이와는 달리, 상기 브릿지 패턴(124b)은 상기 제1 소자 분리막 패턴의 상부면보다 낮거나 또는 높은 상부면을 가질 수도 있다. 상기 브릿지 패턴은 공유 비트 라인 콘택이 형성되기 위한 패드로써 제공되므로, 상부면의 높이가 한정되지 않는다.
이와같이, 상기 브릿지 패턴(124b)은 반도체 기판(100)을 식각하여 형성하는 것이 아니므로, 사진 식각 공정을 식각할 때 발생되었던 공정 불량들이 감소된다. 또한, 상기 브릿지 패턴(124b) 하부에 위치하는 제2 소자 분리막 패턴(122b)의 높이를 조절함으로써, 원하는 두께를 갖는 브릿지 패턴(124b)을 형성할 수 있다.
도 4j 및 5d를 참조하면, 상기 액티브 영역의 반도체 기판(100) 상부면이 노출되도록 패드 절연막(102)을 제거한다. 상기 패드 절연막(102)을 제거하는 동안 상기 제1 소자 분리막 패턴(122a)의 상부도 일부 제거된다.
도시되지는 않았지만, 상기 노출된 액티브 영역 상으로 터널 산화막, 전하 저장막, 블록킹 유전막 및 콘트롤 게이트 전극막을 형성한다. 이 후, 상기 박막들을 패터닝한다. 이로써, 셀 트랜지스터용 제1 게이트 구조물, 선택 트랜지스터용 제2 게이트 구조물들을 각각 형성한다. 또한, 상기 제1 및 제2 게이트 구조물 양 측의 액티브 영역에는 N형의 불순물을 도핑하여 불순물 영역들을 형성한다. 상기 공정을 통해 셀 트랜지스터, 스트링 선택 트랜지스터들 및 그라운드 선택 트랜지스터들이 완성된다. 상기 그라운드 선택 트랜지스터의 소오스 영역과 전기적으로 연결되는 공통 소오스 라인을 형성한다.
도 4k를 참조하면, 상기 제1 및 제2 게이트 구조물들과 공통 소오스 라인을 덮는 층간 절연막(132)을 형성한다.
다음에, 상기 층간 절연막(132)의 일부 영역을 식각하여 상기 액티브 영역 내의 브릿지 패턴(124b) 상부를 노출시키는 비트 라인 콘택홀들을 형성한다. 상기 비트 라인 콘택홀들은 상기 제2 방향으로 지그재그로 배치되도록 형성한다. 또한, 상기 비트 라인 콘택홀들은 상기 제2 방향으로 이웃하는 비트 라인 콘택홀들이 서로 겹쳐지지 않도록 형성된다.
상기 비트 라인 콘택홀 내부에 도전막을 매립시켜 공유 비트 라인 콘택(134)을 형성한다.
또한, 상기 공유 비트 라인 콘택(134) 상부면과 접촉하면서 상기 층간 절연막(132) 상에 비트 라인(도시안됨)을 형성한다. 상기 비트 라인은 상기 제1 방향으로 연장되는 형상을 가질 수 있다.
상기 설명한 공정을 수행함으로써, 도 3a 및 도 3b에 도시된 것과 같이 비트 라인을 공유하면서 초고집적화된 메모리 소자를 형성할 수 있다.
이하에서는, 도 3a에 도시된 NAND 플래시 메모리 소자를 제조하는 다른 방법을 설명한다.
도 6a 내지 6h는 도 3a에 도시된 NAND 플래시 메모리 소자를 제조하는 다른 방법을 설명하기 위한 단면도들이다.
먼저, 도 4a 내지 도 4e를 참조로 설명한 공정을 수행한다. 상기 공정을 수행하면, 도 4e에 도시된 구조를 형성한다.
도 6a를 참조하면, 상기 제1 하드 마스크 패턴(104a)을 제거한다.
상기 제거 공정을 수행하면, 상기 액티브 영역의 라인 패턴(124a) 상에는 패드 절연막(102)이 덮혀있다. 상기 소자 분리용 트렌치(120) 내부에는 예비 소자 분리막 패턴(122)이 채워져 있다.
도 6b를 참조하면, 상기 패드 절연막(102) 및 예비 소자 분리막 패턴(122) 상에 포토레지스트막을 코팅한다. 사진 공정을 수행하여, 액티브 영역에서 브릿지 패턴이 형성될 부위의 예비 소자 분리막 패턴(122) 상부면이 선택적으로 노출되는 포토레지스트 패턴(140)을 형성한다.
도 6c를 참조하면, 상기 포토레지스트 패턴(140)을 식각 마스크를 사용하여 노출되어 있는 상기 예비 소자 분리막 패턴(122)을 선택적으로 식각한다. 상기 식각 공정을 수행하면, 상기 브릿지 패턴이 형성될 부위의 예비 소자 분리막 패턴(122)이 일부 제거되면서 개구부(130)가 생성된다.
상기 예비 소자 분리막 패턴(122)을 식각하면, 상기 필드 영역 부위에는 제1 소자 분리막 패턴(122a)이 형성되고, 상기 액티브 영역의 브릿지 패턴 부위에는 제2 소자 분리막 패턴(122b)이 형성된다. 즉, 상기 예비 소자 분리막 패턴에서 식각된 부위는 제2 소자 분리막 패턴(122b)이 된다.
상기 제1 소자 분리막 패턴(122a)은 제1 상부면을 갖고, 상기 제2 소자 분리막 패턴(122b)은 제1 상부면보다 낮은 제2 상부면을 갖는다.
도 6d를 참조하면, 상기 포토레지스트 패턴(140)을 에싱 및 스트립 공정을 통해 제거한다.
상기 노출된 라인 패턴(124a)의 측벽을 시드로 이용하여 선택적 에피택셜 성장 공정을 수행한다. 상기 공정을 수행하면, 상기 노출된 양 측 라인 패턴(124a)의 측벽으로부터 단결정 반도체가 성장하여 상기 개구부의 하부를 일부 채우는 브릿지 패턴(124b)을 형성한다.
상기 브릿지 패턴(124b)은 상기 라인 패턴(124a)의 측벽으로부터 성장하여 형성된 것이므로, 반도체 기판(100)이 식각되어 형성된 라인 패턴(124a)과는 다른 결정 방향을 갖는다. 즉, 상기 라인 패턴(124a)은 제1 결정 방향으로 갖고, 상기 브릿지 패턴(124b)은 상기 제1 결정 방향과 다른 제2 결정 방향을 갖는다.
이 후, 도 4j 및 4k를 참조로 설명한 것과 동일한 공정을 수행하여 NAND 플래시 메모리 소자를 형성한다.
이하에서는, 도 3a에 도시된 NAND 플래시 메모리 소자를 제조하는 다른 방법을 설명한다.
도 7a 내지 7h는 도 3a 및 도 3b에 도시된 NAND 플래시 메모리 소자를 제조하는 다른 방법을 설명하기 위한 단면도들이다.
먼저, 도 4a 내지 도 4e를 참조로 설명한 공정을 수행한다. 상기 공정을 수행하면, 도 4e에 도시된 구조를 형성한다.
도 7a를 참조하면, 상기 액티브 영역의 상부면이 노출되도록 상기 제1 하드 마스크 패턴(104a) 및 패드 절연막(102)을 제거한다. 상기 패드 절연막을 제거하는 동안 상기 예비 소자 분리막 패턴(122)의 상부면도 일부 제거된다. 상기 공정을 수행하면, 액티브 영역의 라인 패턴(124a)이 형성된다.
이 후, 도시하지는 않았지만, 상기 노출된 액티브 영역 상으로 터널 산화막, 전하 저장막, 블록킹 유전막 및 콘트롤 게이트 전극막을 형성하고 패터닝한다. 이로써, 셀 트랜지스터용 제1 게이트 구조물, 선택 트랜지스터용 제2 게이트 구조물들을 각각 형성한다. 또한, 상기 제1 및 제2 게이트 구조물 양 측의 액티브 영역에는 N형의 불순물을 도핑하여 불순물 영역들을 형성한다. 상기 공정을 통해 셀 트랜지스터, 스트링 선택 트랜지스터들 및 그라운드 선택 트랜지스터들이 완성된다. 상기 그라운드 선택 트랜지스터의 소오스 영역과 전기적으로 연결되는 공통 소오스 라인을 형성한다.
도 7b를 참조하면, 상기 제1 및 제2 게이트 구조물들과 공통 소오스 라인을 덮는 층간 절연막(132)을 형성한다.
상기 층간 절연막(132) 상에 식각 마스크 패턴(도시안됨)을 형성한다. 상기 식각 마스크 패턴은 상기 액티브 영역에서 브릿지 패턴이 형성될 부위를 노출하는 형상을 갖는다.
상기 식각 마스크 패턴을 식각 마스크로 사용하여 상기 층간 절연막(132)을 식각한다. 계속하여, 상기 층간 절연막(132) 아래에 위치하는 예비 소자 분리막 패턴(122)을 식각한다. 상기 식각 공정을 수행하면, 상기 층간 절연막(132)에 개구부(144)가 형성된다.
상기 예비 소자 분리막 패턴(122)이 식각되면서, 상기 필드 영역에는 제1 소자 분리막 패턴(122a)이 형성되고, 상기 액티브 영역의 브릿지 패턴 부위의 아래에는 제2 소자 분리막 패턴(122b)이 형성된다. 또한, 상기 개구부(144)의 하부 측벽에는 상기 액티브 영역의 라인 패턴(124a)의 상부 측벽이 노출된다.
도 7c를 참조하면, 상기 노출된 라인 패턴(124a)의 측벽을 시드로 이용하여 선택적 에피택셜 성장 공정을 수행한다. 상기 공정을 수행하면, 상기 노출된 양 측 라인 패턴(124a)의 측벽으로부터 단결정 반도체가 성장하여 상기 개구부(144)의 하부를 일부 채우는 브릿지 패턴(124b)을 형성한다.
상기 브릿지 패턴(124b)은 상기 라인 패턴(124a)의 측벽으로부터 성장하여 형성된 것이므로, 반도체 기판(100)이 식각되어 형성된 라인 패턴(124a)과는 다른 결정 방향을 갖는다. 즉, 상기 라인 패턴(124a)은 제1 결정 방향으로 갖고, 상기 브릿지 패턴(124b)은 상기 제1 결정 방향과 다른 제2 결정 방향을 갖는다.
도 7d를 참조하면, 하부에 상기 브릿지 패턴(124b)이 형성되어 있는 상기 개구부(144) 내부에 도전막을 매립하여 공유 비트 라인 콘택(134)을 형성한다.
상기 공유 비트 라인 콘택(134)은 상기 브릿지 패턴(124b)과 접촉하게 된다.
이 후, 상기 공유 비트 라인 콘택(134) 상부면과 접촉하면서 상기 층간 절연막(132) 상에 비트 라인(도시안됨)을 형성한다.
이하에서, 본 발명의 실시예 2에 따른 NAND 플래시 메모리 소자를 설명한다.
도 8은 본 발명의 실시예 2에 따른 NAND 플래시 메모리 소자의 단면도들이다.
본 실시예의 NAND 플래시 메모리 소자는 브릿지 패턴 부위를 제외하고, 실시예 1의 NAND 플래시 메모리와 동일하다. 또한, 본 실시예의 NAND 플래시 메모리 소자의 평면도는 도 3a에 도시된 것과 동일하다. 이하에서는 실시예 1의 NAND 플래시 메모리와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해서만 설명한다.
도 8을 참조하면, 반도체 기판(100)의 액티브 영역은 제1 방향으로 연장되는 라인 패턴들(125a)과, 상기 제1 방향과 수직한 제2 방향으로 상기 라인 패턴들(125a)을 일정 단위로 묶는 형상을 갖는 브릿지 패턴들(125b)을 포함한다.
상기 라인 패턴들(125a) 사이의 반도체 기판(100)에는 소자 분리용 트렌치(120)가 생성되어 있다. 상기 소자 분리용 트렌치들(120)은 라인 형상을 가지면서 연장된다. 각각의 소자 분리용 트렌치들(120)은 일정 간격으로 이격되면서 반복하여 배치된다.
상기 소자 분리용 트렌치들(120) 내부에는 소자 분리막 패턴(123)이 구비된다. 상기 필드 영역에 위치하는 소자 분리용 트렌치(120) 내부에는 소자 분리막 패턴(123)이 구비된다.
또한, 일부 영역의 상기 소자 분리용 트렌치(120)의 내부를 채우는 브릿지 패턴(125b)이 구비된다. 본 실시예에서, 상기 브릿지 패턴(125b)의 아래에는 소자 분리막 패턴이 구비되지 않는다. 상기 액티브 영역은 제1 결정 방향을 갖는 라인 패턴(125a)과 제2 결정 방향을 갖는 브릿지 패턴(125b)을 포함한다.
이하에서는, 도 8에 도시된 NAND 플래시 메모리 소자의 제조 방법을 설명한다.
도 9a 및 9b는 도 8에 도시된 NAND 플래시 메모리 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
본 실시예의 NAND 플래시 메모리 소자는 브릿지 패턴의 형성 방법을 제외하고는 실시예 1의 NAND 플래시 메모리 소자의 형성 방법과 동일하다.
먼저, 도 4a 내지 도 4f를 참조로 설명한 것과 동일한 공정을 수행하여, 도 4f에 도시된 구조를 형성한다.
도 9a를 참조하면, 상기 포토레지스트 패턴(126) 및 제1 하드 마스크 패턴(104a)을 식각 마스크를 사용하여 상기 예비 소자 분리막 패턴(122)을 식각한다. 이로써, 소자 분리 영역의 기판에 소자 분리막 패턴(123)이 형성된다.
상기 식각 공정에서, 상기 제1 하드 마스크 패턴(104a) 사이에 노출된 예비 소자 분리막 패턴(122)을 완전히 제거하여 개구부(150)가 생성되도록 한다. 따라서, 상기 개구부(150)의 측벽 및 저면에는 반도체 기판(100)이 노출된다. 상기 개구부(150)의 측벽에는 상기 라인 패턴(125a)의 측벽이 노출된다.
도 9b를 참조하면, 상기 포토레지스트 패턴(126)을 에싱 및 스트립 공정을 통해 제거한다. 다음에, 상기 제1 하드 마스크 패턴(104a)을 제거한다.
상기 제거 공정을 수행하면, 상기 액티브 영역의 라인 패턴(125a) 상에는 패드 절연막(102)이 덮혀있다. 그러므로, 상기 라인 패턴(125a)의 상부면은 외부에 노출되지 않고, 상기 개구부(150)의 측벽 및 저면에는 반도체 기판(100)이 노출된다.
계속하여, 상기 노출된 반도체 기판(100)의 표면을 시드로 이용하여 선택적 에피택셜 성장 공정을 수행한다. 상기 공정을 수행하면, 상기 노출된 양 측 라인 패턴(125a)의 양 측벽 및 개구부(150) 저면의 반도체 기판(100)으로부터 단결정 반도체가 성장하여 상기 개구부(150)를 채우는 브릿지 패턴(125b)을 형성한다. 상기 브릿지 패턴(125b)은 상기 라인 패턴들(125a) 사이를 연결시킨다.
상기 브릿지 패턴(125b)은 상기 라인 패턴(125a)과는 다른 결정 방향을 갖는다. 즉, 상기 라인 패턴(125a)은 제1 결정 방향으로 갖고, 상기 브릿지 패턴(125b)은 상기 제1 결정 방향과 다른 제2 결정 방향을 갖는다.
이 후, 도 4j 및 4k를 참조로 설명한 후속 공정들을 수행하여 도 8에 도시된 메모리 소자를 형성할 수 있다.
이하에서는, 도 8에 도시된 NAND 플래시 메모리 소자를 제조하는 다른 방법을 설명한다.
도 10a 및 10b는 도 8에 도시된 NAND 플래시 메모리 소자를 제조하는 다른 방법을 설명하기 위한 단면도들이다.
먼저, 도 4a 내지 도 4e와 도 6a 및 도 6b를 참조로 설명한 공정들을 수행하여, 도 6b에 도시된 구조를 형성한다.
도 10a를 참조하면, 상기 포토레지스트 패턴(140)을 식각 마스크를 사용하여 노출되어 있는 상기 예비 소자 분리막 패턴을 식각한다. 상기 식각 공정에서, 상기 브릿지 패턴이 형성될 부위의 예비 소자 분리막 패턴을 모두 제거하여 개구부(150)를 형성한다.
상기 식각 공정을 수행하면, 상기 필드 영역 부위에는 소자 분리막 패턴(123)이 형성되고, 상기 액티브 영역의 브릿지 패턴 부위에는 측벽 및 저면에 반도체 기판(100)이 노출되는 개구부(150)가 생성된다.
도 10b를 참조하면, 상기 포토레지스트 패턴(140)을 에싱 및 스트립 공정을 통해 제거한다.
이 후, 상기 개구부(150)의 측벽 및 저면에 노출된 반도체 기판(100)을 시드로 이용하여 선택적 에피택셜 성장 공정을 수행한다. 상기 공정을 수행하면, 상기 액티브 영역의 라인 패턴(125a)을 연결하는 브릿지 패턴(125b)이 형성된다.
상기 브릿지 패턴(125b)은 상기 라인 패턴(125a)과는 다른 결정 방향을 갖는다. 즉, 상기 라인 패턴(125a)은 제1 결정 방향으로 갖고, 상기 브릿지 패턴(125b)은 상기 제1 결정 방향과 다른 제2 결정 방향을 갖는다.
이 후, 도 4j 및 4k를 참조로 설명한 것과 동일한 공정을 수행하여 NAND 플래시 메모리 소자를 형성한다.
도 11a 내지 11h는 도 8에 도시된 NAND 플래시 메모리 소자를 제조하는 다른 방법을 설명하기 위한 단면도들이다.
먼저, 도 4a 내지 도 4e 및 도 7a를 참조로 설명한 공정을 수행한다. 상기 공정을 수행하면, 도 7a에 도시된 구조를 형성한다.
도 11a를 참조하면, 상기 제1 및 제2 게이트 구조물들과 공통 소오스 라인을 덮는 층간 절연막(132)을 형성한다.
상기 층간 절연막(132) 상에 식각 마스크 패턴(도시안됨)을 형성한다. 상기 식각 마스크 패턴은 상기 액티브 영역에서 브릿지 패턴이 형성될 부위를 노출하는 형상을 갖는다.
상기 식각 마스크 패턴을 식각 마스크로 사용하여 상기 층간 절연막(132)을 식각한다. 계속하여, 상기 층간 절연막(132) 아래에 위치하는 예비 소자 분리막 패턴을 모두 식각한다. 상기 식각 공정을 수행하면, 상기 층간 절연막(132)에 개구부(146)가 형성된다.
상기 식각 공정을 수행하면, 상기 브릿지 패턴 부위에 위치하는 예비 소자 분리막 패턴이 식각되면서, 상기 필드 영역에는 소자 분리막 패턴(123)이 형성된다. 또한, 상기 액티브 영역의 브릿지 패턴 부위에는 개구부(146)가 생성되며, 상기 개구부(146)의 측벽 및 저면에는 반도체 기판(100)이 노출된다.
도 11b를 참조하면, 상기 노출된 라인 패턴(125a)의 측벽을 시드로 이용하여 선택적 에피택셜 성장 공정을 수행한다. 상기 공정을 수행하면, 상기 노출된 양 측 라인 패턴(125a)의 측벽으로부터 단결정 반도체가 성장하여 상기 라인 패턴들(125a)을 연결하는 브릿지 패턴(125b)을 형성한다.
상기 브릿지 패턴(125b)은 상기 라인 패턴(125a)의 측벽으로부터 성장하여 형성된 것이므로, 반도체 기판(100)이 식각되어 형성된 라인 패턴(125a)과는 다른 결정 방향을 갖는다. 즉, 상기 라인 패턴(125a)은 제1 결정 방향으로 갖고, 상기 브릿지 패턴(125b)은 상기 제1 결정 방향과 다른 제2 결정 방향을 갖는다.
도 11c를 참조하면, 상기 브릿지 패턴(125b)이 형성되어 있는 상기 개구부(146) 내부에 도전막을 매립하여 공유 비트 라인 콘택(134)을 형성한다.
상기 공유 비트 라인 콘택(134)은 상기 브릿지 패턴(125b)과 접촉하게 된다.
이 후, 상기 공유 비트 라인 콘택(134) 상부면과 접촉하면서 상기 층간 절연막(132) 상에 비트 라인(도시안됨)을 형성한다.
실시예 3
도 12a는 본 발명의 실시예 3에 따른 NAND 플래시 메모리 소자의 셀 어레이를 나타낸 평면도이다. 도 12b는 도 3a의 B-B'를 따라서 각각 절단된 단면도들이다.
도 12a에 도시된 NAND 플래시 메모리 소자는 공통 소오스 라인 부위를 제외하고는 실시예 1의 NAND 플래시 메모리 소자와 동일한 구성을 갖는다.
도 12a 및 도 12b를 참조하면, 반도체 기판(100)은 필드 영역 및 액티브 영역으로 구분된다. 일 예로, 상기 반도체 기판(100)은 단결정 실리콘. 실리콘 게르마늄을 포함할 수 있다.
상기 반도체 기판(100)의 액티브 영역은 제1 방향으로 연장되는 라인 패턴들(124a)과, 상기 제1 방향과 수직한 제2 방향으로 상기 라인 패턴들(124a)의 일 단부를 일정 단위로 묶는 형상을 갖는 브릿지 패턴들(도시안됨) 및 상기 제2 방향으로 상기 라인 패턴들(124a)의 타단부를 블록 단위로 모두 묶는 공통 소오스 패턴(124c)을 포함한다.
상기 라인 패턴(124a) 및 브릿지 패턴은 상기 실시예 1에서 설명한 것과 동일한 형상 및 구조를 가질 수 있다. 또한, 상기 라인 패턴들(124a) 상에 형성되는 셀 스트링들을 이루는 트랜지스터들도 상기 실시예 1에서 설명한 것과 동일한 형상 및 구조를 갖는다.
상기 반도체 기판(100)에는 공통 소오스 라인으로 제공되는 공통 소오스 라인 영역이 구비된다. 상기 공통 소오스 라인은 상기 라인 패턴(124a) 및 상기 라인 패턴들(124a)을 연결시키는 공통 소오스 패턴들(124c)을 포함한다. 상기 라인 패턴(124a)과 공통 소오스 패턴들(124c)이 서로 연결되어 있어서, 제2 방향으로 연장되는 라인 형상을 갖는다.
상기 공통 소오스 라인 영역의 소자 분리용 트렌치(120) 내부에는 제3 소자 분리막 패턴(122c)이 구비된다. 상기 제3 소자 분리막 패턴(122c)은 상기 제1 소자 분리막 패턴보다 낮은 상부면을 갖는다.
상기 공통 소오스 패턴(124c)은 상기 제3 소자 분리막 패턴(122c) 상에 위치한다. 상기 공통 소오스 패턴(124c)은 상기 라인 패턴들(124a)의 상부 측벽과 직접 접촉하면서 상기 라인 패턴들(124a)과 연결된다. 상기 공통 소오스 패턴들(124c)은 상기 라인 패턴들(124a)의 측벽으로부터 에피택셜 성장하여 형성된 것이다.
따라서, 상기 공통 소오스 패턴(124c)은 상기 라인 패턴(124a)과는 다른 결정 방향을 갖고, 상기 브릿지 패턴과는 동일한 결정방향을 갖는다. 즉, 상기 공통 소오스 패턴(124c)은 제2 결정 방향을 갖는다.
본 실시예에서, 제1 결정 방향을 갖는 라인 패턴(124a)과 제2 결정 방향을 갖는 공통 소오스 패턴(124c)이 제2 방향으로 연결되어 공통 소오스 라인으로 제공된다.
이하에서는, 도 12a 및 도 12b에 도시된 NAND 플래시 메모리 소자를 제조하는 방법을 설명한다.
도 13a 내지 13d는 도 12a 및 도 12b에 도시된 NAND 플래시 메모리 소자를 제조하는 방법을 설명하기 위한 단면도들이다. 도 14a 및 도 14b는 도 12a 및 도 12b에 도시된 NAND 플래시 메모리 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
먼저, 도 4a 내지 도 4e를 참조로 설명한 공정을 수행한다. 상기 공정을 수행하면, 도 4e에 도시된 구조를 형성한다.
도 13a를 참조하면, 상기 제1 하드 마스크 패턴(104a)을 제거한다.
상기 제거 공정을 수행하면, 상기 액티브 영역의 라인 패턴(124a) 상에는 패드 절연막(102)이 덮혀있다. 상기 소자 분리용 트렌치(120) 내부에는 예비 소자 분리막 패턴(122)이 채워져 있다.
도 13b 및 도 14a를 참조하면, 상기 패드 절연막(102) 및 예비 소자 분리막 패턴(122) 상에 포토레지스트막을 코팅한다.
사진 공정을 수행하여, 액티브 영역에서 브릿지 패턴이 형성될 부위의 예비 소자 분리막 패턴 상부면(128a)과 상기 공통 소오스 영역(128b)이 노출되도록 포토레지스트 패턴(126a)을 형성한다.
상기 포토레지스트 패턴(126a)을 식각 마스크를 사용하여 노출되어 있는 상기 예비 소자 분리막 패턴(122) 및 패드 절연막(102)을 식각한다.
상기 식각 공정을 수행하면, 상기 브릿지 패턴이 형성될 부위 및 상기 공통 소오스 영역 부위의 예비 소자 분리막 패턴(122)이 일부 제거되면서 개구부(150)가 생성된다.
상기 예비 소자 분리막 패턴(122)을 식각하면, 상기 필드 영역 부위에는 제1 소자 분리막 패턴(도시안됨)이 형성되고, 상기 액티브 영역의 브릿지 패턴 부위에는 제2 소자 분리막 패턴(도시안됨)이 형성된다. 또한, 상기 공통 소오스 영역에는 제3 소자 분리막 패턴(122c)이 형성된다. 즉, 상기 예비 소자 분리막 패턴(122)에서 식각된 부위는 제2 및 제3 소자 분리막 패턴(122c)이 된다.
상기 제1 소자 분리막 패턴은 제1 상부면을 갖고, 상기 제2 및 제3 소자 분리막 패턴(122c)은 제1 상부면보다 낮은 제2 상부면을 갖는다.
도 13c 및 도 14b를 참조하면, 상기 포토레지스트 패턴을 에싱 및 스트립 공정을 통해 제거한다.
이 후, 상기 노출된 라인 패턴(124a)의 측벽을 시드로 이용하여 선택적 에피택셜 성장 공정을 수행한다. 상기 공정을 수행하면, 상기 노출된 양 측 라인 패턴(124a)의 측벽으로부터 단결정 반도체가 성장하여 상기 개구부의 하부를 일부 채우는 브릿지 패턴(도시안됨) 및 공통 소오스 패턴(124c)을 형성한다.
상기 브릿지 패턴 및 공통 소오스 패턴(124c)은 상기 라인 패턴(124a)의 측벽으로부터 성장하여 형성된 것이므로, 반도체 기판(100)이 식각되어 형성된 라인 패턴(124a)과는 다른 결정 방향을 갖는다. 즉, 상기 라인 패턴(124a)은 제1 결정 방향으로 갖고, 상기 브릿지 패턴 및 공통 소오스 패턴(124c)은 상기 제1 결정 방향과 다른 제2 결정 방향을 갖는다.
이 후, 셀 트랜지스터, 스트링 선택 트랜지스터들 및 그라운드 선택 트랜지스터들을 형성한다. 상기 액티브 영역에서 공통 소오스 라인이 형성되었으므로, 기판 상부에는 별도의 공통 소오스 라인을 형성하지 않아도 된다. 또한, 4k를 참조로 설명한 것과 동일한 공정을 수행하여 NAND 플래시 메모리 소자를 형성한다.
도 15는 본 발명의 일 실시예에 따른 전기전자 시스템을 보여주는 개략도이다.
도 15를 참조하면, 전기전자 시스템(200)은 제어기(202), 입/출력 장치(204), 메모리(206) 및 인터페이스(208)를 포함할 수 있다. 전기전자 시스템(200)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(202)는 프로그램을 실행하고, 전기전자 시스템(6000)을 제어하는 역할을 할 수 있다. 제어기(202)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(204)는 전기전자 시스템(200)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전기전자 시스템(200)은 입/출력 장치(204)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(204)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(206)는 제어기(202)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(202)에서 처리된 데이터를 저장할 수 있다. 메모리(206)는 본 발명의 실시예들 중 어느 하나에 따른 비휘발성 메모리를 포함할 수 있다. 인터페이스(208)는 상기 전기전자 시스템(200)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(202), 입/출력 장치(204), 메모리(206) 및 인터페이스(208)는 버스(210)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 전기전자 시스템(200)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk, SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
상기 설명한 것과 같이, 본 발명에 의하면 공유 비트라인을 가지면서 고집적화된 NAND 플래시 메모리 소자를 제공할 수 있다. 상기 NAND 플래시 메모리 소자는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances) 등에 이용될 수 있다.
100 : 반도체 기판 102 : 패드 절연막
104a : 제1 하드 마스크 패턴 106 : 제1 절연막
108a : 제2 하드 마스크 패턴 110a : 제1 임시 마스크 패턴
112 : 제2 임시 마스크 패턴 114 : 제1 스페이서
116 : 제2 스페이서 120 : 소자 분리용 트렌치
122 : 예비 소자 분리막 패턴 122a : 제1 소자 분리막 패턴
122b : 제2 소자 분리막 패턴 122c : 제3 소자 분리막 패턴
124a : 라인 패턴 124b : 브릿지 패턴
124c : 공통 소오스 패턴 132 : 층간 절연막
134 : 공유 비트 라인 콘택

Claims (10)

  1. 반도체 기판에서, 제1 방향으로 연장되는 라인 형상의 소자 분리용 트렌치에 의해 상대적으로 돌출된 형상을 갖고, 상기 반도체 기판과 동일하게 제1 결정 방향을 갖는 라인 패턴;
    적어도 2개의 이웃하는 상기 라인 패턴들의 상부 측벽을 연결하고, 상기 제1 결정 방향과 다른 제2 결정 방향을 갖는 반도체 물질을 포함하는 브릿지 패턴;
    상기 소자 분리용 트렌치에서 필드 영역의 내부에 구비되는 제1 소자 분리막 패턴;
    상기 브릿지 패턴 하부의 소자 분리용 트렌치 내에 구비되고 상기 제1 소자 분리막 패턴보다 낮은 상부면을 갖고 상기 브릿지 패턴을 지지하는 제2 소자 분리막 패턴; 및
    상기 라인 패턴 상에 구비되는 메모리 셀들을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 삭제
  3. 제1항에 있어서, 상기 브릿지 패턴은 액티브 영역에 해당되는 소자 분리용 트렌치 내부에 채워진 형상을 갖는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 반도체 기판을 덮는 층간 절연막; 및
    상기 층간 절연막을 관통하여 상기 브릿지 패턴과 접촉되는 콘택 플러그가 구비되는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서, 상기 브릿지 패턴 및 콘택 플러그는 상기 라인 패턴의 연장 방향과 수직한 방향으로 지그재그 또는 사선 방향으로 배치되는 것을 특징으로 하는 반도체 메모리 소자.
  6. 반도체 기판의 일부를 식각하여 제1 방향으로 연장되는 라인 형상의 소자 분리용 트렌치 및 제1 결정 방향을 갖는 라인 패턴을 형성하는 단계;
    상기 소자 분리용 트렌치 내부에 예비 소자 분리막 패턴을 형성하는 단계;
    상기 예비 소자 분리막 패턴의 일부 영역을 식각하여, 적어도 상기 라인 패턴의 상부 측벽이 노출되는 개구부를 포함하는 소자 분리막 패턴을 형성하는 단계;
    상기 라인 패턴의 노출된 측벽으로부터 에피택셜 성장 공정을 수행하여 상기 제1 결정 방향과 다른 제2 결정 방향을 갖는 반도체 물질로 이루어지는 브릿지 패턴을 형성하는 단계; 및
    상기 라인 패턴 상에 메모리 셀들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  7. 제6항에 있어서, 상기 예비 소자 분리막 패턴을 식각하는 공정에서, 상기 개구부 저면에 예비 소자 분리막 패턴이 남아있도록 하여 상기 반도체 기판의 필드 영역에 제1 소자 분리막 패턴과 상기 브릿지 패턴의 하부에 제2 소자 분리막 패턴을 각각 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  8. 제6항에 있어서, 상기 예비 소자 분리막 패턴을 식각하는 공정에서, 상기 개구부의 측벽 및 저면에 반도체 기판이 노출되도록 하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  9. 제6항에 있어서, 상기 소자 분리용 트렌치를 형성하기 위한 식각 마스크로 사용되고, 상기 라인 패턴 상부면 부위를 덮는 패드 절연막 패턴 및 하드 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  10. 제9항에 있어서, 상기 브릿지 패턴을 형성하기 이 전에, 상기 라인 패턴의 상부면에는 상기 패드 절연막 패턴이 남아있도록 하면서 상기 하드 마스크 패턴을 제거하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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