KR100798816B1 - 낸드형 비휘발성 기억 소자 및 그 형성 방법 - Google Patents

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Abstract

낸드형 비휘발성 기억 소자 및 그 형성 방법을 제공한다. 이 방법에 따르면, 반도체 기판 상에 복수의 셀층들을 적층시킨다. 적층된 셀에 포함된 반도체 패턴을 형성하기 위한 시드 콘택홀들을 등간격으로 형성한다. 이때, 인접한 한쌍의 시드 콘택홀 사이의 중앙에 비트라인 플러그 또는 소스 라인 패턴이 배치되도록, 시드 콘택홀들을 배열한다.

Description

낸드형 비휘발성 기억 소자 및 그 형성 방법{NAND-TYPE NON VOLATILE MEMORY DEVCIE AND METHOD OF THE SAME}
도 1은 본 발명의 일 실시예에 따른 낸드형 비휘발성 기억 소자를 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 낸드형 비휘발성 기억 소자의 변형예를 나타내는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 낸드형 비휘발성 기억 소자를 나타내는 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 낸드형 비휘발성 기억 소자의 변형예를 나타내는 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 낸드형 비휘발성 기억 소자를 나타내는 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 낸드형 비휘발성 기억 소자의 변형예를 나타내는 단면도이다.
도 7 내지 도 11은 본 발명의 실시예들에 따른 낸드형 비휘발성 기억 소자의 형성 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 낸드형 비휘발성 기억 소자 및 그 형성 방법에 관한 것이다.
비휘발성 기억 소자는 전원 공급이 중단될지라도 저장된 데이터를 그대로 유지하는 특성을 갖는다. 비휘발성 기억 소자로서 대표적인 것은 전기적으로 데이터를 기입 및 소거가 가능한 플래쉬 기억 소자(flash memory device)라 할 수 있다. 상기 플래쉬 기억 소자는 노어형 플래쉬 기억 소자(NOR type flash memory devcie) 및 낸드형 플래쉬 기억 소자으로 구분될 수 있다. 상기 노어형 플래쉬 기억 소자는 고속 랜덤 억세스(high speed random access)가 가능하여 고속 동작이 요구되는 장치에 널리 사용되고 있다. 상기 낸드형 플래쉬 기억 소자는 프로그램 및 소거속도가 우수하고 고집적화가 용이하여 대용량의 저장장치로 널리 사용되고 있다.
반도체 소자의 고집적화 경향에 따라, 상기 낸드형 비휘발성 기억 소자의 단위 셀들의 평면적을 감소시키는 것이 한계에 다다르고 있다. 예컨대, 단위 셀에 포함된 게이트의 선폭을 정의하는 포토리소그라피 공정이 한계에 다다르고 있으며, 또한, 게이트 선폭의 감소에 따른 단위 셀의 특성 확보가 한계에 다다르고 있다. 이에 반하여, 반도체 산업이 고도로 발달함에 따라, 보다 고용량의 낸드형 플래쉬 기억 소자가 요구되고 있다. 최근에는 테라(T, tera) 비트(bits)를 저장할 수 있는 낸드형 플래쉬 기억 소자가 요구되고 있다. 이에 따라, 낸드형 플래쉬 기억 소자를 더욱 고집적화시킬 수 있는 방안들에 대해 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화에 최적화된 낸드형 비휘발성 기억 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 원활한 동작전류의 소통으로 우수한 특성을 가짐과 더불어 고도로 집적화된 낸드형 비휘발성 기억 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 낸드형 비휘발성 기억 소자를 제공한다. 이 소자는 반도체 기판에 정의되고 일방향으로 연장된 활성영역에 교번으로 배치된 제1 공통 드레인들 및 제1 공통 소스들; 상기 기판 전면을 덮는 제1 절연막 상에 배치되되, 상기 일방향으로 연장되고 상기 활성영역 상부에 위치한 반도체 패턴; 상기 일방향을 따라 상기 반도체 패턴에 교번으로 배치된 제2 공통 드레인들 및 제2 공통 소스들; 상기 기판 전면을 덮는 제2 절연막; 상기 제2 절연막, 반도체 패턴 및 제1 절연막을 연속적으로 관통하여 적층된 상기 제1 및 제2 공통 소스들과 접속하는 소스 라인 패턴; 상기 제2 절연막, 반도체 패턴 및 상기 제1 절연막을 연속적으로 관통하여 적층된 상기 제1 및 제2 공통 드레인들과 접속된 비트라인 플러그; 및 상기 제1 절연막내에 형성되어 상기 활성영역 및 반도체 패턴과 접촉하고, 상기 일방향을 따라 등간격으로 배열된 시드 콘택 구조체들(seed contact structures)를 포함한다. 인접한 한쌍의 상기 시드 콘택 구조체간의 중앙에는 상기 비트라인 플러그 또는 상기 소스 라인 패턴이 배치된다.
일 실시예에 따르면, 상기 시드 콘택 구조체들은 상기 비트라인 플러그들 중에서 선택된 비트라인 플러그들의 아랫부분들을 각각 둘러싸는 형태일 수 있다. 이 경우에, 상기 선택된 비트라인 플러그들은 모든 상기 비트라인 플러그들일 수 있다. 이와는 달리, 인접한 한쌍의 상기 선택된 비트라인 플러그 사이들에는 적어도 하나의 비선택된 비트라인 플러그가 배치될 수 있다.
일 실시예에 따르면, 상기 시드 콘택 구조체들은 각각 상기 소스 라인 패턴들 중에서 선택된 소스 라인 패턴들의 아랫부분들과 각각 접촉할 수 있다. 이 경우에, 상기 선택된 소스 라인 패턴들은 모든 상기 소스 라인 패턴들일 수 있다. 이와는 다르게, 인접한 한쌍의 상기 선택된 소스 라인 패턴 사이에는 적어도 하나의 비선택된 소스 라인 패턴이 배치될 수 있다.
일 실시예에 따르면, 상기 시드 콘택 구조체들은 인접한 상기 제1 공통 드레인 및 제1 공통 소스 사이의 상기 활성영역으로 정의된 스트링 활성영역들 중에서 선택된 스트링 활성영역들의 중앙부들에 각각 배치될 수 있다. 이 경우에, 상기 시드 콘택 구조체는 필라형태(pillar-shaped)일 수 있다. 상기 선택된 스트링 활성영역들은 모든 상기 스트링 활성영역들일 수 있다. 이와는 다르게, 인접한 한쌍의 상기 선택된 스트링 활성영역 사이에는 짝수개의 비선택된 스트링 활성영역들이 배치될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 반도체 기판 전면을 덮는 캐핑 절연막을 더 포함할 수 있다. 이 경우에, 상기 소오스 라인 패턴의 상부면은 상기 캐핑 절연막에 의해 덮혀지고, 상기 비트라인 플러그는 위로 연장되어 상기 캐핑 절연막 을 관통한다.
일 실시예에 따르면, 상기 소자는 상기 제2 절연막 상에 배치된 단일층 또는 복수층의 다른 셀층을 더 포함할 수 있다. 이 경웨, 상기 다른 셀층은 상기 제2 절연막 상에 배치되며 상기 일방향으로 연장되어 상기 반도체 패턴 상부에 위치한 제2 반도체 패턴; 상기 일방향을 따라 상기 상부 반도체 패턴에 교번으로 배치된 제3 공통 드레인들 및 제3 공통 소스들; 인접한 상기 제3 공통 드레인 및 제3 공통 소스 사이의 상기 제2 반도체 패턴에 형성된 제3 셀 스트링; 및 상기 반도체 기판 전면을 덮는 제3 절연막을 포함할 수 있다. 이 경우에, 상기 비트라인 플러그는 상기 제3 절연막, 제2 반도체 패턴, 제2 절연막, 반도체 패턴 및 제1 절연막을 연속적으로 관통하여 차례로 적층된 상기 제1 공통 드레인, 제2 공통 드레인 및 제3 공통 드레인과 접속한다. 또한, 상기 소스 라인 패턴은 상기 제3 절연막, 제2 반도에 패턴, 제2 절연막, 반도체 패턴 및 제1 절연막을 연속적으로 관통하여 차례로 적층된 상기 제1 공통 소스, 제2 공통 소스 및 제3 공통 드레인과 접속한다. 이 경우에, 상기 소자는 상기 제2 절연막내에 배치되고, 상기 시드 콘택 구조체 상의 상기 반도체 패턴과 접촉된 제2 시드 콘택 구조체를 더 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 낸드형 비휘발성 기억 소자의 형성 방법을 제공한다. 이 방법은 반도체 기판에 정의되고 일방향으로 연장된 활성영역에 교번으로 배치된 제1 공통 드레인들 및 제1 공통 소스들을 형성하는 단계; 상기 기판 전면을 덮는 제1 절연막을 형성하는 단계; 상기 제1 절연막을 패터닝하여 상기 일방향을 따라 등간격으로 배열되고, 활성영역을 노출시키는 시드 콘택홀들을 형성하는 단계; 상기 시드 콘택홀을 채우는 시드 콘택 구조체 및 상기 제1 절연막 상에 배치되며 상기 시드 콘택 구조체와 접촉하는 반도체막을 형성하는 단계; 상기 반도체막을 패터닝하여 상기 일방향으로 연장되며 상기 활성영역 상부에 배치된 반도체 패턴을 형성하는 단계; 상기 반도체 패턴에 상기 일방향을 따라 교번으로 배열된 제2 공통 드레인들 및 제2 공통 소스들을 형성하는 단계; 및 상기 기판 전면을 덮는 제2 절연막을 형성하는 단계를 포함한다. 상기 반도체막의 결정경계면은 인접한 한쌍의 상기 시드 콘택 구조체간의 중앙에 위치하고, 상기 결정경계면은 상기 제1 공통 드레인 또는 상기 제2 공통 소스 상부에 위치한다.
일 실시예에 따르면, 상기 방법은 상기 제2 절연막, 반도체 패턴 및 제1 절연막을 연속적으로 관통하여 적층된 상기 제1 공통 소스 및 제2 공통 소스와 접속하는 소스 라인 패턴을 형성하는 단계; 상기 소스 라인 패턴의 상부면을 포함한 반도체 기판 전면을 덮는 캐핑 절연막을 형성하는 단계; 및 상기 캐핑 절연막, 제2 절연막, 반도체 패턴 및 제1 절연막을 연속적으로 관통하여 적층된 상기 제1 공통 드레인 및 제2 공통 드레인과 접속하는 비트라인 플러그를 형성하는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 상기 시드 콘택홀들은 상기 제1 공통 드레인들 중에서 선택된 제1 공통 드레인들을 각각 노출시킬 수 있다.
일 실시예에 따르면, 상기 시드 콘택홀들은 상기 제1 공통 소스들 중에서 선택된 제1 공통 소스들을 각각 노출시킬 수 있다.
일 실시예에 따르면, 상기 시드 콘택홀들은 인접한 상기 제1 공통 드레인 및 제1 공통 소스 사이의 상기 활성영역으로 정의된 스트링 활성영역들 중에서 선택된 스트링 활성영역들의 중앙부들을 각각 노출시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 낸드형 비휘발성 기억 소자를 나타내는 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 복수층의 셀층들이 적층된다. 즉, 상기 반도체 기판(10) 상에는 2층 이상의 셀층들이 적층될 수 있다. 본 실시예에서는, 상기 반도체 기판(10) 상에 3층, 즉, 제1 셀층, 제2 셀층 및 제3 셀층이 차례로 적층된 형태에 대해 설명한다.
먼저, 상기 제1 셀층에 대해 구체적으로 설명한다. 상기 제1 셀층은 상기 반도체 기판(10)에 정의된 활성영역을 포함한다. 상기 활성영역은 일방향을 따라 연 장된다. 상기 활성영역은 평면상 라인 형태이다. 제1 공통 드레인들(35, first common drains) 및 제1 공통 소스들(40, first common sources)이 상기 일방향을 따라 상기 활성영역에 교번으로 형성된다. 상기 제1 공통 드레인들(35) 및 제1 공통 소스들(40)은 등간격으로 배열되는 것이 바람직하다. 즉, 인접한 상기 제1 공통 드레인(35) 및 제1 공통 소스(40)간의 거리는 일정한 것이 바람직하다. 상기 제1 공통 드레인(35) 및 제1 공통 소스(40)는 상기 활성영역에 형성된 도펀트 도핑 영역(dopant doping region)이다.
인접한 상기 제1 공통 드레인(35) 및 제1 공통 소스(40) 사이의 활성영역을 스트링 활성영역(string active region)이라 정의한다. 하나의 상기 활성영역은 상기 일방향을 따라 배열된 복수의 상기 스트링 활성영역을 포함한다. 상기 스트링 활성영역에 제1 셀 스트링(30, first cell string)이 형성된다. 상기 제1 셀 스트링(30)은 직렬로 연결된 복수의 제1 셀 트랜지스터(26)와, 상기 복수의 셀 트랜지스터(26)의 양단에 각각 연결된 제1 스트링 선택 트랜지스터(22) 및 제1 접지 선택 트랜지스터(24)를 포함한다. 상기 제1 공통 드레인(35) 양측에 각각 인접한 제1 셀 스트링들(30)은 상기 제1 공통 드레인(35)을 기준으로 서로 대칭적인 구조이다. 또한, 상기 제1 공통 소스(40) 양측에 각각 인접한 상기 제1 셀 스트링들(30)은 상기 제1 공통 소스(40)를 기준으로 서로 대칭적인 구조이다.
상기 제1 셀 트랜지스터(26)는 상기 활성영역을 가로지르는 제1 셀 게이트 라인 및 상기 제1 셀 게이트 라인 양측의 상기 스트링 활성영역에 형성된 제1 셀 소스/드레인 영역을 포함한다. 상기 제1 셀 게이트 라인은 제1 터널 절연막, 제1 플로팅 게이트, 제1 블로킹 절연 패턴 및 제1 제어 게이트 전극을 포함한다. 상기 제1 제어 게이트 전극은 상기 스트링 활성영역을 가로지르고, 상기 제1 플로팅 게이트는 상기 제1 제어 게이트 전극과 상기 스트링 활성영역 사이에 개재된다. 상기 제1 터널 절연막은 상기 제1 플로팅 게이트와 상기 스트링 활성영역 사이에 개재되고, 상기 제1 블로킹 절연 패턴은 상기 제1 제어 게이트 전극과 상기 제1 플로팅 게이트 사이에 개재된다. 상기 제1 터널 절연막은 열산화막으로 형성될 수 있다. 상기 제1 플로팅 게이트는 실리콘으로 형성될 수 있다. 상기 제1 블로킹 절연 패턴은 ONO(oxide-nitride-oxide)막, 상기 제1 터널 절연막에 비하여 두꺼운 산화막, 또는 상기 제1 터널 절연막에 비하여 높은 유전상수를 갖는 고유전막(ex, 하프늄산화막 또는 알루미늄산화막등의 절연성 금속산화막)등으로 형성할 수 있다. 상기 제1 제어 게이트 전극은 도전물질로 형성된다.
상기 제1 스트링 선택 트랜지스터(22)는 상기 스트링 활성영역을 가로지르는 제1 스트링 선택 게이트 라인을 포함한다. 상기 제1 공통 드레인(35)은 상기 제1 스트링 선택 트랜지스터(22)의 드레인에 해당하고, 상기 제1 스트링 선택 게이트 라인에 인접한 상기 제1 셀 소스/드레인 영역은 상기 제1 스트링 선택 트랜지스터(22)의 소스에 해당한다. 상기 제1 스트링 선택 게이트 라인은 차례로 적층된 제1 스트링 게이트 절연막 및 제1 스트링 게이트 전극을 포함한다. 상기 제1 접지 선택 트랜지스터(24)는 상기 스트링 활성영역을 가로지르는 제1 접지 선택 게이트 라인을 포함한다. 상기 제1 공통 소스(40)는 상기 제1 접지 선택 트랜지스터(24)의 소스에 해당하고, 상기 제1 접지 선택 게이트 라인에 인접한 상기 제1 셀 소스/드 레인 영역은 상기 제1 접지 선택 트랜지스터(24)의 드레인에 해당한다. 상기 제1 접지 선택 게이트 라인은 차례로 적층된 제1 접지 선택 게이트 절연막 및 제1 접지 선택 게이트 전극을 포함한다.
제1 절연막(43)이 상기 반도체 기판(10) 전면을 덮는다. 상기 제1 절연막(43)은 산화막으로 형성할 수 있다. 물론, 상기 제1 절연막(43)은 산화막 이외의 절연 물질을 포함할 수 있다. 상기 제1 셀층은 상술한 제1 공통 드레인(35), 제1 공통 소스(40), 제1 셀 스트링(30) 및 제1 절연막(43)을 포함한다.
다음으로, 상기 제1 셀층 상에 배치된 제2 셀층을 구체적으로 설명한다. 상기 제2 셀층은 상기 제1 절연막(43) 상에 배치된 제1 반도체 패턴(50)을 포함한다. 상기 제1 반도체 패턴(50)은 상기 일방향을 따라 연장된다. 상기 제1 반도체 패턴(50)은 상기 활성영역 상부에 중첩되는 것이 바람직하다. 제2 공통 드레인들(65) 및 제2 공통 소스들(70)이 상기 일방향을 따라 상기 제1 반도체 패턴(50)에 교번으로 형성된다. 상기 제2 공통 드레인들(65) 및 제2 공통 소스들(70)은 등간격으로 배열되는 것이 바람직하다. 상기 제2 공통 드레인들(65)은 각각 상기 제1 공통 드레인들(35) 상부에 중첩된다. 이와 마찬가지로, 상기 제2 공통 소스들(70)은 각각 상기 제1 공통 소스들(40) 상부에 중첩된다. 인접한 상기 제2 공통 드레인(65) 및 제2 공통 소스(70) 사이의 상기 제1 반도체 패턴(50)은 단결정의 실리콘으로 이루어지는 것이 바람직하다. 상기 제2 공통 드레인(65) 및 제2 공통 소스(70)는 상기 제1 반도체 패턴(50)에 형성된 도펀트 도핑 영역이다.
인접한 상기 제2 공통 드레인(65) 및 제2 공통 소스(70) 사이의 제1 반도체 패턴(50)에 제2 셀 스트링(60)이 형성된다. 상기 제2 셀 스트링(60)은 직렬로 연결된 복수의 제2 셀 트랜지스터(56)와, 상기 복수의 제2 셀 트랜지스터(56)의 양단에 각각 연결된 제2 스트링 선택 트랜지스터(52) 및 제2 접지 선택 트랜지스터(54)를 포함한다. 상기 제2 공통 드레인(65) 양측에 각각 인접한 제2 셀 스트링들(60)은 상기 제2 공통 드레인(65)을 기준으로 서로 대칭적인 구조이다. 이와 유사하게, 상기 제2 공통 소스(70) 양측에 각각 인접한 상기 제2 셀 스트링들(60)은 상기 제2 공통 소스(70)를 기준으로 서로 대칭적인 구조이다.
상기 제2 셀 트랜지스터(56)은 상기 제1 반도체 패턴(50)을 가로지르는 제2 셀 게이트 라인 및 상기 제2 셀 게이트 라인 양측의 상기 제1 반도체 패턴(50)에 형성된 제2 셀 소스/드레인 영역을 포함한다. 상기 제2 셀 게이트 라인은 상기 제1 반도체 패턴(50)을 가로지르는 제2 제어 게이트 전극 및 상기 제2 제어 게이트 전극과 상기 제1 반도체 패턴(50) 사이에 개재된 제2 플로팅 게이트를 포함한다. 이에 더하여, 상기 제2 셀 게이트 라인은 상기 제2 플로팅 게이트와 상기 제1 반도체 패턴(50) 사이에 개재된 제2 터널 절연막 및 상기 제2 플로팅 게이트와 상기 제2 제어 게이트 전극 사이에 개재된 제2 블로킹 절연 패턴을 더 포함한다. 상기 제2 터널 절연막, 제2 플로팅 게이트, 제2 블로킹 절연 패턴 및 제2 제어 게이트 전극은 각각 상기 제1 터널 절연막, 제1 플로팅 게이트, 제1 블로킹 절연 패턴 및 제1 제어 게이트 전극과 동일한 물질로 형성될 수 있다.
상기 제2 스트링 선택 트랜지스터(52)는 상기 제1 반도체 패턴(50)을 가로지르는 제2 스트링 선택 게이트 라인을 포함한다. 상기 제2 공통 드레인(65)은 상기 제2 스트링 선택 트랜지스터(52)의 드레인에 해당하고, 상기 제2 스트링 선택 게이트 라인에 인접한 상기 제2 셀 소스/드레인 영역은 상기 제2 스트링 선택 트랜지스터(52)의 소스에 해당한다. 상기 제2 스트링 선택 게이트 라인은 차례로 적층된 제2 스트링 게이트 절연막 및 제2 스트링 게이트 전극을 포함한다. 상기 제2 접지 선택 트랜지스터(54)는 상기 제1 반도체 패턴(50)을 가로지르는 제2 접지 선택 게이트 라인을 포함한다. 상기 제2 공통 소스(70)는 상기 제2 접지 선택 트랜지스터(54)의 소스에 해당하고, 상기 제2 접지 선택 게이트 라인에 인접한 상기 제2 셀 소스/드레인 영역은 상기 제2 접지 선택 트랜지스터(54)의 드레인에 해당한다. 상기 제2 접지 선택 게이트 라인은 차례로 적층된 제2 접지 선택 게이트 절연막 및 제2 접지 선택 게이트 전극을 포함한다.
제2 절연막(73)이 상기 제1 반도체 패턴(50), 제2 공통 드레인 및 소스(65,70) 및 제2 셀 스트링들(60)을 덮는다. 상기 제2 절연막(73)은 산화막 또는 산화막 이외의 다른 절연 물질로 형성될 수 있다. 상기 제2 셀층은 상술한 제1 반도체 패턴(50), 제2 공통 드레인 및 소스(65,70), 제2 셀 스트링들(60) 및 제2 절연막(73)을 포함한다.
다음으로, 상기 제2 셀층 상에 배치된 제3 셀층을 구체적으로 설명한다. 상기 제3 셀층은 상기 제2 절연막(73) 상에 배치된 제2 반도체 패턴(80)을 포함한다. 상기 제2 반도체 패턴(70)은 상기 일방향을 따라 연장된다. 상기 제2 반도체 패턴(80)은 상기 활성영역 및 제1 반도체 패턴(50) 상부에 중첩되는 것이 바람직하다. 제3 공통 드레인들(95) 및 제3 공통 소스들(100)이 상기 일방향을 따라 상기 제2 반도체 패턴(80)에 교번으로 형성된다. 상기 제3 공통 드레인들(95) 및 제3 공통 소스들(100)은 등간격으로 배열되는 것이 바람직하다. 즉, 인접한 상기 제3 공통 드레인(95) 및 제3 공통 소스(100)간의 거리는 일정한 것이 바람직하다. 상기 제3 공통 드레인들(95)은 상기 제2 공통 드레인들(65) 상부에 각각 중첩되고, 상기 제3 공통 소스들(100)은 상기 제2 공통 소스들(70) 상부에 각각 중첩된다. 이에 따라, 상기 제1 공통 드레인(35), 제2 공통 드레인(65) 및 제3 공통 드레인(95)이 차례로 적층되고, 상기 제1 공통 소스(40), 제2 공통 소스(70) 및 제3 공통 소스(100)가 차례로 적층된다. 인접한 상기 제3 공통 드레인(95) 및 제3 공통 소스(100) 사이의 상기 제2 반도체 패턴(80)은 단결정 상태의 실리콘으로 이루어지는 것이 바람직하다. 상기 제1, 제2 및 제3 공통 드레인들(35,65,70) 및 제1, 제2 및 제3 공통 소스들(40,70,100)은 서로 동일한 타입의 도펀트들로 도핑되는 것이 바람직하다.
인접한 상기 제3 공통 드레인(95) 및 제3 공통 소스(100) 사이의 제2 반도체 패턴(80)에 제3 셀 스트링(90)이 형성된다. 상기 제3 셀 스트링(90)은 직렬로 연결된 복수의 제3 셀 트랜지스터(86)와, 상기 복수의 제3 셀 트랜지스터(86)의 양단에 각각 연결된 제3 스트링 선택 트랜지스터(82) 및 제3 접지 선택 트랜지스터(84)를 포함한다. 상기 제3 공통 드레인(95) 양측에 각각 인접한 제3 셀 스트링들(90)은 상기 제3 공통 드레인(95)을 기준으로 서로 대칭적인 구조이다. 또한, 상기 제3 공통 소스(100) 양측에 각각 인접한 상기 제3 셀 스트링들(90)은 상기 제3 공통 소스(100)를 기준으로 서로 대칭적인 구조이다.
상기 제3 스트링 선택 트랜지스터(82), 제3 셀 트랜지스터(86) 및 제3 접지 선택 트랜지스터(84)는 각각 상기 제2 스트링 선택 트랜지스터(52), 제2 셀 트랜지스터(56) 및 제2 접지 선택 트랜지스터(54)와 동일한 형태일 수 있다. 구체적으로, 상기 제3 셀 트랜지스터(86)은 상기 제2 반도체 패턴(80)을 가로지르는 제3 셀 게이트 라인 및 상기 제3 셀 게이트 라인 양측의 상기 제2 반도체 패턴(80)에 형성된 제3 셀 소스/드레인 영역을 포함한다. 상기 제3 셀 게이트 라인은 상기 제2 반도체 패턴(80)을 가로지르는 제3 제어 게이트 전극 및 상기 제3 제어 게이트 전극과 상기 제2 반도체 패턴(80) 사이에 개재된 제3 플로팅 게이트를 포함한다. 또한, 상기 제3 셀 게이트 라인은 상기 제3 플로팅 게이트와 상기 제2 반도체 패턴(80) 사이에 개재된 제3 터널 절연막 및 상기 제3 플로팅 게이트와 상기 제3 제어 게이트 전극 사이에 개재된 제3 블로킹 절연 패턴을 더 포함한다. 상기 제3 터널 절연막, 제3 플로팅 게이트, 제3 블로킹 절연 패턴 및 제3 제어 게이트 전극은 각각 상기 제2 터널 절연막, 제2 플로팅 게이트, 제2 블로킹 절연 패턴 및 제2 제어 게이트 전극과 동일한 물질로 형성될 수 있다.
상기 제3 스트링 선택 트랜지스터(82)는 상기 제2 반도체 패턴(80)을 가로지르는 제3 스트링 선택 게이트 라인을 포함한다. 상기 제3 공통 드레인(95)은 상기 제3 스트링 선택 트랜지스터(82)의 드레인에 해당하고, 상기 제3 스트링 선택 게이트 라인에 인접한 상기 제3 셀 소스/드레인 영역은 상기 제3 스트링 선택 트랜지스터(82)의 소스에 해당한다. 상기 제3 스트링 선택 게이트 라인은 차례로 적층된 제3 스트링 게이트 절연막 및 제3 스트링 게이트 전극을 포함한다. 상기 제3 접지 선 택 트랜지스터(84)는 상기 제2 반도체 패턴(80)을 가로지르는 제3 접지 선택 게이트 라인을 포함한다. 상기 제3 공통 소스(100)는 상기 제3 접지 선택 트랜지스터(84)의 소스에 해당하고, 상기 제3 접지 선택 게이트 라인에 인접한 상기 제3 셀 소스/드레인 영역은 상기 제3 접지 선택 트랜지스터(84)의 드레인에 해당한다. 상기 제3 접지 선택 게이트 라인은 차례로 적층된 제3 접지 선택 게이트 절연막 및 제3 접지 선택 게이트 전극을 포함한다.
제3 절연막(105)이 상기 제2 반도체 패턴(80), 제3 공통 드레인 및 소스(95,100) 및 제3 셀 스트링들(90)을 덮는다. 상기 제3 절연막(105)은 산화막 또는 산화막 이외의 다른 절연 물질로 형성될 수 있다. 상기 제3 셀층은 상술한 제2 반도체 패턴(80), 제3 공통 드레인 및 소스(95,100), 제3 셀 스트링들(90) 및 제3 절연막(105)을 포함한다.
소스 라인 패턴(120, source line pattern)이 소스 그루브(110, source groove)를 채운다. 상기 소스 그루브(110)는 상기 제3 절연막(105), 제2 반도체 패턴(80), 제2 절연막(73), 제1 반도체 패턴(50) 및 제1 절연막(43)을 관통한다. 이때, 상기 소스 그루브(110)는 적층된 상기 제1 공통 소스(40)의 상부면, 상기 제2 공통 소스(70)의 측면 및 상기 제3 공통 소스(100)의 측면을 노출시킨다. 이에 따라, 상기 소스 라인 패턴(120)은 적층된 상기 제1, 제2 및 제3 공통 소스들(40,70,100)과 접촉한다. 상기 소스 라인 패턴(120)은 도전 물질로 형성된다. 이에 따라, 상기 소스 라인 패턴(120)은 상기 제1, 제2 및 제3 공통 소스들(40,70,100)과 전기적으로 접속된다. 상기 소스 그루브(110)은 상기 활성영역, 제1 반도체 패턴(50) 및 제2 반도체 패턴(80)을 가로지른다. 따라서, 상기 제1 및 제2 반도체 패턴들(50,80)은 상기 소스 라인 패턴(120)에 의하여 분리된다. 상기 소스 라인 패턴(120)의 상부면은 상기 제3 절연막(105)의 상부면과 공면(coplanar)을 이룬다.
캐핑 절연막(125)이 상기 소스 라인 패턴(120)의 상부면을 포함한 반도체 기판(10) 전면을 덮는다. 상기 캐핑 절연막(125)은 산화막 또는 다른 절연 물질로 형성될 수 있다.
비트라인 플러그(135, bitline plug)가 비트라인 콘택홀(130)을 채운다. 상기 비트라인 콘택홀(130)은 상기 캐핑 절연막(125), 제3 절연막(105), 제2 반도체 패턴(80), 제2 절연막(73), 제1 반도체 패턴(50) 및 제1 절연막(43)을 연속적으로 관통한다. 상기 비트라인 콘택홀(130)은 적층된 상기 제1 공통 드레인(35)의 상부면, 제2 공통 드레인(65)의 측면 및 제3 공통 드레인(95)의 측면을 노출시킨다. 따라서, 상기 비트라인 플러그(135)는 적층된 제1, 제2 및 제3 공통 드레인들(35,65,95)와 접촉한다. 상기 비트라인 플러그(135)도 도전 물질로 형성된다. 상기 캐핑 절연막(125) 상에 비트라인(140)이 배치된다. 상기 비트라인(140)은 상기 비트라인 플러그(135)의 상부면과 접속하고, 상기 활성영역 및 반도체 패턴들(50,80)과 평행하다. 상기 비트라인(140)은 상기 활성영역 및 반도체 패턴들(50,80)과 중첩될 수 있다.
상기 제1 절연막(43)내에 제1 시드 콘택 구조체들(47, first seed contact structures)이 배치된다. 이때, 상기 제1 시드 콘택 구조체들(47)은 등간격으로 배 열되는 것이 바람직하다. 이때, 도 1에 도시된 바와 같이, 인접한 한쌍의 제1 시드 콘택 구조체(47)사이의 중앙에 상기 소스 라인 패턴(120) 및 제1 공통 소스(40)가 배치될 수 있다. 즉, 상기 소스 라인 패턴(120)과 상기 인접한 한쌍의 제1 시드 콘택 구조체(47) 중의 하나간의 거리는 상기 소스 라인 패턴(120)과 상기 인접한 한쌍의 제1 시드 콘택 구조체(47) 중의 다른 하나간의 거리와 동일한 것이 바람직하다.
상기 제1 시드 콘택 구조체(47)는 상기 제1 절연막(43)을 관통하는 제1 시드 콘택홀(45)내에 배치된다. 상기 제1 시드 콘택 구조체(47)는 상기 비트라인 플러그(135)의 아랫부분을 둘러싸는 형태인 것이 바람직하다. 즉, 상기 제1 시드 콘택 구조체(47)는 관형태이다. 특히, 상기 제1 시드 콘택 구조체(47)는 원통형태일 수 있다. 도 1에 도시된 바와 같이, 모든 상기 비트라인 플러그들(135)의 아랫부분들의 각각에 상기 제1 시드 콘택 구조체(47)가 배치될 수 있다. 상기 제1 시드 콘택 구조체(47)는 상기 비트라인 플러그(135)의 아랫부분과 접촉한다. 상기 제1 시드 콘택 구조체(47)는 상기 활성영역 및 상기 제1 반도체 패턴(50)과 접촉한다. 특히, 상기 제1 시드 콘택 구조체(47)는 상기 제1 공통 드레인(35)과 접촉한다. 상기 제1 시드 콘택 구조체(47)는 단결정의 실리콘으로 이루어지는 것이 바람직하다.
상기 제1 반도체 패턴(50)은 상기 제1 시드 콘택 구조체들(47)의 각각을 시드(seed)로 하여 형성된 단결정 부분들로 이루어진다. 상기 단결정 부분들은 실리콘으로 형성되는 것이 바람직하다. 이때, 상술한 바와 같이, 상기 인접한 한쌍의 제1 시드 콘택 구조체(47) 사이의 중앙에는 상기 소스 라인 패턴(120)이 배치된다. 이에 따라, 상기 인접한 한쌍의 제1 시드 콘택 구조체들(47)의 각각을 시작점으로하는 단결정 부분들은 상기 소스 라인 패턴(120)이 형성된 위치에서 서로 맞닿아 결정경계면이 이루어진다. 그 결과, 상기 인접한 제2 공통 드레인(65) 및 제2 공통 소스(70) 사이의 상기 제1 반도체 패턴(50)은 순수한 단결정 실리콘으로만 이루어진다. 상기 결정경계면은 전류의 흐름을 방해할 수 있다. 상기 제2 셀 스트링(60)이 형성되는 상기 제1 반도체 패턴(50)내에는 상기 결정경계면이 존재하지 않음으로써, 상기 제2 셀 스트링(60)은 우수한 특성을 유지할 수 있다. 상기 결정경계면을 상기 소스 라인 패턴(120)이 위치한 부분에 위치시키고, 상기 소스 라인 패턴(120)의 형성으로 상기 결정경계면을 제거함으로써, 우수한 특성의 낸드형 비휘발성 기억 소자를 구현할 수 있다. 또한, 상술한 바와 같이, 복수의 셀층들을 적층시킴으로써, 고도로 고집적화된 낸드형 비휘발성 기억 소자를 구현할 수 있다.
상기 제1 시드 콘택 구조체(47) 상부의 상기 제2 절연막(73)내에 제2 시드 콘택 구조체(77)가 배치된다. 상기 제2 시드 콘택 구조체(77)는 상기 제2 절연막(73)을 관통하는 제2 시드 콘택홀(75)내에 배치된다. 상기 제2 시드 콘택 구조체(77)는 상기 비트라인 플러그(135)의 상기 제2 절연막(73)내에 위치한 부분의 측벽을 둘러싸는 형태를 갖는다. 상기 제2 시드 콘택 구조체(77)는 상기 제1 및 제2 반도체 패턴들(50,80)과 접촉하며, 단결정 실리콘층으로 이루어진다. 상기 제2 반도체 패턴(80)은 상기 제2 시드 콘택 구조체들(77)의 각각을 시드로 사용한 제2 단결정 실리콘층으로 이루어진다. 상기 제1 반도체 패턴(50)과 마찬가지로, 상기 제2 단결정 실리콘층의 결정경계면은 상기 소스 라인 패턴(120)이 위치한 부분에 배치 된다. 이에 따라, 상기 제3 셀 스트링(90)이 형성되는 제2 반도체 패턴(80)은 결정경계면이 존재하지 않는 순수한 단결정 실리콘으로 이루어질 수 있다. 그 결과, 상기 제3 셀 스트링들(90)도 우수한 특성을 유지할 수 있다.
상술한 바와 같이, 모든 상기 비트라인 플러그들(135)의 아랫부분들의 각각에 상기 제1 시드 콘택 구조체(47)가 배치될 수 있다. 이와는 다르게, 상기 비트라인 플러그들(135) 중에서 선택된 일부의 아랫부분들에만 상기 제1 시드 콘택 구조체(47)가 배치될 수 있다. 이를 도 2를 참조하여 설명한다.
도 2는 본 발명의 일 실시예에 따른 낸드형 비휘발성 기억 소자의 변형예를 나타내는 단면도이다.
도 2를 참조하면, 제1 시드 콘택 구조체들(47)은 비트라인 플러그들(135) 중에서 선택된 비트라인 플러그들(135)의 아랫부분들을 각각 둘러싼다. 이 경우에, 상기 제1 시드 콘택 구조체들(47)은 상기 일방향을 따라 등간격으로 배열된다. 인접한 한쌍의 상기 선택된 비트라인 플러그(135) 사이에 적어도 하나의 비선택된 비트라인 플러그(135)가 배치된다. 상기 인접한 한쌍의 선택된 비트라인 플러그(135) 사이에 홀수의 비선택된 비트라인 플러그(135)가 존재하는 경우에, 상기 인접한 한쌍의 선택된 비트라인 플러그(135)간의 중앙에는 상기 비선택된 비트라인 플러그(135)가 배치된다. 이때, 결정경계면은 상기 중앙의 비선택된 비트라인 플러그(135)가 위치한 영역에 배치된다. 그 결과, 상기 제2 셀 스트링(60)이 형성되는 제1 반도체 패턴(50)은 결정경계면이 존재하지 않는 순수한 단결정 상태의 실리콘으로 이루어질 수 있다. 이와는 다르게, 상기 인접한 한쌍의 선택된 비트라인 플러 그(135) 사이에 짝수의 비선택된 비트라인 플러그(135)가 존재하는 경우에, 상기 인접한 한쌍의 선택된 비트라인 플러그(135)간의 중앙에는 상기 소스 라인 패턴(120)이 배치된다.
다음으로, 본 발명의 다른 실시예에 따른 낸드형 비휘발성 기억 소자를 도 3을 참조하여 설명한다. 본 실시예의 특징적인 부분은 시드 콘택 구조체들이 상술한 일 실시예와 다른 위치에 배열되는 것이다. 본 실시예에서 상술한 일 실시예와 동일한 구성요소는 동일한 참조부호를 사용한다.
도 3은 본 발명의 다른 실시예에 따른 낸드형 비휘발성 기억 소자를 나타내는 단면도이다.
도 3을 참조하면, 제1 시드 콘택 구조체들(47a)이 제1 절연막(43)내에 상기 일방향을 따라 등간격으로 배열된다. 상기 제1 시드 콘택 구조체(47a)는 제1 절연막(43)을 관통하는 제1 시드 콘택홀(45a) 내에 배치되며, 소스 라인 패턴(120)의 아랫부분의 측벽과 접촉한다. 즉, 상기 소스 라인 패턴(120)은 상기 제1 시드 콘택홀(45a)을 가로지른다. 상기 제1 시드 콘택 구조체(47a)는 상기 활성영역 및 상기 제1 반도체 패턴(50)과 접촉한다. 특히, 상기 제1 시드 콘택 구조체(47a)는 제1 공통 소스(40)와 접촉한다. 인접한 한쌍의 상기 제1 시드 콘택 구조체(47a) 사이의 중앙에는 비트라인 플러그(135)가 배치된다. 이에 따라, 상기 제1 반도체 패턴(50)을 이루는 제1 단결정 실리콘층의 결정경계면은 상기 비트라인 플러그(135)가 위치하는 곳에서 형성된다. 모든 상기 소스 라인 패턴(120)의 아랫부분들의 각각에 상기 제1 시드 콘택 구조체(47a)가 배치될 수 있다. 상기 제1 시드 콘택 구조체(47a) 상의 제2 절연막(73)내에 제2 시드 콘택 구조체(77a)가 배치된다. 상기 제2 시드 콘택 구조체(77a)는 상기 제2 절연막(73)을 관통하는 제2 시드 콘택홀(75a)내에 배치된다. 상기 제2 시드 콘택 구조체(77a)은 상기 소스 라인 패턴(120)의 상기 제2 절연막(73)을 관통하는 부분의 측벽과 접촉한다. 인접한 상기 제2 시드 콘택 구조체(77a)간의 중앙에도 상기 소스 라인 패턴(120)이 배치된다.
상기 제1 시드 콘택 구조체들(47a)은 상기 소스 라인 패턴들(120) 중에서 선택된 일부들과 각각 접촉하도록 배치될 수도 있다. 이를 도 4를 참조하여 설명한다.
도 4는 본 발명의 다른 실시예에 따른 낸드형 비휘발성 기억 소자의 변형예를 나타내는 단면도이다.
도 4를 참조하면, 제1 시드 콘택 구조체들(47a)은 상기 소스 라인 패턴들(120) 중에서 선택된 소스 라인 패턴(120)의 아랫부분들과 각각 접촉할 수 있다. 즉, 제1 시드 콘택홀들(45a)은 상기 제1 공통 소스들(40) 중에서 선택된 공통 소스들(40)을 각각 노출시킬 수 있다. 인접한 한쌍의 상기 선택된 소스 라인 패턴(120) 사이에는 적어도 하나의 비선택된 소스 라인 패턴(120)이 배치될 수 있다. 상기 인접한 한쌍의 선택된 소스 라인 패턴(120) 사이에 홀수개의 비선택된 소스 라인 패턴(120)이 배치되는 경우에, 상기 인접한 한쌍의 선택된 소스 라인 패턴(120) 사이의 중앙에는 상기 비선택된 소스 라인 패턴(120)이 배치된다. 이와는 다르게, 상기 인접한 한쌍의 선택된 소스 라인 패턴(120) 사이에 짝수개의 비선택된 소스 라인 패턴(120)이 배치되는 경우에, 상기 인접한 한쌍의 선택된 소스 라인 패턴 사이의 중앙에는 비트라인 플러그(135)가 위치한다.
다음으로, 시드 콘택 구조체들의 또 다른 배치를 도 5를 참조하여 설명한다.
도 5는 본 발명의 또 다른 실시예에 따른 낸드형 비휘발성 기억 소자를 나타내는 단면도이다.
도 5를 참조하면, 제1 절연막(43)내에 제1 시드 콘택 구조체들(47b)이 등간격으로 배열된다. 이때, 상기 제1 시드 콘택 구조체(47b)는 상기 스트링 활성영역의 중앙을 노출시키는 제1 시드 콘택홀(45b)을 채운다. 상기 제1 시드 콘택 구조체(47b)는 필라 형태(pillar-shaped)이다. 상기 제1 시드 콘택 구조체(47b)는 상기 활성영역 및 제1 반도체 패턴(50)과 접촉한다. 인접한 상기 제1 시드 콘택 구조체(47b) 사이의 중앙에는 비트라인 플러그(135) 또는 소스 라인 패턴(120)이 배치된다. 제2 시드 콘택 구조체(77b)가 상기 제1 시드 콘택 구조체(47b) 상의 제2 절연막(73)내에 배치된다. 상기 제2 시드 콘택 구조체(77b)는 상기 제2 절연막(73)을 관통하는 제2 시드 콘택홀(75b)을 채운다. 상기 제2 시드 콘택 구조체(77b)는 상기 제1 및 제2 반도체 패턴들(50,80)과 접촉한다. 인접한 한쌍의 제2 시드 콘택 구조체(77b) 사이의 중앙에는 상기 비트라인 플러그(135) 또는 상기 소스 라인 패턴(120)이 배치된다. 도 5에 도시된 바와 같이, 모든 상기 스트링 활성영역들의 중앙들에 각각 상기 제1 시드 콘택 구조체(47b)가 배치될 수 있다.
이와는 다르게, 상기 제1 시드 콘택 구조체(47b)는 상기 스트링 활성영역들 중에서 선택된 일부들의 중앙에 각각 배치될 수 있다. 이를 도면을 참조하여 설명한다.
도 6은 본 발명의 또 다른 실시예에 따른 낸드형 비휘발성 기억 소자의 변형예를 나타내는 단면도이다.
도 6을 참조하면, 제1 시드 콘택 구조체(47b)가 상기 스트링 활성영역들 중에서 선택된 스트링 활성영역들의 중앙들과 각각 접촉한다. 이때, 인접한 한쌍의 선택된 스트링 활성영역들 사이에는 짝수개의 비선택된 스트링 활성영역들이 배치되는 것이 바람직하다. 이에 따라, 인접한 한쌍의 상기 제1 시드 콘택 구조체(47b) 사이의 중앙에는 상기 비트라인 플러그(135) 또는 상기 소스 라인 패턴(120)이 배치될 수 있다.
만약, 상기 인접한 한쌍의 선택된 스트링 활성영역들 사이에 홀수개의 비선택된 스트링 활성영역이 배치되는 경우에, 인접한 한쌍의 제1 시드 콘택 구조체(47b) 사이의 중앙에는 비선택된 스트링 활성영역의 중앙부가 위치한다. 따라서, 제2 셀 스트링(60)내에 제1 반도체 패턴(50)에 결정경계면이 존재하여 제2 셀 스트링(60)의 특성이 열화될 수 있다.
상술한 실시예들의 제1 시드 콘택 구조체(47,47a,47b)은 단결정 실리콘으로 이루어지는 것이 바람직하다. 제2 시드 콘택 구조체(77,77a,77b)도 단결정 실리콘으로 이루어지는 것이 바람직하다.
도 7 내지 도 11은 본 발명의 실시예들에 따른 낸드형 비휘발성 기억 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 반도체 기판(10) 상에 소자분리막(미도시함)을 형성하여 일방향으로 연장된 활성영역을 한정한다. 상기 활성영역에 상기 일방향을 따라 교 번으로 배열된 제1 공통 드레인들(35) 및 제1 공통 소스들(40)을 형성한다. 상기 활성영역에 상기 일방향을 따라 배열된 복수의 제1 셀 스트링들(30)을 형성한다. 상기 제1 셀 스트링(30)의 구조에 대한 설명은 도 1을 참조하여 설명된 것과 동일하다. 도 1을 참조하여 설명한 바와 같아ㅣ, 인접한 상기 제1 공통 드레인(35) 및 제1 공통 소스(40) 사이의 활성영역을 스트링 활성영역이라 정의한다. 상기 활성영역은 상기 일방향을 따라 배열된 복수의 스트링 활성영역을 포함한다.
상기 제1 공통 드레인들(35), 제1 공통 소스들(40) 및 제1 셀 스트링들(40)을 형성하는 방법을 구체적으로 설명하면, 상기 활성영역을 나란히 가로지르는 제1 스트링 선택 게이트 라인, 복수의 제1 셀 게이트 라인 및 제1 접지 선택 게이트 라인을 형성한다. 상기 제1 스트링 선택, 제1 셀 및 제1 접지 선택 게이트 라인들을 마스크로 사용하여 도펀트 이온들을 주입하여 상기 활성영역에 상기 제1 셀 소스/드레인 영역들과, 상기 제1 공통 드레인들(35) 및 제1 공통 소스들(40)을 형성한다.
상기 반도체 기판(10) 전면을 덮는 제1 절연막(43)을 형성한다. 상기 제1 절연막(43)을 형성하기 전에, 상기 반도체 기판(10) 전면을 덮는 식각정지층(미도시함)을 콘포말(conformal)하게 형성할 수 있다.
상기 제1 절연막(43)을 패터닝하여 상기 활성영역을 노출시키는 제1 시드 콘택홀들(45)을 형성한다. 상기 제1 시드 콘택홀들(45)은 상기 일방향을 따라 등간격으로 배열되는 것이 바람직하다. 상기 제1 시드 콘택홀들(45)이 상기 제1 공통 드레인들(35)을 각각 노출시키는 경우에 도 1의 낸드형 비휘발성 기억 소자를 구현할 수 있다. 이와는 달리, 상기 제1 시드 콘택홀들(45)이 상기 제1 공통 드레인들(35) 중에서 선택된 일부들을 각각 노출시키는 경우에, 도 2의 낸드형 비휘발성 기억 소자를 구현할 수 있다.
이와는 또 다르게, 상기 제1 시드 콘택홀들이 도 3 및 도 4에 각각 도시된 바와 같이, 상기 제1 공통 드레인들(40)의 전체 또는 선택된 일부를 노출시키는 경우에 도 3 및 도 4에 도시된 낸드형 비휘발성 기억 소자를 구현할 수 있다. 이와는 또 다르게, 상기 제1 시드 콘택홀들이 상기 스트링 활성영역들의 중앙들을 각각 노출시키거나, 상기 스트링 활성영역들 중에서 선택된 일부의 중앙들을 각각 노출시키는 경우에, 도 5 및 도 6의 낸드형 비휘발성 기억 소자를 구현할 수 있다. 이하, 설명에서 도 1에 도시된 낸드형 비휘발성 기억 소자의 형성 방법을 중심으로 설명한다.
도 8을 참조하면, 상기 제1 시드 콘택홀(47)을 채우는 시드 콘택 구조체(47) 및 상기 제1 절연막(43) 상에 배치된 제1 반도체막을 형성한다. 상기 제1 반도체막을 패터닝하여 상기 일방향을 따라 연장된 제1 반도체 패턴(50)을 형성한다. 상기 제1 반도체 패턴(50)은 상기 시드 콘택 구조체(47)와 접촉하며, 상기 활성영역과 중첩된다.
상기 시드 콘택 구조체(47)는 단결정 실리콘으로 형성하는 것이 바람직하다. 상기 제1 반도체막은 실리콘으로 이루어진 복수의 제1 단결정 부분들로 형성하는 것이 바람직하다. 이때, 상기 제1 단결정 부분들의 결정경계면은 상기 제1 공통 소스(40) 상부에 위치한다. 상기 제1 시드 콘택홀들(45)의 배열에 따라, 상기 결정경 계면은 상기 제1 공통 드레인(35)에 배치될 수 있다.
상기 시드 콘택 구조체(47) 및 제1 반도체막을 형성하는 일 방법을 구체적으로 설명한다. 먼저, 상기 제1 시드 콘택홀(45)에 노출된 활성영역을 갖는 반도체 기판(10)에 선택적 에피택시얼 성장 공정을 수행하여 상기 제1 시드 콘택홀(45)을 채우는 상기 제1 시드 콘택 구조체(47)를 형성한다. 이어서, 상기 제1 절연막(43) 상에 상기 제1 시드 콘택 구조체(47)와 접촉하는 비정질 실리콘층을 형성한다. 이어서, 상기 반도체 기판(10)에 고상 에피택시얼 공정(SPE process; Solid Phase Epitaxial process)을 수행한다. 상기 고상 에피택시얼 공정은 열처리 공정을 포함할 수 있다. 상기 고상 에피택시얼 성장 공정에 의하여 상기 제1 시드 콘택 구조체들(47)의 각각과 접촉된 비정질 실리콘층의 일부분들은 상기 제1 시드 콘택 구조체들(47)의 각각을 시작점으로하여 단결정화된다. 따라서, 상기 고상 에피택시얼 성장 공정을 수행하는 상기 제1 시드 콘택 구조체들(47)의 각각으로부터 상기 제1 단결정 부분들이 성장된다. 상기 제1 단결정 부분들은 인접한 한쌍의 상기 제1 시드 콘택 구조체들(47) 사이의 중앙인 상기 제1 공통 소스(40)의 상부에서 맞닿아 결정경계면을 이룬다. 결과적으로, 상기 제1 반도체 패턴(50)내 결정경계면은 상기 제1 공통 소스(40)의 상부에 위치한다.
한편, 상기 제1 시드 콘택 구조체(47) 및 제1 반도체막은 다른 방법으로 형성할 수도 있다. 상기 제1 시드 콘택홀들(47)에 노출된 활성영역을 갖는 반도체 기판(10)에 선택적 에피택시얼 성장 공정을 수행하여 에피택시얼 성장층을 형성한다. 이때, 상기 에피택시얼 성장층은 상기 제1 시드 콘택홀(47)을 채움과 더불어 상기 제1 절연막(43) 전면 상을 덮는다. 상기 제1 시드 콘택홀들(47)의 각각으로 부터 성장된 에피택시얼 성장층의 일부분들은 상기 제1 공통 소스(40)의 상부에서 서로 맞닿아 결정경계면을 이룬다. 이어서, 상기 에피택시얼 성장층의 상부면을 평탄화한다. 상기 평탄화된 에피택시얼 성장층의 상기 제1 시드 콘택홀(45)을 채우는 부분은 상기 제1 시드 콘택 구조체(47)에 해당하고, 상기 평탄화된 에피택시얼 성장층의 상기 제1 절연막(43) 상에 배치된 부분은 상기 제1 반도체막에 해당한다.
도 9를 참조하면, 상기 제1 반도체 패턴(50)에 상기 일방향을 따라 교번으로 배열된 제2 공통 드레인들(65) 및 제2 공통 소스들(70)을 형성한다. 인접한 상기 제2 공통 드레인(65) 및 공통 소스(70) 사이의 상기 제1 반도체 패턴(50)에 제2 셀 스트링(60)을 형성한다.
상기 제2 셀 스트링(60)과 제2 공통 드레인들(65) 및 제2 공통 소스들(70)을 형성하는 방법을 구체적으로 설명하면, 먼저, 상기 제1 반도체 패턴(50)을 나란히 가로지르는 제2 스트링 선택, 복수의 제2 셀 및 제2 접지 선택 게이트 라인들을 형성한다. 이어서, 상기 제2 스트링 선택, 복수의 제2 셀 및 제2 접지 선택 게이트 라인들을 마스크로 사용하여 도펀트 이온들을 상기 제1 반도체 패턴(50)에 주입하여 상기 제2 공통 드레인들 및 소스들(65,70)과 제2 셀 소스/드레인 영역을 형성한다. 상기 제2 공통 드레인들(65)은 각각 상기 제1 공통 드레인들(35) 상부에 중첩되고, 상기 제2 공통 소스들(70)은 각각 상기 제1 공통 소스들(40)의 상부에 중첩된다.
이어서, 상기 반도체 기판(10) 전면을 덮는 제2 절연막(73)을 형성한다. 상 기 제2 절연막(73)을 패터닝하여 상기 제2 공통 드레인들(65)을 각각 노출시키는 제2 시드 콘택홀들(75)을 형성한다. 상기 제2 시드 콘택홀들(75)은 상기 제1 시드 콘택 구조체들(47) 상부에 각각 형성되는 것이 바람직하다. 상기 제2 시드 콘택홀들(75)도 상기 일방향을 따라 등간격으로 배열된다.
상기 제2 시드 콘택홀들(75)을 각각 채우는 제2 시드 콘택 구조체들(77) 및 상기 제2 절연막(73) 상에 배치된 제2 반도체막을 형성하고, 상기 제2 반도체막을 패터닝하여 상기 일방향으로 연장된 제2 반도체 패턴(80)을 형성한다. 상기 제2 반도체 패턴(80)은 상기 활성영역 및 제1 반도체 패턴(50) 상부에 중첩된다.
상기 제2 시드 콘택 구조체들(77)은 단결정 실리콘으로 형성하고, 상기 제2 반도체막은 실리콘으로 이루어진 복수의 제2 단결정 부분들로 형성된다. 이때, 상기 제2 단결정 부분들이 맞닿아 발생된 결정경계면은 상기 제2 공통 소스(70) 상부에 위치한다. 상기 제1 및 제2 시드 콘택홀들(45,75)이 상술한 바와 같이, 다르게 배열되는 경우에, 상기 제2 단결정 부분들의 결정경계면은 상기 제2 공통 드레인(65) 상에 배치될 수 있다.
상기 제2 시드 콘택 구조체들(77) 및 제2 반도체막은 상기 제1 시드 콘택 구조체들(47) 및 제1 반도체막을 형성하는 일방법(선택적 에피택시얼 공정, 비정질실리콘층 형성 공정 및 고상 에피택시얼 공정을 포함하는 방법) 또는 다른 방법(선택적 에피택시얼 공정 및 평탄화 공정을 포함하는 방법)과 동일하게 수행할 수 있다.
도 10을 참조하면, 상기 제2 반도체 패턴(80)에 상기 일방향을 따라 교번으로 배열된 제3 공통 드레인들(95) 및 제3 공통 소스들(100)과, 제3 셀 스트링 들(90)을 형성한다. 구체적으로, 상기 제2 반도체 패턴(80)을 가로지르는 제3 스트링 선택, 복수의 셀 및 제3 접지 선택 게이트 라인들을 형성하고, 상기 제3 스트링 선택, 복수의 셀 및 제3 접지 선택 게이트 라인들을 마스크로 사용하여 도펀트 이온들을 주입하여 제3 셀 소스/드레인 영역과, 상기 제3 공통 드레인들 및 소스들(95,100)을 형성한다. 상기 반도체 기판(10) 전면을 덮는 제3 절연막(105)을 형성한다.
도 11을 참조하면, 상기 제3 절연막(105), 제2 반도체 패턴(80), 제2 절연막(73), 제1 반도체 패턴(50) 및 제1 절연막(43)을 연속적으로 패터닝하여 상기 제1 공통 소스(40)의 상부면을 노출시키는 소스 그루브(110)를 형성한다. 상기 소스 그루브(110)는 상기 제1 공통 소스(40) 상에 적층된 제2 공통 소스(70)의 측면 및 제3 공통 소스(100)의 측면도 노출시킨다. 상기 소스 그루브(110)는 상기 활성영역, 제1 반도체 패턴(50) 및 제2 반도체 패턴(80)을 가로지른다. 상기 소스 그루브(110)를 형성할때, 상기 제1 절연막(43)을 형성하기 전에 형성된 식각정지층(미도시함)을 이용할 수 있다. 상기 소스 그루브(110) 형성시, 상기 제2 및 제1 반도체 패턴들(80,50)내의 결정경계면이 제거된다. 이에 따라, 우수한 특성의 낸드형 비휘발성 기억 소자를 구현할 수 있다. 상기 소스 그루브(110)를 채우는 제1 도전막을 형성하고, 상기 제1 도전막을 상기 제3 절연막(105)이 노출될때까지 평탄화시키어 소스 라인 패턴(120)을 형성한다.
이어서, 상기 반도체 기판(10)을 덮는 캐핑 절연막(125)을 형성한다. 상기 캐핑 절연막(125, capping insulation layer)은 상기 소스 라인 패턴(120)의 상부 면을 덮는다. 이어서, 상기 캐핑 절연막(125), 제3 절연막(105), 제2 반도체 패턴(80), 제2 절연막(73), 제1 반도체 패턴(50) 및 제1 절연막을 연속적으로 관통하는 비트라인 콘택홀(130)을 형성한다. 상기 비트라인 콘택홀(130)은 차례로 적층된 상기 제1 공통 드레인(35)의 상부면, 상기 제2 공통 드레인(65)의 측면 및 상기 제3 공통 드레인(95)의 측면을 노출시킨다. 상기 비트라인 콘택홀(130)을 형성할때, 적층된 상기 제1 시드 콘택 구조체(47) 및 제2 시드 콘택 구조체(77)를 식각할 수 있다. 이때, 상기 비트라인 콘택홀(130)은 상기 제2 및 제1 시드 콘택 구조체들(77,47)을 관통할 수 있다. 이와는 달리, 상기 비트라인 콘택홀(130)의 직경이 상기 제2 및 제1 시드 콘택홀들(75,45)의 직경에 비하여 크게 형성되어, 상기 비트라인 콘택홀(140) 형성시, 상기 제2 및 제1 시드 콘택 구조체들(77,47)은 모두 제거될 수도 있다.
한편, 이와 마찬가지로, 도 3 및/또는 도 4에 도시된 것과 같이, 제2 및 제1 시드 콘택홀들이 소스 그루브(110)와 중첩되는 경우에, 상기 소스 그루브(110)의 형성시, 상기 소스 그루브(110)가 상기 제2 및 제1 시드 콘택 구조체들(도 3 및/또는 도 4의 77a,47a)을 관통할 수 있다. 이와는 다르게, 상기 소스 그루브(110)의 형성시, 상기 제2 및 제1 시드 콘택 구조체들(도 3 및/또는 도 4의 77a,47a)이 모두 제거될 수도 있다.
계속해서, 도 11을 참조하면, 상기 비트라인 콘택홀(130)을 채우는 제2 도전막을 형성하고, 상기 제2 도전막을 상기 캐핑 절연막(125)이 노출될때까지 평탄화시키어 비트라인 플러그(135)를 형성한다. 이어서, 상기 캐핑 절연막(125) 상에 도 1 내지 도 6에 개시된 비트라인(140)을 형성한다.
상술한 바와 같이, 본 발명에 따르면, 고집적화를 위하여 복수의 셀층들을 적층한다. 또한, 적층된 셀에 포함된 반도체 패턴을 형성하기 위한 시드 콘택홀들을 등간격으로 형성한다. 이때, 인접한 한쌍의 시드 콘택홀 사이의 중앙에 비트라인 플러그 또는 소스 라인 패턴이 배치되도록, 상기 시드 콘택홀들을 배열한다. 이에 따라, 상기 반도체 패턴의 결정경계면이 상기 소스 라인 패턴 또는 비트라인 플러그가 존재하는 영역에 배치시킬 수 있다. 그 결과, 인접한 비트라인 플러그 및 공통 소스 패턴 사이의 상기 반도체 패턴은 순수한 단결정 상태의 반도체로 형성할 수 있다. 결과적으로, 결정경계면으로 야기될 수 있는 전류의 흐름 방해를 차단하여 우수한 특성을 가지는 고집적화된 낸드형 비휘발성 기억 소자를 구현할 수 있다.

Claims (26)

  1. 반도체 기판에 정의되고 일방향으로 연장된 활성영역에 교번으로 배치된 제1 공통 드레인들 및 제1 공통 소스들;
    상기 기판 전면을 덮는 제1 절연막 상에 배치되되, 상기 일방향으로 연장되고 상기 활성영역 상부에 위치한 반도체 패턴;
    상기 일방향을 따라 상기 반도체 패턴에 교번으로 배치된 제2 공통 드레인들 및 제2 공통 소스들;
    상기 기판 전면을 덮는 제2 절연막;
    상기 제2 절연막, 반도체 패턴 및 제1 절연막을 연속적으로 관통하여 적층된 상기 제1 및 제2 공통 소스들과 접속하는 소스 라인 패턴;
    상기 제2 절연막, 반도체 패턴 및 상기 제1 절연막을 연속적으로 관통하여 적층된 상기 제1 및 제2 공통 드레인들과 접속된 비트라인 플러그; 및
    상기 제1 절연막내에 형성되어 상기 활성영역 및 반도체 패턴과 접촉하고, 상기 일방향을 따라 등간격으로 배열된 시드 콘택 구조체들(seed contact structures)를 포함하되, 인접한 한쌍의 상기 시드 콘택 구조체간의 중앙에는 상기 비트라인 플러그 또는 상기 소스 라인 패턴이 배치된 낸드형 비휘발성 기억 소자.
  2. 제 1 항에 있어서,
    상기 시드 콘택 구조체들은 상기 비트라인 플러그들 중에서 선택된 비트라인 플러그들의 아랫부분들을 각각 둘러싸는 낸드형 비휘발성 기억 소자.
  3. 제 2 항에 있어서,
    상기 선택된 비트라인 플러그들은 모든 상기 비트라인 플러그들인 낸드형 비휘발성 기억 소자.
  4. 제 2 항에 있어서,
    인접한 한쌍의 상기 선택된 비트라인 플러그 사이들에는 적어도 하나의 비선택된 비트라인 플러그가 배치된 낸드형 비휘발성 기억 소자.
  5. 제 1 항에 있어서,
    상기 시드 콘택 구조체들은 각각 상기 소스 라인 패턴들 중에서 선택된 소스 라인 패턴들의 아랫부분들과 각각 접촉하는 낸드형 비휘발성 기억 소자.
  6. 제 5 항에 있어서,
    상기 선택된 소스 라인 패턴들은 모든 상기 소스 라인 패턴들인 낸드형 비휘발성 기억 소자.
  7. 제 5 항에 있어서,
    인접한 한쌍의 상기 선택된 소스 라인 패턴 사이에는 적어도 하나의 비선택 된 소스 라인 패턴이 배치된 낸드형 비휘발성 기억 소자.
  8. 제 1 항에 있어서,
    상기 시드 콘택 구조체들은 인접한 상기 제1 공통 드레인 및 제1 공통 소스 사이의 상기 활성영역으로 정의된 스트링 활성영역들 중에서 선택된 스트링 활성영역들의 중앙부들에 각각 배치되고, 상기 시드 콘택 구조체는 필라형태(pillar-shaped)인 낸드형 비휘발성 기억 소자.
  9. 제 8 항에 있어서,
    상기 선택된 스트링 활성영역들은 모든 상기 스트링 활성영역들인 낸드형 비휘발성 기억 소자.
  10. 제 8 항에 있어서,
    인접한 한쌍의 상기 선택된 스트링 활성영역 사이에는 짝수개의 비선택된 스트링 활성영역들이 배치된 낸드형 비휘발성 기억 소자.
  11. 제 1 항에 있어서,
    인접한 상기 제1 공통 드레인 및 제1 공통 소스 사이의 활성영역에 형성된 제1 셀 스트링(first cell string); 및
    인접한 상기 제2 공통 드레인 및 제2 공통 소스 사이의 상기 반도체 패턴에 형성된 제2 셀 스트링을 포함하되,
    상기 제1 셀 스트링은 직렬로 연결된 복수의 제1 셀 트랜지스터와, 상기 복수의 제1 셀 트랜지스터의 양단에 각각 연결된 제1 스트링 선택 트랜지스터 및 제1 접지 선택 트랜지스터를 포함하고, 상기 제2 셀 스트링은 직렬로 연결된 복수의 제2 셀 트랜지스터와, 상기 복수의 제2 셀 트랜지스터의 양단에 각각 연결된 제2 스트링 선택 트랜지스터 및 제2 접지 선택 트랜지스터를 포함하는 낸드형 비휘발성 기억 소자.
  12. 제 1 항에 있어서,
    상기 반도체 기판 전면을 덮는 캐핑 절연막을 더 포함하되, 상기 소오스 라인 패턴의 상부면은 상기 캐핑 절연막에 의해 덮혀지고, 상기 비트라인 플러그는 위로 연장되어 상기 캐핑 절연막을 관통하는 낸드형 비휘발성 기억 소자.
  13. 제 1 항에 있어서,
    상기 제2 절연막 상에 배치된 단일층 또는 복수층의 다른 셀층을 더 포함하되,
    상기 다른 셀층은 상기 제2 절연막 상에 배치되며 상기 일방향으로 연장되어 상기 반도체 패턴 상부에 위치한 제2 반도체 패턴; 상기 일방향을 따라 상기 상부 반도체 패턴에 교번으로 배치된 제3 공통 드레인들 및 제3 공통 소스들; 인접한 상기 제3 공통 드레인 및 제3 공통 소스 사이의 상기 제2 반도체 패턴에 형성된 제3 셀 스트링; 및 상기 반도체 기판 전면을 덮는 제3 절연막을 포함하고,
    상기 비트라인 플러그는 상기 제3 절연막, 제2 반도체 패턴, 제2 절연막, 반도체 패턴 및 제1 절연막을 연속적으로 관통하여 차례로 적층된 상기 제1 공통 드레인, 제2 공통 드레인 및 제3 공통 드레인과 접속하고,
    상기 소스 라인 패턴은 상기 제3 절연막, 제2 반도에 패턴, 제2 절연막, 반도체 패턴 및 제1 절연막을 연속적으로 관통하여 차례로 적층된 상기 제1 공통 소스, 제2 공통 소스 및 제3 공통 드레인과 접속하는 낸드형 비휘발성 기억 소자.
  14. 제 13 항에 있어서,
    상기 제2 절연막내에 배치되고, 상기 시드 콘택 구조체 상의 상기 반도체 패턴과 접촉된 제2 시드 콘택 구조체를 더 포함하는 낸드형 비휘발성 기억 소자.
  15. 반도체 기판에 정의되고 일방향으로 연장된 활성영역에 교번으로 배치된 제1 공통 드레인들 및 제1 공통 소스들을 형성하는 단계;
    상기 기판 전면을 덮는 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 패터닝하여 상기 일방향을 따라 등간격으로 배열되고, 활성영역을 노출시키는 시드 콘택홀들을 형성하는 단계;
    상기 시드 콘택홀을 채우는 시드 콘택 구조체 및 상기 제1 절연막 상에 배치되며 상기 시드 콘택 구조체와 접촉하는 반도체막을 형성하는 단계;
    상기 반도체막을 패터닝하여 상기 일방향으로 연장되며 상기 활성영역 상부 에 배치된 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴에 상기 일방향을 따라 교번으로 배열된 제2 공통 드레인들 및 제2 공통 소스들을 형성하는 단계; 및
    상기 기판 전면을 덮는 제2 절연막을 형성하는 단계를 포함하되, 상기 반도체막의 결정경계면은 인접한 한쌍의 상기 시드 콘택 구조체간의 중앙에 위치하고, 상기 결정경계면은 상기 제1 공통 드레인 또는 상기 제2 공통 소스 상부에 위치하는 낸드형 비휘발성 기억 소자의 형성 방법.
  16. 제 15 항에 있어서,
    상기 제2 절연막, 반도체 패턴 및 제1 절연막을 연속적으로 관통하여 적층된 상기 제1 공통 소스 및 제2 공통 소스와 접속하는 소스 라인 패턴을 형성하는 단계;
    상기 소스 라인 패턴의 상부면을 포함한 반도체 기판 전면을 덮는 캐핑 절연막을 형성하는 단계; 및
    상기 캐핑 절연막, 제2 절연막, 반도체 패턴 및 제1 절연막을 연속적으로 관통하여 적층된 상기 제1 공통 드레인 및 제2 공통 드레인과 접속하는 비트라인 플러그를 형성하는 단계를 더 포함하는 낸드형 비휘발성 기억 소자의 형성 방법.
  17. 제 15 항에 있어서,
    상기 시드 콘택홀들은 상기 제1 공통 드레인들 중에서 선택된 제1 공통 드레 인들을 각각 노출시키는 낸드형 비휘발성 기억 소자의 형성 방법.
  18. 제 17 항에 있어서,
    상기 선택된 제1 공통 드레인들은 상기 제1 공통 드레인들의 전체이거나, 인접한 한쌍의 상기 선택된 제1 공통 드레인들 사이에 적어도 하나의 비선택된 제1 공통 드레인이 배치되는 낸드형 비휘발성 기억 소자의 형성 방법.
  19. 제 15 항에 있어서,
    상기 시드 콘택홀들은 상기 제1 공통 소스들 중에서 선택된 제1 공통 소스들을 각각 노출시키는 낸드형 비휘발성 기억 소자의 형성 방법.
  20. 제 19 항에 있어서,
    상기 선택된 제1 공통 소스들은 모든 상기 제1 공통 소스들의 전체이거나, 인접한 한쌍의 상기 선택된 제1 공통 소스 사이에 비선택된 적어도 하나의 비선택된 제1 공통 소스가 배치되는 낸드형 비휘발성 기억 소자의 형성 방법.
  21. 제 15 항에 있어서,
    상기 시드 콘택홀들은 인접한 상기 제1 공통 드레인 및 제1 공통 소스 사이의 상기 활성영역으로 정의된 스트링 활성영역들 중에서 선택된 스트링 활성영역들의 중앙부들을 각각 노출시키는 낸드형 비휘발성 기억 소자의 형성 방법.
  22. 제 21 항에 있어서,
    상기 선택된 스트링 활성영역들은 상기 활성영역에 포함된 스트링 활성영역들의 전체이거나, 인접한 한쌍의 상기 선택된 스트링 활성영역들 사이에 짝수개의 비선택된 스트링 활성영역들이 배치되는 낸드형 비휘발성 기억 소자의 형성 방법.
  23. 제 15 항에 있어서,
    상기 시드 콘택 구조체 및 반도체막을 형성하는 단계는,
    상기 시드 콘택홀에 노출된 상기 활성영역을 갖는 상기 반도체 기판에 선택적 에피택시얼 성장 공정을 수행하여 상기 시드 콘택홀을 채우는 시드 콘택 구조체를 형성하는 단계;
    상기 반도체 기판 전면에 비정질실리콘층을 형성하는 단계; 및
    고상 에피택시얼 공정(solid phase epitaxial process)를 수행하여 상기 비정질실리콘층을 단결정실리콘층으로 형성하는 단계를 포함하는 낸드형 비휘발성 기억 소자의 형성 방법.
  24. 제 15 항에 있어서,
    상기 시드 콘택 구조체 및 반도체막을 형성하는 단계는,
    상기 시드 콘택홀에 노출된 상기 활성영역을 갖는 상기 반도체 기판에 선택적 에피택시얼 성장 공정을 수행하여 상기 시드 콘택홀을 채우고 상기 제1 절연막 전면을 덮는 에피택시얼 성장층을 형성하는 단계; 및
    상기 에피택시얼 성장층의 상부면을 평탄화하는 단계를 포함하는 낸드형 비휘발성 기억 소자의 형성 방법.
  25. 제 15 항에 있어서,
    인접한 상기 제1 공통 드레인 및 제1 공통 소스 사이의 활성영역에 제1 셀 스트링을 형성하는 단계; 및
    인접한 상기 제2 공통 드레인 및 제2 공통 소스 사이의 상기 반도체 패턴에 제2 셀 스트링을 형성하는 단계를 더 포함하되,
    상기 제1 셀 스트링은 직렬로 연결된 복수의 제1 셀 트랜지스터 및 상기 복수의 제1 셀 트랜지스터의 양단에 각각 연결된 제1 스트링 선택 트랜지스터 및 제1 접지 선택 트랜지스터를 포함하고,
    상기 제2 셀 스트링은 직렬로 연결된 복수의 제2 셀 트랜지스터 및 상기 복수의 제2 셀 트랜지스터의 양단에 각각 연결된 제2 스트링 선택 트랜지스터 및 제2 접지 선택 트랜지스터를 포함하는 낸드형 비휘발성 기억 소자의 형성 방법.
  26. 제 15 항에 있어서,
    상기 제2 절연막 상에 배치된 단일층 또는 복수층의 다른 셀층을 형성하는 단계를 더 포함하되,
    상기 다른 셀층은 상기 제2 절연막 상에 배치되며 상기 일방향으로 연장되어 상기 반도체 패턴 상부에 위치한 제2 반도체 패턴; 상기 일방향을 따라 상기 상부 반도체 패턴에 교번으로 배치된 제3 공통 드레인들 및 제3 공통 소스들; 인접한 상기 제3 공통 드레인 및 제3 공통 소스 사이의 상기 제2 반도체 패턴에 형성된 제3 셀 스트링; 및 상기 반도체 기판 전면을 덮는 제3 절연막을 포함하고,
    상기 비트라인 플러그는 상기 제3 절연막, 제2 반도체 패턴, 제2 절연막, 반도체 패턴 및 제1 절연막을 연속적으로 관통하여 차례로 적층된 상기 제1 공통 드레인, 제2 공통 드레인 및 제3 공통 드레인과 접속하고,
    상기 소스 라인 패턴은 상기 제3 절연막, 제2 반도에 패턴, 제2 절연막, 반도체 패턴 및 제1 절연막을 연속적으로 관통하여 차례로 적층된 상기 제1 공통 소스, 제2 공통 소스 및 제3 공통 드레인과 접속하는 낸드형 비휘발성 기억 소자의 형성 방법.
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