JP3109537B2 - 読み出し専用半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、読み出し専用半導体記
憶装置に関し、特にマスクＲＯＭのうちＮＡＮＤ型と称
される種類の読み出し専用半導体記憶装置に関する。
憶装置に関し、特にマスクＲＯＭのうちＮＡＮＤ型と称
される種類の読み出し専用半導体記憶装置に関する。
【０００２】
【従来の技術】近年、読み出し専用メモリの集積度は８
Ｍビット〜１６Ｍビットと高くなってきている。そこ
で、高集積化に有利な直列に接続された通称「縦積みセ
ル」あるいは「ＮＡＮＤ型セル」と呼ばれるメモリが注
目されている。
Ｍビット〜１６Ｍビットと高くなってきている。そこ
で、高集積化に有利な直列に接続された通称「縦積みセ
ル」あるいは「ＮＡＮＤ型セル」と呼ばれるメモリが注
目されている。
【０００３】図６の（ａ）はこの種従来の半導体記憶装
置の平面図であり、（ｂ）、（ｃ）はそれぞれそのＢ−
Ｂ線、Ｃ−Ｃ線断面図である。同図において、１は表面
の不純物濃度が４×１０16cm-3程度になされたｐ型シリ
コン基板、２はｐ型シリコン基板１の表面に６０００Å
の膜厚に形成された、素子領域を分離するためのフィー
ルド絶縁膜、３ａはフィールド絶縁膜２に囲まれてシリ
コン基板１の表面に形成された、膜厚約２５０Åのゲー
ト酸化膜、４ａ、４ｂは、それぞれ膜厚３０００Åの多
結晶シリコン膜からなるメモリセルゲート電極とセレク
タゲート電極、５ａはセルドレイン領域となる不純物拡
散層、５ｂはセルソース領域となる不純物拡散層、５ｃ
はソース・ドレイン領域を構成するとともに直列に配置
されたトランジスタを接続する不純物拡散層、６は基板
と反対導電型の不純物が１×１０17cm-3程度ドープされ
たドープトチャネル領域、１２ｃは層間絶縁膜を構成す
る膜厚８０００ÅのＢＰＳＧ膜、１３ａはＢＰＳＧ膜１
２ｃに形成されたコンタクト孔、１４ｂはビット線を構
成する膜厚１００００ÅのＡｌからなる金属配線であ
る。
置の平面図であり、（ｂ）、（ｃ）はそれぞれそのＢ−
Ｂ線、Ｃ−Ｃ線断面図である。同図において、１は表面
の不純物濃度が４×１０16cm-3程度になされたｐ型シリ
コン基板、２はｐ型シリコン基板１の表面に６０００Å
の膜厚に形成された、素子領域を分離するためのフィー
ルド絶縁膜、３ａはフィールド絶縁膜２に囲まれてシリ
コン基板１の表面に形成された、膜厚約２５０Åのゲー
ト酸化膜、４ａ、４ｂは、それぞれ膜厚３０００Åの多
結晶シリコン膜からなるメモリセルゲート電極とセレク
タゲート電極、５ａはセルドレイン領域となる不純物拡
散層、５ｂはセルソース領域となる不純物拡散層、５ｃ
はソース・ドレイン領域を構成するとともに直列に配置
されたトランジスタを接続する不純物拡散層、６は基板
と反対導電型の不純物が１×１０17cm-3程度ドープされ
たドープトチャネル領域、１２ｃは層間絶縁膜を構成す
る膜厚８０００ÅのＢＰＳＧ膜、１３ａはＢＰＳＧ膜１
２ｃに形成されたコンタクト孔、１４ｂはビット線を構
成する膜厚１００００ÅのＡｌからなる金属配線であ
る。
【０００４】図６の（ａ）に示されるように同図内は、
４個のセレクタトランジスタＱS1〜ＱS4と、６個のメモ
リセルトランジスタが形成されている。図７は、図６の
トランジスタ群の等価回路図である。図７において、Ｘ
S1、ＸS2はセレクタトランジスタのゲート電極に接続さ
れたブロックセレクト用ワード線、Ｘ1 〜Ｘ3 はメモリ
セルトランジスタのゲート電極に接続されたワード線、
Ｙはビット線、Ｓはソース線である。メモリアレイは、
ＱS1〜ＱS4、ＱM1〜ＱM6からなるトランジスタブロック
を行列状に複数個並べて構成される。
４個のセレクタトランジスタＱS1〜ＱS4と、６個のメモ
リセルトランジスタが形成されている。図７は、図６の
トランジスタ群の等価回路図である。図７において、Ｘ
S1、ＸS2はセレクタトランジスタのゲート電極に接続さ
れたブロックセレクト用ワード線、Ｘ1 〜Ｘ3 はメモリ
セルトランジスタのゲート電極に接続されたワード線、
Ｙはビット線、Ｓはソース線である。メモリアレイは、
ＱS1〜ＱS4、ＱM1〜ＱM6からなるトランジスタブロック
を行列状に複数個並べて構成される。
【０００５】次に、図６、図７に示された従来例により
構成されたメモリアレイの動作について説明する。メモ
リセルトランジスタについては情報“０”または“１”
を記憶させるために、またセレクタトランジスタについ
てはトランジスタブロックを選択させるために、製造工
程中にエンハンスメント型かディプリーション型かに書
き込み（コーディング）が行われる。書き込みは、通常
ではエンハンスメント型であるトランジスタを、そのチ
ャネル領域に不純物をドープしてディプリーション型化
することによっておこなう。図６、図７の例において
は、ドープトチャネル領域６を有するセレクタトランジ
スタＱS1、ＱS4とメモリセルトランジスタＱM3、ＱM5が
ディプリーション型になされている。
構成されたメモリアレイの動作について説明する。メモ
リセルトランジスタについては情報“０”または“１”
を記憶させるために、またセレクタトランジスタについ
てはトランジスタブロックを選択させるために、製造工
程中にエンハンスメント型かディプリーション型かに書
き込み（コーディング）が行われる。書き込みは、通常
ではエンハンスメント型であるトランジスタを、そのチ
ャネル領域に不純物をドープしてディプリーション型化
することによっておこなう。図６、図７の例において
は、ドープトチャネル領域６を有するセレクタトランジ
スタＱS1、ＱS4とメモリセルトランジスタＱM3、ＱM5が
ディプリーション型になされている。
【０００６】ブロックセレクト用ワード線ＸS1、ＸS2が
共に低電位（例えば、０Ｖ）であるとき、そのブロック
はセレクタトランジスタＱS3とＱS2によってディジット
線より切り離される。アレイ内の１ブロックのみを選択
する場合、セレクト用ワード線のうちＸS1かＸS2のいず
れかが高電位（例えば、５Ｖ）になされる。ＸS1が高電
位であるときメモリセルトランジスタＱM1、ＱM2、ＱM3
のブロックが選択され、ＸS2が高電位であるときメモリ
セルトランジスタＱM4、ＱM5、ＱM6のブロックが選択さ
れる。
共に低電位（例えば、０Ｖ）であるとき、そのブロック
はセレクタトランジスタＱS3とＱS2によってディジット
線より切り離される。アレイ内の１ブロックのみを選択
する場合、セレクト用ワード線のうちＸS1かＸS2のいず
れかが高電位（例えば、５Ｖ）になされる。ＸS1が高電
位であるときメモリセルトランジスタＱM1、ＱM2、ＱM3
のブロックが選択され、ＸS2が高電位であるときメモリ
セルトランジスタＱM4、ＱM5、ＱM6のブロックが選択さ
れる。
【０００７】読み出し時には、ワード線Ｘ1 〜Ｘ3 は一
本のみが低電位に、他は高電位に保たれる。このとき低
電位のワード線につながっているメモリセルトランジス
タがエンハンスメント型であればこのチャネルは“ＯＦ
Ｆ”でありディジット線から電流が流れない。逆に、メ
モリセルトランジスタがディプリーション型であればチ
ャネルは“ＯＮ”しディジット線より接地されたソース
線に電流が流れる。この電流の有無を情報“１”および
“０”に対応づけて情報の読み出しを行う。
本のみが低電位に、他は高電位に保たれる。このとき低
電位のワード線につながっているメモリセルトランジス
タがエンハンスメント型であればこのチャネルは“ＯＦ
Ｆ”でありディジット線から電流が流れない。逆に、メ
モリセルトランジスタがディプリーション型であればチ
ャネルは“ＯＮ”しディジット線より接地されたソース
線に電流が流れる。この電流の有無を情報“１”および
“０”に対応づけて情報の読み出しを行う。
【０００８】
【発明が解決しようとする課題】上述した従来のセル構
造の読み出し専用記憶装置では、メモリセルトランジス
タおよびセレクタトランジスタが平面的に配置されてい
るため、セル面積が大きく集積度を高くすることが困難
であるという欠点があった。
造の読み出し専用記憶装置では、メモリセルトランジス
タおよびセレクタトランジスタが平面的に配置されてい
るため、セル面積が大きく集積度を高くすることが困難
であるという欠点があった。
【０００９】
【課題を解決するための手段】本発明の読み出し専用半
導体記憶装置は、一つのゲート電極を共通にしてその上
下にチャネル領域とソース・ドレイン領域とが独立に形
成されているトランジスタセルを、上側のソース・ドレ
イン領域同士、下側のソース・ドレイン領域同士をそれ
ぞれ接続する態様にて、複数個直列に接続して構成した
トランジスタブロックを複数段重ねた構造を有する。
導体記憶装置は、一つのゲート電極を共通にしてその上
下にチャネル領域とソース・ドレイン領域とが独立に形
成されているトランジスタセルを、上側のソース・ドレ
イン領域同士、下側のソース・ドレイン領域同士をそれ
ぞれ接続する態様にて、複数個直列に接続して構成した
トランジスタブロックを複数段重ねた構造を有する。
【００１０】また、もう一つの本発明の読み出し専用半
導体記憶装置は、一つのゲート電極を共通にしてその上
下にチャネル領域とソース・ドレイン領域とが独立に形
成されている半導体薄膜から成るトランジスタセルを、
上側のソース・ドレイン領域同士、下側のソース・ドレ
イン領域同士をそれぞれ接続する態様にて、複数個直列
に接続して構成したトランジスタブロックを複数段重ね
た積層トランジスタブロックを有する。
導体記憶装置は、一つのゲート電極を共通にしてその上
下にチャネル領域とソース・ドレイン領域とが独立に形
成されている半導体薄膜から成るトランジスタセルを、
上側のソース・ドレイン領域同士、下側のソース・ドレ
イン領域同士をそれぞれ接続する態様にて、複数個直列
に接続して構成したトランジスタブロックを複数段重ね
た積層トランジスタブロックを有する。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）は、本発明の第１の参考例を
示す平面図である。図１の（ｂ）、（ｃ）は、それぞれ
図１の（ａ）のＢ−Ｂ線、Ｃ−Ｃ線の断面図である。
て説明する。図１の（ａ）は、本発明の第１の参考例を
示す平面図である。図１の（ｂ）、（ｃ）は、それぞれ
図１の（ａ）のＢ−Ｂ線、Ｃ−Ｃ線の断面図である。
【００１２】同図において、１は表面に不純物が４×１
０16cm-3程度の濃度にドープされているｐ型シリコン基
板、２は膜厚６０００Åのフィールド絶縁膜、３は膜厚
２５０Åの第１のゲート酸化膜、４ａ、４ｂはそれぞれ
膜厚３０００Åの多結晶シリコンからなるメモリセルゲ
ート電極とセレクタゲート電極、５ａは直列トランジス
タブロックのドレイン領域となる不純物拡散層、５ｂは
そのソース領域となる不純物拡散層、５ｃはソース・ド
レイン領域を構成するとともに直列に配置されたトラン
ジスタの接続領域となる不純物拡散層である。これら不
純物拡散層は例えば、基板にＡｓを５×１０20cm-3程度
の濃度に導入して形成される。６は基板と反対導電型の
不純物が１×１０17cm-3程度にドーピングされたドープ
トチャネル領域である。
０16cm-3程度の濃度にドープされているｐ型シリコン基
板、２は膜厚６０００Åのフィールド絶縁膜、３は膜厚
２５０Åの第１のゲート酸化膜、４ａ、４ｂはそれぞれ
膜厚３０００Åの多結晶シリコンからなるメモリセルゲ
ート電極とセレクタゲート電極、５ａは直列トランジス
タブロックのドレイン領域となる不純物拡散層、５ｂは
そのソース領域となる不純物拡散層、５ｃはソース・ド
レイン領域を構成するとともに直列に配置されたトラン
ジスタの接続領域となる不純物拡散層である。これら不
純物拡散層は例えば、基板にＡｓを５×１０20cm-3程度
の濃度に導入して形成される。６は基板と反対導電型の
不純物が１×１０17cm-3程度にドーピングされたドープ
トチャネル領域である。
【００１３】７は高温気相成長法により形成された膜厚
３００Åの第２のゲート酸化膜、８はこのゲート酸化膜
７に開孔されたコンタクト孔、９はアモルファスシリコ
ンを膜厚５００Åに成長させ、その後Ｂを濃度１×１０
16cm-3程度にドープして形成した半導体薄膜、１０はこ
の半導体薄膜に選択的にＡｓ等の不純物を導入して形成
した、ソース・ドレイン領域およびディプリーション型
のチャネル領域を構成する高不純物濃度半導体薄膜であ
り、この高不純物濃度半導体薄膜１０は前述のコンタク
ト孔８を介して不純物拡散層５ａ、５ｂと接続されてい
る。
３００Åの第２のゲート酸化膜、８はこのゲート酸化膜
７に開孔されたコンタクト孔、９はアモルファスシリコ
ンを膜厚５００Åに成長させ、その後Ｂを濃度１×１０
16cm-3程度にドープして形成した半導体薄膜、１０はこ
の半導体薄膜に選択的にＡｓ等の不純物を導入して形成
した、ソース・ドレイン領域およびディプリーション型
のチャネル領域を構成する高不純物濃度半導体薄膜であ
り、この高不純物濃度半導体薄膜１０は前述のコンタク
ト孔８を介して不純物拡散層５ａ、５ｂと接続されてい
る。
【００１４】１１は、気相成長法により形成された膜厚
２０００ÅのＳｉＯ2 膜、１２は、膜厚６０００ÅのＢ
ＰＳＧ膜であって、この２層膜により層間膜が構成され
ている。なお、この下層のＳｉＯ2 膜１１はＢＰＳＧ膜
からの不純物拡散を防止するために設けられた膜であ
る。１３は層間絶縁膜（１１、１２）に形成されたコン
タクト孔、１４は膜厚９０００ÅのＡｌからなる金属配
線である。この金属配線１４はコンタクト孔１３を介し
て、高不純物濃度半導体薄膜１０と接触するビット線で
ある。
２０００ÅのＳｉＯ2 膜、１２は、膜厚６０００ÅのＢ
ＰＳＧ膜であって、この２層膜により層間膜が構成され
ている。なお、この下層のＳｉＯ2 膜１１はＢＰＳＧ膜
からの不純物拡散を防止するために設けられた膜であ
る。１３は層間絶縁膜（１１、１２）に形成されたコン
タクト孔、１４は膜厚９０００ÅのＡｌからなる金属配
線である。この金属配線１４はコンタクト孔１３を介し
て、高不純物濃度半導体薄膜１０と接触するビット線で
ある。
【００１５】この参考例の特徴はメモリセルトランジス
タおよびセレクタトランジスタのチャネルが一つのゲー
ト電極の上下に構成されていることである。すなわち、
ゲート電極４ａおよび４ｂと、その下の下部のソース・
ドレイン領域を構成する不純物拡散層５ａ〜５ｃとをそ
の構成要素とする下部トランジスタ群（ＱS1、ＱS2、Ｑ
M1〜ＱM3）とゲート電極４ａ、４ｂと、その上の半導体
薄膜９、１０とをその構成要素とする上部トランジスタ
群（ＱS3、ＱS4、ＱM4〜ＱM6）とが重なって形成され、
各トランジスタ群において、トランジスタが直列に接続
されて、図６に示す従来例と同様のトランジスタブロッ
クを構成している。そのため、セル面積は従来例の５０
％になり、大幅なセル面積の縮小化が実現されている。
本参考例の等価回路は第７図に示すものと同一であり、
動作および駆動方法も従来例と同様である。
タおよびセレクタトランジスタのチャネルが一つのゲー
ト電極の上下に構成されていることである。すなわち、
ゲート電極４ａおよび４ｂと、その下の下部のソース・
ドレイン領域を構成する不純物拡散層５ａ〜５ｃとをそ
の構成要素とする下部トランジスタ群（ＱS1、ＱS2、Ｑ
M1〜ＱM3）とゲート電極４ａ、４ｂと、その上の半導体
薄膜９、１０とをその構成要素とする上部トランジスタ
群（ＱS3、ＱS4、ＱM4〜ＱM6）とが重なって形成され、
各トランジスタ群において、トランジスタが直列に接続
されて、図６に示す従来例と同様のトランジスタブロッ
クを構成している。そのため、セル面積は従来例の５０
％になり、大幅なセル面積の縮小化が実現されている。
本参考例の等価回路は第７図に示すものと同一であり、
動作および駆動方法も従来例と同様である。
【００１６】本参考例では上層のトランジスタ群に対す
るチャネルドーピングをソース・ドレイン領域への不純
物導入と同時に行っているため、ディプリーション型と
すべきトランジスタＱM6、ＱS3のチャネル領域は、高不
純物濃度半導体薄膜１０により構成されている。
るチャネルドーピングをソース・ドレイン領域への不純
物導入と同時に行っているため、ディプリーション型と
すべきトランジスタＱM6、ＱS3のチャネル領域は、高不
純物濃度半導体薄膜１０により構成されている。
【００１７】図２の（ａ）〜（ｃ）は、本参考例の製造
方法のうち、特に情報を半導体装置内に書き込む製造工
程、すなわちコーディング工程について示した工程毎の
断面図である。最近のＲＯＭのコーディング工程につい
て重要なことは、いかにコーディング工程を半導体装置
製造工程のうち後方で行うことができるかである。これ
はコーディングから製造完了までの工期短縮の要請のた
めである。この要請に応えるため、本参考例では次のよ
うにコーディングを実施する。
方法のうち、特に情報を半導体装置内に書き込む製造工
程、すなわちコーディング工程について示した工程毎の
断面図である。最近のＲＯＭのコーディング工程につい
て重要なことは、いかにコーディング工程を半導体装置
製造工程のうち後方で行うことができるかである。これ
はコーディングから製造完了までの工期短縮の要請のた
めである。この要請に応えるため、本参考例では次のよ
うにコーディングを実施する。
【００１８】図２の（ａ）は半導体薄膜９を気相成長法
により成長させ、Ｂをイオン注入し８００℃で熱処理し
た後の工程断面図である。この時点では、コーディング
は行われてはおらず、半導体薄膜９の不純物濃度は１×
１０16cm-3（ｐ型）である。
により成長させ、Ｂをイオン注入し８００℃で熱処理し
た後の工程断面図である。この時点では、コーディング
は行われてはおらず、半導体薄膜９の不純物濃度は１×
１０16cm-3（ｐ型）である。
【００１９】この後、ユーザからのコードを受注し、そ
れに基づいて２種のコードパターンを作成する。これを
用いて、第１のコード用の厚さ１．５μｍフォトレジス
トマスク１５を形成する。次に、例えばＰを、加速エネ
ルギー５００ｋｅＶ、ドーズ量２×１０13cm-2でイオン
注入する。この結果、マスク１５の開孔部下にドープト
チャネル領域６が形成される。このとき、高注入エネル
ギーの注入不純物は、上部の半導体薄膜９を透過してし
まうので、この半導体薄膜に不純物濃度の変動は起きな
い［図２の（ｂ）］。
れに基づいて２種のコードパターンを作成する。これを
用いて、第１のコード用の厚さ１．５μｍフォトレジス
トマスク１５を形成する。次に、例えばＰを、加速エネ
ルギー５００ｋｅＶ、ドーズ量２×１０13cm-2でイオン
注入する。この結果、マスク１５の開孔部下にドープト
チャネル領域６が形成される。このとき、高注入エネル
ギーの注入不純物は、上部の半導体薄膜９を透過してし
まうので、この半導体薄膜に不純物濃度の変動は起きな
い［図２の（ｂ）］。
【００２０】次に、このフォトレジストマスク１５を剥
離し、第２のコード用のフォトレジストマスク１６を形
成する。この後、例えばＡｓを加速エネルギー３０ｋｅ
Ｖ、ドーズ量５×１０15cm-2でイオン注入する。この結
果、フォトレジストマスク１６の開孔部の半導体薄膜９
は高不純物濃度半導体薄膜１０に変換される。レジスト
マスク下の半導体薄膜の不純物濃度は１×１０16cm-3の
ままであり、この部分はエンハンスメント型トランジス
タのチャネル領域となる［図２の（ｃ）］。
離し、第２のコード用のフォトレジストマスク１６を形
成する。この後、例えばＡｓを加速エネルギー３０ｋｅ
Ｖ、ドーズ量５×１０15cm-2でイオン注入する。この結
果、フォトレジストマスク１６の開孔部の半導体薄膜９
は高不純物濃度半導体薄膜１０に変換される。レジスト
マスク下の半導体薄膜の不純物濃度は１×１０16cm-3の
ままであり、この部分はエンハンスメント型トランジス
タのチャネル領域となる［図２の（ｃ）］。
【００２１】これ以降は、ＳｉＯ2 膜１１、ＢＰＳＧ膜
１２の順に形成し、コンタクト孔１３を開孔した後、金
属配線１４を形成し本実施例の製造を完了する。すなわ
ち、本参考例では、コーディング工程から装置完成ま
で、４マスク工程しか必要とせず短期間で製品の出荷が
可能となる。
１２の順に形成し、コンタクト孔１３を開孔した後、金
属配線１４を形成し本実施例の製造を完了する。すなわ
ち、本参考例では、コーディング工程から装置完成ま
で、４マスク工程しか必要とせず短期間で製品の出荷が
可能となる。
【００２２】図３の（ａ）〜（ｄ）は、本発明の第２の
参考例をコーディング工程での製造方法に従って工程毎
に示した断面図である。図３の（ｂ）までは第１の参考
例と同様にして製造する。フォトレジストマスク１５を
剥離した後、気相成長法により膜厚２０００ÅのＳｉＯ
2 膜１７を成長させる。その後第２のコード用のフォト
レジストマスク１６を形成し、ＳｉＯ2膜１７を選択的
にエッチングする［図３の（ｃ）］。
参考例をコーディング工程での製造方法に従って工程毎
に示した断面図である。図３の（ｂ）までは第１の参考
例と同様にして製造する。フォトレジストマスク１５を
剥離した後、気相成長法により膜厚２０００ÅのＳｉＯ
2 膜１７を成長させる。その後第２のコード用のフォト
レジストマスク１６を形成し、ＳｉＯ2膜１７を選択的
にエッチングする［図３の（ｃ）］。
【００２３】続いて、不純物を先の参考例と同様にイオ
ン注入しフォトレジストマスク１６を剥離する。次に、
例えばＴｉ等の高融点金属を膜厚１０００Åにスパッタ
し、８００℃程度の熱処理を行い半導体薄膜（アモルフ
ァスシリコン膜）と直接接触しているＴｉをシリサイド
化してシリサイド膜１８を形成する。この後に、例えば
ＮＨ4 ＯＨとＨ2 −Ｏ2 の混合液中に浸漬してＳｉＯ2
膜１７上のＴｉを除去する［図３の（ｄ）］。
ン注入しフォトレジストマスク１６を剥離する。次に、
例えばＴｉ等の高融点金属を膜厚１０００Åにスパッタ
し、８００℃程度の熱処理を行い半導体薄膜（アモルフ
ァスシリコン膜）と直接接触しているＴｉをシリサイド
化してシリサイド膜１８を形成する。この後に、例えば
ＮＨ4 ＯＨとＨ2 −Ｏ2 の混合液中に浸漬してＳｉＯ2
膜１７上のＴｉを除去する［図３の（ｄ）］。
【００２４】この後、例えば膜厚８０００ÅのＢＰＳＧ
膜を形成し、熱処理工程、コンタクト孔開孔工程、金属
配線形成工程を経て、第２の参考例による半導体記憶装
置が完成する。本参考例では、半導体薄膜９からなるチ
ャネル領域上を、コーディング工程において既にＳｉＯ
2 膜で覆っているため、層間絶縁膜を先の実施例の場合
のように多層膜にする必要がない。本参考例の特徴は、
上層のトランジスタ群のソース・ドレイン領域が高不純
物濃度半導体薄膜のシリサイド化により低抵抗化されて
いる点である。実験結果によれば、薄膜エンハンスメン
ト型トランジスタは半導体層を薄膜化するにつれてｇm
が大きくなることが明らかにされているが、半導体層の
薄膜化は一般的にはソース・ドレイン領域の寄生抵抗が
増大するためオン電流の低下を招く。しかし本実施例に
よれば、半導体薄膜９、１０を薄膜化して、ｇm の大き
なエンハンスメント型トランジスタを作成してもソース
・ドレイン領域の寄生抵抗問題が起こることはないの
で、大きなオン電流を実現することができる。
膜を形成し、熱処理工程、コンタクト孔開孔工程、金属
配線形成工程を経て、第２の参考例による半導体記憶装
置が完成する。本参考例では、半導体薄膜９からなるチ
ャネル領域上を、コーディング工程において既にＳｉＯ
2 膜で覆っているため、層間絶縁膜を先の実施例の場合
のように多層膜にする必要がない。本参考例の特徴は、
上層のトランジスタ群のソース・ドレイン領域が高不純
物濃度半導体薄膜のシリサイド化により低抵抗化されて
いる点である。実験結果によれば、薄膜エンハンスメン
ト型トランジスタは半導体層を薄膜化するにつれてｇm
が大きくなることが明らかにされているが、半導体層の
薄膜化は一般的にはソース・ドレイン領域の寄生抵抗が
増大するためオン電流の低下を招く。しかし本実施例に
よれば、半導体薄膜９、１０を薄膜化して、ｇm の大き
なエンハンスメント型トランジスタを作成してもソース
・ドレイン領域の寄生抵抗問題が起こることはないの
で、大きなオン電流を実現することができる。
【００２５】図４は本発明の一実施例を示す断面図であ
る。本実施例では、第２のゲート酸化膜７上にＢがドー
プされたアモルファスシリコン膜を形成する段階まで
は、第１、第２の参考例と同様であるのでその説明は省
略する。図４において、９ａはレーザアニールによりア
モルファス状態から単結晶状態への転換がなされた、不
純物濃度が２×１０16cm-3の第１の半導体薄膜、１０ａ
は第１の半導体薄膜９ａにＰを５×１０14cm-2、Ａｓを
５×１０15cm-2注入し、その後熱処理を加えて形成した
ソース・ドレイン領域を構成する第１の高不純物濃度半
導体薄膜、１０ｂは第１の半導体薄膜９ｂにＰ等のｎ型
不純物を１×１０16cm-3程度ドープして形成したディプ
リーション型チャネルを構成する第１のドープトチャネ
ル半導体薄膜である。
る。本実施例では、第２のゲート酸化膜７上にＢがドー
プされたアモルファスシリコン膜を形成する段階まで
は、第１、第２の参考例と同様であるのでその説明は省
略する。図４において、９ａはレーザアニールによりア
モルファス状態から単結晶状態への転換がなされた、不
純物濃度が２×１０16cm-3の第１の半導体薄膜、１０ａ
は第１の半導体薄膜９ａにＰを５×１０14cm-2、Ａｓを
５×１０15cm-2注入し、その後熱処理を加えて形成した
ソース・ドレイン領域を構成する第１の高不純物濃度半
導体薄膜、１０ｂは第１の半導体薄膜９ｂにＰ等のｎ型
不純物を１×１０16cm-3程度ドープして形成したディプ
リーション型チャネルを構成する第１のドープトチャネ
ル半導体薄膜である。
【００２６】１１ａは低温気相成長法により形成した膜
厚１０００ÅのＳｉＯ2 膜、１２ａは膜厚６０００Åの
ＢＰＳＧ膜、１１ｂは低温気相成長法による膜厚１００
０ÅのＳｉＯ2 膜であって、ＳｉＯ2 膜１１ａ、ＢＰＳ
Ｇ膜１２ａ、ＳｉＯ2 膜１１ｂにより第１の層間絶縁膜
が形成されている。
厚１０００ÅのＳｉＯ2 膜、１２ａは膜厚６０００Åの
ＢＰＳＧ膜、１１ｂは低温気相成長法による膜厚１００
０ÅのＳｉＯ2 膜であって、ＳｉＯ2 膜１１ａ、ＢＰＳ
Ｇ膜１２ａ、ＳｉＯ2 膜１１ｂにより第１の層間絶縁膜
が形成されている。
【００２７】９ｂは第１の半導体薄膜９ａと同様に形成
された第２の半導体薄膜、１０ｃは第１の高不純物濃度
半導体薄膜１０と同様に形成された第２の高不純物濃度
半導体薄膜、１０ｄは第２の半導体薄膜９ｂにＰを５×
１０16cm-3程度にドーピングした第２のドープトチャネ
ル半導体薄膜、１９は第２の半導体薄膜の表面を酸化し
て形成した膜厚３００Åの第３のゲート酸化膜、２０
ａ、２０ｂは、それぞれ１０００ÅのＷＳｉと２０００
Åの多結晶シリコンとの積層構造からなる第２のメモリ
セルゲート電極と第２のセレクタゲート電極、２１は高
温気相成長法により形成された膜厚３００Åの第４のゲ
ート酸化膜、９ｃは第１の半導体薄膜９ａと同様に形成
された第３の半導体薄膜、１０ｅは第３の半導体薄膜９
ｃにＡｓを１×１０21cm-3にドーピングした第３の高不
純物濃度半導体薄膜、１１ｃは膜厚１０００Åの低温気
相成長法によるＳｉＯ2 膜、２２は膜厚２００Åの気相
成長法によるシリコン窒化膜、１２ｂは膜厚４０００Å
のＢＰＳＧ膜であって、ＳｉＯ2 膜１１ｃ、シリコン窒
化膜２２、ＢＰＳＧ膜１２ｂより第２の層間絶縁膜が構
成されている。
された第２の半導体薄膜、１０ｃは第１の高不純物濃度
半導体薄膜１０と同様に形成された第２の高不純物濃度
半導体薄膜、１０ｄは第２の半導体薄膜９ｂにＰを５×
１０16cm-3程度にドーピングした第２のドープトチャネ
ル半導体薄膜、１９は第２の半導体薄膜の表面を酸化し
て形成した膜厚３００Åの第３のゲート酸化膜、２０
ａ、２０ｂは、それぞれ１０００ÅのＷＳｉと２０００
Åの多結晶シリコンとの積層構造からなる第２のメモリ
セルゲート電極と第２のセレクタゲート電極、２１は高
温気相成長法により形成された膜厚３００Åの第４のゲ
ート酸化膜、９ｃは第１の半導体薄膜９ａと同様に形成
された第３の半導体薄膜、１０ｅは第３の半導体薄膜９
ｃにＡｓを１×１０21cm-3にドーピングした第３の高不
純物濃度半導体薄膜、１１ｃは膜厚１０００Åの低温気
相成長法によるＳｉＯ2 膜、２２は膜厚２００Åの気相
成長法によるシリコン窒化膜、１２ｂは膜厚４０００Å
のＢＰＳＧ膜であって、ＳｉＯ2 膜１１ｃ、シリコン窒
化膜２２、ＢＰＳＧ膜１２ｂより第２の層間絶縁膜が構
成されている。
【００２８】また、１４ａは、ビット線を構成する、Ａ
ｌからなる金属配線である。ここで、第２の高不純物濃
度半導体薄膜１０ｃは、第１の層間絶縁膜に開孔された
コンタクト孔を介して第１の高不純物濃度半導体薄膜１
０ａに接続され、第３の高不純物濃度半導体薄膜１０ｅ
は、第３、第４のゲート酸化膜１９、２１に開孔された
コンタクト孔を介して第２の高不純物濃度半導体薄膜１
０ｃに接続され、また、金属配線１４ａは、第２の層間
絶縁膜に形成されたコンタクト孔を介して第３の高不純
物濃度半導体薄膜１０ｅに接続されている。
ｌからなる金属配線である。ここで、第２の高不純物濃
度半導体薄膜１０ｃは、第１の層間絶縁膜に開孔された
コンタクト孔を介して第１の高不純物濃度半導体薄膜１
０ａに接続され、第３の高不純物濃度半導体薄膜１０ｅ
は、第３、第４のゲート酸化膜１９、２１に開孔された
コンタクト孔を介して第２の高不純物濃度半導体薄膜１
０ｃに接続され、また、金属配線１４ａは、第２の層間
絶縁膜に形成されたコンタクト孔を介して第３の高不純
物濃度半導体薄膜１０ｅに接続されている。
【００２９】本実施例の特徴は、先の参考例の層間絶縁
膜上に、第２、第３の半導体薄膜、第２のゲート電極、
第３、第４のゲート酸化膜、第２、第３の高不純物濃度
半導体薄膜を形成して、下層の積層トランジスタブロッ
クに、薄膜トランジスタの直列接続体を積層した積層ト
ランジスタブロックを積み重ね、両ブロックを並列に接
続した点である。よって、本実施例の等価回路は図５に
示したものとなる。図５において、ＱM1〜ＱM12 はメモ
リセルトランジスタ、ＱS1〜ＱS8はセレクタトランジス
タ、Ｘ1 〜Ｘ3 およびＺ1 〜Ｚ3 はワード線、ＸS1、Ｘ
S2、ＺS1、ＺS2はセレクト用ワード線である。図５に示
されるように、この等価回路は図７の等価回路のトラン
ジスタブロックをビット線に並列に２個接続したもので
あるので、本実施例は、回路的には従来例および第１の
参考例と同様の駆動方法で使用できる。
膜上に、第２、第３の半導体薄膜、第２のゲート電極、
第３、第４のゲート酸化膜、第２、第３の高不純物濃度
半導体薄膜を形成して、下層の積層トランジスタブロッ
クに、薄膜トランジスタの直列接続体を積層した積層ト
ランジスタブロックを積み重ね、両ブロックを並列に接
続した点である。よって、本実施例の等価回路は図５に
示したものとなる。図５において、ＱM1〜ＱM12 はメモ
リセルトランジスタ、ＱS1〜ＱS8はセレクタトランジス
タ、Ｘ1 〜Ｘ3 およびＺ1 〜Ｚ3 はワード線、ＸS1、Ｘ
S2、ＺS1、ＺS2はセレクト用ワード線である。図５に示
されるように、この等価回路は図７の等価回路のトラン
ジスタブロックをビット線に並列に２個接続したもので
あるので、本実施例は、回路的には従来例および第１の
参考例と同様の駆動方法で使用できる。
【００３０】本実施例は、基板上に構成された積層トラ
ンジスタブロックに薄膜トランジスタの積層体ブロック
を重ねたものであるので、先の参考例よりさらに集積度
が高められている。なお、本実施例では、第２の層間絶
縁膜内にシリコン窒化膜が形成されているが、これは外
部から浸入する可動イオン等の汚染物質の透過を防ぎ薄
膜トランジスタのしきい値の安定化を図るために設けら
れた膜である。この層間絶縁膜構造が、第１、第２の参
考例にも有効であることは勿論である。
ンジスタブロックに薄膜トランジスタの積層体ブロック
を重ねたものであるので、先の参考例よりさらに集積度
が高められている。なお、本実施例では、第２の層間絶
縁膜内にシリコン窒化膜が形成されているが、これは外
部から浸入する可動イオン等の汚染物質の透過を防ぎ薄
膜トランジスタのしきい値の安定化を図るために設けら
れた膜である。この層間絶縁膜構造が、第１、第２の参
考例にも有効であることは勿論である。
【００３１】なお、上記実施例ではメモリセルトランジ
スタは直列に３個しか接続されていないが、本発明にお
いてはこの数は限定されるものでない。また、上記実施
例では、上下に配置されたトランジスタ列はすべて並列
に接続されていたが、必ずしもそのようにする必要はな
く、それぞれのトランジスタ列を異なるビット線に接続
してもよい。トランジスタ列がビット線を共有しない場
合にはトランジスタ列内にセレクタトランジスタを配置
する必要はなくなる。
スタは直列に３個しか接続されていないが、本発明にお
いてはこの数は限定されるものでない。また、上記実施
例では、上下に配置されたトランジスタ列はすべて並列
に接続されていたが、必ずしもそのようにする必要はな
く、それぞれのトランジスタ列を異なるビット線に接続
してもよい。トランジスタ列がビット線を共有しない場
合にはトランジスタ列内にセレクタトランジスタを配置
する必要はなくなる。
【００３２】
【発明の効果】以上説明したように、本発明は、従来、
平面的に配置していたメモリセルトランジスタやセレク
タトランジスタをゲート電極の上下に重ねて設けたもの
であるので、本発明によれば、セル面積を大幅に縮小さ
せ集積度を飛躍的に高めることができる。
平面的に配置していたメモリセルトランジスタやセレク
タトランジスタをゲート電極の上下に重ねて設けたもの
であるので、本発明によれば、セル面積を大幅に縮小さ
せ集積度を飛躍的に高めることができる。
【図１】本発明の第１の参考例の平面図と断面図。
【図２】本発明の第１の参考例のコーディング工程を説
明するための工程断面図。
明するための工程断面図。
【図３】本発明の第２の参考例のコーディング工程を説
明するための工程断面図。
明するための工程断面図。
【図４】本発明の一実施例の断面図。
【図５】本発明の一実施例の等価回路図。
【図６】従来例の平面図と断面図。
【図７】従来例の等価回路図。
１…ｐ型シリコン基板、 ２…フィールド絶縁膜、
３…第１のゲート酸化膜、 ３ａ…ゲート酸化膜、
４ａ…メモリセルゲート電極、 ４ｂ…セレクタ
ゲート電極、 ５ａ〜５ｃ…不純物拡散層、 ６…
ドープトチャネル領域、 ７…第２のゲート酸化膜、
８…コンタクト孔、 ９、９ａ〜９ｃ…半導体薄
膜、 １０、１０ａ、１０ｃ、１０ｅ…高不純物濃度
半導体薄膜、 １０ｂ、１０ｄ…ドープトチャネル半
導体薄膜、 １１、１１ａ〜１１ｃ…ＳｉＯ2 膜、
１２、１２ａ〜１２ｃ…ＢＰＳＧ膜、 １３、１３
ａ…コンタクト孔、 １４、１４ａ、１４ｂ…金属配
線、 １５、１６…フォトレジストマスク、 １７
…ＳｉＯ2 膜、 １８…シリサイド膜、 １９…第
３のゲート酸化膜、 ２０ａ…メモリセルゲート電
極、 ２０ｂ…セレクタゲート電極、 ２１…第４
のゲート酸化膜、 ２２…シリコン窒化膜。
３…第１のゲート酸化膜、 ３ａ…ゲート酸化膜、
４ａ…メモリセルゲート電極、 ４ｂ…セレクタ
ゲート電極、 ５ａ〜５ｃ…不純物拡散層、 ６…
ドープトチャネル領域、 ７…第２のゲート酸化膜、
８…コンタクト孔、 ９、９ａ〜９ｃ…半導体薄
膜、 １０、１０ａ、１０ｃ、１０ｅ…高不純物濃度
半導体薄膜、 １０ｂ、１０ｄ…ドープトチャネル半
導体薄膜、 １１、１１ａ〜１１ｃ…ＳｉＯ2 膜、
１２、１２ａ〜１２ｃ…ＢＰＳＧ膜、 １３、１３
ａ…コンタクト孔、 １４、１４ａ、１４ｂ…金属配
線、 １５、１６…フォトレジストマスク、 １７
…ＳｉＯ2 膜、 １８…シリサイド膜、 １９…第
３のゲート酸化膜、 ２０ａ…メモリセルゲート電
極、 ２０ｂ…セレクタゲート電極、 ２１…第４
のゲート酸化膜、 ２２…シリコン窒化膜。
Claims (8)
- 【請求項１】一つのゲート電極を共通にしてその上下に
チャネル領域とソース・ドレイン領域とが独立に形成さ
れているトランジスタセルを、上側のソース・ドレイン
領域同士、下側のソース・ドレイン領域同士をそれぞれ
接続する態様にて、複数個直列に接続して構成したトラ
ンジスタブロックを複数段重ねた積層トランジスタブロ
ックを有する読み出し専用半導体記憶装置。 - 【請求項２】請求項１記載の積層トランジスタブロック
を行列状に配置し、複数のトランジスタブロックのゲー
ト電極を行方向に接続してワード線とし、複数のトラン
ジスタブロックの最初のドレイン領域を列方向に接続し
てビット線とし、かつ、複数のトランジスタブロックの
最終のソース領域を共通に接続した読み出し専用半導体
記憶装置。 - 【請求項３】前記ワード線は、複数の選択ワード線と複
数のメモリトランジスタワード線とから構成されている
請求項２記載の読み出し専用半導体記憶装置。 - 【請求項４】前記トランジスタブロックの少なくとも上
側のチャネル領域とソース・ドレイン領域とは半導体薄
膜によって構成されている請求項１、２または３記載の
読み出し専用半導体記憶装置。 - 【請求項５】前記トランジスタブロックの少なくとも上
側のチャネル領域とソース・ドレイン領域とは半導体薄
膜によって構成され、かつソース・ドレイン領域を構成
する半導体薄膜はその表面を高融点金属シリサイドによ
って被覆されている請求項１、２または３記載の読み出
し専用半導体記憶装置。 - 【請求項６】一つのゲート電極を共通にしてその上下に
チャネル領域とソース・ドレイン領域とが独立に形成さ
れている半導体薄膜から成るトランジスタセルを、上側
のソース・ドレイン領域同士、下側のソース・ドレイン
領域同士をそれぞれ接続する態様にて、複数個直列に接
続して構成したトランジスタブロックを複数段重ねた積
層トランジスタブロックを有する読み出し専用半導体記
憶装置。 - 【請求項７】請求項６記載のトランジスタブロックを行
列状に配置し、複数のトランジスタブロックのゲート電
極を行方向に接続してワード線とし、複数のトランジス
タブロックの最初のドレイン領域を列方向に接続してビ
ット線とし、かつ、複数のトランジスタブロックの最終
のソース領域を共通に接続した読み出し専用半導体記憶
装置。 - 【請求項８】前記ワード線は、複数の選択ワード線と複
数のメモリトランジスタワード線とから構成されている
請求項７記載の読み出し専用半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03198386A JP3109537B2 (ja) | 1991-07-12 | 1991-07-12 | 読み出し専用半導体記憶装置 |
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