KR960005561B1 - 다중 레벨의 메모리 셀 어레이를 갖는 마스크 프로그램 가능한 독출 전용 메모리 장치 및 그의 제조 방법 - Google Patents
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Abstract
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Description
제1도는 종래의 NAND형 마스크 프로그램가능한 독출 전용 메모리 장치에 사용되는 메모리 셀 어레이의 일부 배열 상태를 도시한 회로도.
제2도는 종래의 NAND형 마스크 프로그램가능한 독출 전용 메모리 장치의 레이아웃을 도시한 평면도.
제3도는 제2도의 라인 A-A를 따라 절취한 종래의 NAND형 마스크 프로그램가능한 독출 전용 메모리 장치의 구조를 도시한 단면도,
제4도는 제2도의 라인 B-B를 따라 절취한 메모리 장치를 다른 각도에 바라본 구조를 도시한 단면도.
제5도는 본 발명에 따른 NAND형 마스크 프로그램가능한 독출 전용 메모리 장치의 배열 상태를 도시한 블럭도.
제6도는 제5도의 도시된 NAND형 마스크 프로그램가능한 독출 전용 메모리 장치에 사용되는 메모리 셀 어레이의 일부 배열 상태를 도시한 회로도.
제7도는 제5도에 도시된 NAND형 마스크 프로그램가능한 독출 전용 메모리 장치의 레이아웃의 일부를 도시한 평면도.
제8도는 라인 C-C를 따라 절취한 NAND형 마스크 프로그램가능한 독출 전용 메모리 장치의 구조를 도시한 단면도.
제9도는 라인 D-D를 따라 절취한 메모리 장치를 다른 각도에 바라본 구조를 도시한 단면도.
제10(a)도 내지 제10(e)도는 제7도에 도시된 마스크 프로그램가능한 독출 전용 메모리 장치를 제조하기 위한 처리 과정을 도시한 단면도.
제11(a)도 내지 제11(d)도는 본 발명에 따른 다른 마스크 프로그램가능한 독출 전용 메모리 장치에 적용되는 다른 처리 과정을 도시한 단면도.
제12도는 본 발명에 따른 다른 마스크 프로그램가능한 독출 전용 메모리 장치의 구조를 도시한 단면도.
제13도는 제12도에 도시된 메모리 서브 어레이의 등가 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : p형 실리콘 기판 12 : 메모리 셀 어레이
12a,12b : 메모리 서브 블럭 13 : 블럭 및 로우 어드레스 디코더부
14 : 컬럼 선택기부 15 : 컬럼 디코더부
16 : 증폭기부 17 : 예비 충전부
18 : 데이타 버퍼부 19 : 절연막
20,22 : 게이트 산화물 막 21a 내지 21e : 폴리실리콘 스트립
23 : 실리콘막 24 : 레벨간 절연막 구조물
본 발명은 마스크 프로그램가능한 독출 전용 메모리 장치에 관한 것으로, 특히 NAND형 마스트 프로그램가능한 독출 전용 메모리 장치에 사용되는 다중 레벨 메모리 셀 어레이에 관한 것이다.
독출 전용 메모리 장치의 집적도는 8메가 비트에서 16메가 비트로 증가되어 왔으며 NAND형 마스크 프로그램가능한 독출 전용 메모리 장치는 집적도의 증가 측면에 따른 관심이 집중되었다.
제1도에는 종래의 NAND형 마스크 프로그램가능한 독출 전용 메모리 장치에 사용되는 메모리 셀 어레이의 일부가 도시되어 있는데, 이는 비트 라인(Y)와 소오스 라인(S) 사이에 병렬 결합된 2개의 메모리 서브 블럭(1a, 및 1b)로 분할되는 메모리 블럭(1)을 포함한다. 제1도에 도시되지는 않았지만, 메모리 셀 어레이는 메모리 블럭(1)과 함께 로우 및 컬럼으로 정렬되는 다수의 메모리 블럭을 포함한다.
메모리 서브 블럭(1a)는 n채널형 스위칭 트랜지스터(Qs1 및 Qs2)와 n채널형 메모리 트랜지스터(Qm1, Qm2 및 Qm3)의 직렬 결합에 의해 구현되고, 또한 다른 메모리 서브블럭(1b)는 n채널형 스위칭 트랜지스터(Q3 및 Q4)와 n채널형 메모리 트랜지스터(Qm4, Qm5 및 Qm6)의 직렬 결합에 의해 구현된다. 각각의 n채널형 스위칭 트랜지스터(Qs1 내지 Qs4)는 증가 모드 또는 감소 모드 중 한 모드로 동작하고 도핑이 n채널형 스위칭 트랜지스터(Qs1 내지 Qs4)의 채널 영역에 대해 선택적으로 수행되어서 n채널형 감소 모드 스위칭 트랜지스터(Qs1 내지 Qs4)를 형성한다. 디코드 신호 라인(Xs1 및 Xs2)는 n채널형 스위칭 트랜지스터(Qs1 내지 Qs3) 및 n채널형 스위칭 트랜지스터(Qs2 내지 Qs4)에 각각 결합되어 증가 모드 또는 감소 모드 중 모드로 동작하는 n채널형 스위칭 트랜지스터(Qs1 내지 Qs4)가 메모리 서브 블럭(1a 및 1b)를 관련 비트 라인(Y)에 결합시킨다. 또한, n채널형 메모리 트랜지스터(Qs1 내지 Qs6)은 증가 모드 또는 감소 모드중 한 모드로 동작하고 n채널형 증가 모드 메모리 트랜지스터(Qm1, Qm2, Qm4 및 Qm6) 및 n채널형 감소 모드 트랜지스터(Qs3 내지 Qs5)의 논리 레벨을 서로 반대이다. 다시 말하면, n채널형 메모리 트랜지스터(Qs1 내지 Qs6)은 불휘발성으로 데이타비트를 저장하는 메모리 셀로서 각각 작용한다. 증가 모드 메모리 트랜지스터(Qm1, Qm2, Qm4 및 Qm6)은 논리 "1" 레벨의 데이타 비트를 나타내고 감소 모드 메모리 트랜지스터(Qs3 내지 Qs5)는 논리 "0"레벨의 데이타 비트를 나타낸다. 또한, 체널 영역에 대해 선택적으로 수행되는 도핑은 감소 모드 트랜지스터를 형성한다. 워드 라인 (WL1, WL2 및 WL3)은 n채널형 메모리 트랜지스터(Qm1및 Qm4 ; Qm2 및 Qm5 ; Qm3 및 Qm6)에 결합되고 양(+)의 고 전압 레벨로 선택적으로 구동된다.
종래 기술의 마스크 프로그램가능한 독출 전용 메모리 장치는 다음과 같이 동작한다. 메모리 서브 블럭(1a 및 1b)들 중 하나를 선택하기 위해서, 디코드 신호 라인(Xs1 및 Xs2)는 양의 고 전압 레벨로 선택적으로 구동되고, 디코드 신호 라인들 중 1개는 저 전압 레벨 또는 0V를 유지하게 된다. 디코드 신호란인(Xs1)이 양의 고 전압 레벨로 구동되면, 메모리 서브 블럭(1b)는 비트 라인(Y)에 결합된다. 그러나 저 전압 레벨의 디코드 서브 라인(Xs2)는 메모리 서브 블럭(1a)가 비트 라인(Y)와 분리되도록 한다. 그 다음, 워드 라인 (WL1 내지 WL3)들중 1개는 저 전압 레벨로 유지됨과 동시에 다른 워드 라인들은 양의 고 전압 레벨로 유지된다. 저 전압 레벨로 유지된 워드 라인은 선택된 메모리 서브 블럭(1a)로부터 n채널형 메모리 트랜지스터(Qm1 내지 Qm3)들 중 1개를 선택한다. 선택된 메모리 트랜지스터가 감소 모드로 동작하면, 임의의 도전성 채널이 선택된 메모리 트랜지스터 내에 형성되고 선택된 메모리 트랜지스터는 비트 라인(Y)에서 소오스 라인(S)까지의 전류 경로를 차단한다. 그러나, n채널형 감소 모드 메모리 트랜지스터는 전류가 선택된 메모리 서브 블럭(1a)를 통해 비트 라인(Y)로부터 소오스 라인(S)로 흐를 수 있게 한다. 그러므로, 선택된 메모리 트랜지스터를 소오스 라인을 비트 라인(Y)에 결합시키거나 차단시키고, 비트 라인(Y) 상의 전압 레벨은 선택적으로 메모리 트랜지스터에 의해 나타나는 데이타 비트에 따라 감소되거나 유지된다. 비트 라인(Y)상의 전압 레벨은 접근 데이타 비트가 논리 "1" 레벨인지 또는 "0" 레벨인지를 알기 위해 모니터된다.
제2도 내지 제4도에 NAND형 마스크 프로그램가능한 독출 전용 메모리 장치의 전형적인 예가 도시되어 있고, NAND형 마스크 프로그램가능한 독출 전용 메모리 장치는 4×1016㎝-3으로 희박하게 도프된 p형 실리콘 기판(2)상에 제조된다. 종래의 마스크 프로그램가능한 독출 전용 메모리 장치의 레이아웃을 보다 용이하게 이해할 수 있도록 하기 위해 붕소 인실리케이트 유리(BPSG)의 표면 안정화 막(3) 및 알루미늄의 비트 라인(Y)가 제2도에서는 제거되어 있다. 두꺼운 필드 절연막(4)는 P형 실리콘 기판(2)의 주 표면 상에 선택적으로 성장되고 p형 실리콘기판(2)의 주 표면 내에 형성 영역(5)를 형성한다. 두꺼운 필드 절연막(4)의 두께는 6000Å 정도이다. 활성 영역(5)는 두께가 250Å 정도인 게이트 산화막(6)으로 덮혀진다 게이튼 산화물막(6) 상에는 두께가 3000Å 인 폴리실리콘스트립(7a,7b,7c,7d 및 7e)가 패터닝된다. 폴리실리콘스트립(7a 내지 7E)는 각각 디코드 신호 라인(Xs1 및 Xs2) 및 워드 라인 (WL1 내지 WL3)으로 동작하고 n채널형 스위칭 트랜지스터(Qs1 내지 Qs4)의 게이트 전극 및 n채널형 메모리 트랜지스터(Qm1 내지 Qm6)의 게이트 전극을 제공한다. 게이트 전극 하부의 활성 영역(5)는 n채널형 스위칭 트랜지스터(Qs1 내지 Qs4)의 채널 영역(CQs1 내지 CQs4) 및 n채널형 메모리 트랜지스터(Qm1 내지 Qm6)의 채널 영역(CQm1 내지 CQm6)으로서 동작하고, 채널 영역(CQs1 내지 CQs4 및 CQm1 내지 CQm6)은 n형 불순물 원자로 선택적으로 도프된다. 이때, 채널 영역(CQm3 CQm5)는 농도가 1×1017㎝-3정도인 n형 불순물 원자로 도프되어 n채널형 메모리 트랜지스터(Qm3 및 Qm5)가 감소모드로 동작할 수 있다.
다른 활성 영역은 n채널형 스위칭 트랜지스터(Qs1 내지 Qs4) 및 n채널형 메모리 트랜지스터(Qm1 내지 Qm6)의 셀 드레인 영역(5a), 셀 소오스 영역(5b) 및 소오스/드레인 영역(5c)를 제공한다. 폴리실리콘스트립(7a 내지 7e)는 표면 안정화막(3)으로 덮혀지고, 졉촉 구멍(3a)는 표면 안정화막(3) 및 게이트 산화물막(6) 내에 형성된다. 그러므로 이들 막(3 및 6)을 관통하는 접촉 구멍으로 인해 비트 라인(Y)는 셀 드레인 영역(5a)와의 지속적인 접촉 상태를 유지할 수 있는데, 이것은 제3도에 도시되어 있다.
그러므로, 종래의 마스크 프로그램가능한 독출 전용 메모리 장치의 메모리셀은 p형 실리콘 기판(2)의 주표면상에 직접 배열되어, p형 실리콘 기판(2)가 메모리 셀의 수에 비례하여 확장된다는 문제점이 생긴다. 다시말하면, 메모리 셀 어레이의 집적도가 증가되면, 2차원 메모리 셀 어레이는 대규모의 실리콘 기판을 필요로하므로 생산성이 떨어진다.
그러므로, 본 발명의 목적은 메모리 셀 어레이가 반도체 칩의 비교적 작은 실 면적을 점유하는 NAND형 마스크 프로그램가능한 독출 전용 메모리 장치를 제공하는 것이다.
이 목적을 달성하기 위해, 본 발명은 3차원 메모리 셀 어레이 구조를 제안한다.
본 발명의 한 특징에 따르면, (a) 증가 모드 또는 감소 모드 들 중 한 모드로 각각 동작하는 다수의 메모리 트랜지스터를 각각 포함하는 제1메모리 셀 그룹이 증가 모드 또는 감소 모드들 중 한 모드로 각각 동작하는 다수의 메모리 트랜지스터를 각각 포함하는 다수의 제2메모리 셀 그룹과 중첩되도록 되어 있는 메모리 셀 어레이, (b) 메모리 셀 어레이에 관련된 다수의 비트 라인, (c) 전류를 공급하기 위해 다수의 비트 라인과 관련되어 제공되는 전류 공급 수단 및 (d) 메모리 셀 어레이와 관련되고 메모리 셀 어레이로부터 메모리 트랜지스터를 선택하는 동작을 하는 다수의 제1어드레싱 라인을 포함하고, 다수의 어드레싱 라인 각각이 제1메모리 셀 그룹들 중 1개의 메모리 트랜지스터들 각각과 제1메모리 셀 그룹들 중 상기 메모리셀 그룹 상부의 제2메모리 셀 그룹의 메모리 트랜지스터로 분할되고 선택된 각 메모리 트랜지스터가 감소 모드로 동작하면 각각의 선택된 메모리 트랜지스터가 전류를 비트 라인들 중 1개의 비트 라인들로부터 소오스 라인으로 흐르도록 하고, 상기 선택된 메모리 트랜지스터가 증가 모드로 동작하면 선택된 다른 메모리 트랜지스터가 전류를 차단하도록 하는 단일 반도체 기판 상에 제조된 마스크 프로그램가능한 독출 전용 메모리 장치가 제공된다.
본 발명의 다른 특징에 따르면, (a) 반도체 기판을 준비하는 단계, (b) 반도체 기판의 주 표면 상에 제1게이트 절연막을 선택적으로 형성하는 단계, (c) 게이트 절연막 상에 다수의 게이트 전극을 간격을 두고 형성하는 단계, (d) 게이트 절연막, 다수의 게이트 전극을 간격을 두고 형성하는 단계, (d) 게이트 절연막, 다수의 게이트 전극 및 제1소오스 드레인 영역이 증가 모드 제1전계 효과 트랜지스터의 직렬 결합 형태로 형성되도록 반도체 기판 내에 제2도전형의 제1소오스 및 드레인 영역을 형성하는 단계, (e) 제2게이트 절연막으로 다수의 게이트 전극을 덮는 단계, (f) 다수의 게인트 전극 상부로 연장하는 방식으로 제2게이트 절연막 상에 제1도전형의 반도체 막을 형성하는 단계, (g) 다수의 게이트 전극으로부터 선택된 선정된 제1게이트 전극 상의 반도체의 일부를 노출시키는 관통 구멍이 있는 반도체 막 상에 제1마스크 막을 제공하는 단계, (h) 제2도전형의 불순물 원자를 상대적으로 큰 가속 에너지로 주입하고, 증가 모드 제1전계 효과 트랜지스터를 감소 모드 제1전계 효과 트랜지스터로 선택적으로 전환시키기 위해 선정된 제1게이트 전극 하부의 반도체 기판을 도핑하는 단계, (i) 제 1마스크 막을 제거하는 단계, (j) 다수의 게이트 전극으로부터 선택된 선정된 제2게이트 전극 상부의 반도체 막의 선정된 부분을 덮는 관통 구멍이 있는 반도체 막 상에 제2마스크 막을 제공하는 단계, (k) 상기 반도체 막 내에 상기 제2도전형의 불순물을 상대적으로 작은 가속 에너지로 주입하고 ; 상기 선정된 부부을 제외한 상기 반도체 막, 상기 선정된 부분 하부의 게이트 전극, 증가 모드 제2전계 효과 트랜지스터의 조합으로 형성된 상기 제2게이트 절연막 및 상기 선정된 부분, 상기 게이트 전극들 중 다른 게이트 전극, 감소 모드 제2전계 효과 트랜지스터의 조합으로 형성되는 상기 제2게이트 절연막 및 상기 선정된 부분을 제외한 상기 반도체 막, 제2전계 효과 트랜지스터의 직렬 결합으로 형성하기 위해 혼용되는 상기 감소 모드 제2전계 효과 트랜지스터 및 상기 증가 모드 제2전계 효과 트랜지스터를 도핑하는 단계 및 (1) 상기 마스크 프로그램가능한 독출 전용 메모리 장치를 완성하는 단계를 포함하는 마스크 프로그램가능한 독출 전용 메모리 장치를 제1도전형 반도체 기판 상에 제조하는 방법이 제공괸다.
이하, 첨부도면을 참조하면 NAND형 마스크 프로그램가능한 독출 전용 메모리 장치의 특징과 장점을 보다 용이하게 이해할 수 있을 것이다.
[제 1 실시예]
제5도를 참조하면, 본 발명이 실시하는 NAND형 마스크 프로그램가능한 독출 전용 메모리 장치가 p형 실리콘 기판(11)상에 제조되고, 3차원으로 구성된 메모리 셀 어레이(12), 컬럼 디코더부(15)와 결합된 컬럼 선택기부(14), 증폭기부(6), 예비 충전부(17) 및 데이타 버퍼부(18)을 포함하고 있다.
메모리 셀 어레이(12)는 후술한 바와 같이 4개의 메모리 서브 블럭으로 분할되는 다수의 메모리 블럭에 의해 구현되고 이 메모리 블럭은 로우 및 컬럼으로 배열된다. 각각의 메모리 블럭은 다수의 메모리 셀을 갖고 있고 각각의 메모리 셀은 불휘발성 방식으로 다수의 데이타 비트를 기억한다. 데이타 비트가 액세스되는 경우에 논리 "0"의 데이타 비트를 기억하는 메모리 셀은 전류 경로를 제공하고, 논리 "1"의 데이타 비트를 기억하는 메모리 셀 내에서 전류 경로가 발생하지 않는다. 메모리 셀 어레이(12)는 라인(Xs1 내지 Xsz)에 각각의 컬럼으로부터 다수의 메모리 블럭들 중 1개의 블럭을 선택하기 위해 사용된다. 메모리 셀 어레이(12)는 다수의 워드 라인 (WL1 내지 WLx)에 관련되고 워드 라인 (WL1 내지 WLx)는 블럭 선택 라인(Xs1 내지 Xsz)와 결합하여 선택 메모리 블럭의 각각으로부터 메모리 셀들 중 1개의 메모리 셀을 선택한다. 메모리 셀 어레이(12)는 다수의 비트 라인(Y1 내지 Yn)과 또한 관련되고 다수의 비트 라인(Y1 내지 Yn)은 각각 메모리 블럭의 로우에 할당된다. 그러므로, 블럭 선택 라인(Xs1 내지 Xsz) 및 워드 라인(WL1 내지 WLx)는 각각의 컬럼으로부터 메모리 셀들 중 1개의 메모리 셀을 선택하고, 셀에 기억된 데이타 비트는 관련 비트 라인에 독출되고, 비트 라인(Y1 내지 Yn)을 메모리 셀 어레이(12)로부터 컬럼 선택기부(14)로 독출되는 데이타 비트를 전달한다.
블럭 및 로우 어드레스 디코더부(13)은 블럭 및 어드레스를 표시하는 어드레스 비트에 응답하여 워드 라인 (WL1 내지 WLx) 뿐만 아니라 블럭 선택 라인(Xs1 내지 Xsz)를 선택적으로 구동시킨다. 그러므로, 블럭 및 로우 어드레스 디코더부(13)은 데이타 비트가 선택 메모리 셀로부터 비트 라인(Y1 내지 Yn)에 독출되도록 한다. 컬럼 어드레스 디코드부(15)는 또한 컬럼 어드레스를 표시하는 어드레스에 응답하고, 컬럼 선택 라인(Ys1 내지 Ysy)를 선택적으로 구동시킨다. 컬럼 선택 라인(Ys1 내지 Ysy)는 컬럼 선택기부(14)에 결합되어, 컬럼 선택기부(14)로 하여금 비트 라인(Y1 내지 Yn)중 1개의 라인을 증폭기부(16)에 접속하게 한다. 예비 충전부(17)은 선택 메모리 셀에 전류를 공급하고, 증폭기부(16)은 선택 메모리 셀이 선택 비트 라인으로부터 소오스 라인(S)에 이르는 전류 경로를 제공하는지의 여부를 조사하기 위해 선택 비트 라인의 전압 레벨을 모니터한다. 선택 비트 라인의 전압 레벨이 감쇠되는 경우에, 증폭기부(16)은 액세스된 데이타 비트를 논리 "0"으로 결정하고 데이타버퍼부(18)에 논리 "0" 레벨의 출력 데이타 비트를 제공한다. 반면에, 선택 메모리 셀이 선택 비트 라인의 전압 레벨을 유지하는 경우에, 증폭기부(16)은 액세스된 데이타 비트를 "1"로 결정하고 데이타 버퍼부(18)는 논리 "1"레벨의 출력 데이타 비트를 제공한다.
메모리 블럭(12a) 중 1개의 블럭이 제6도에 도시되어 있고 비트 라인(Ym) 중 1개의 라인에 연결된다. 메모리 블럭(12a)는 메모리 서브 블럭(12b 및 12c)로 분할되고 블럭 선택 라인(Xs1 및 Xs2) 및 워드 라인 (WL1,WL2 및 WL3)은 메모리 블럭(12a)에 연결된다. 다른 메모리 블럭은 메모리 블럭(12a)의 회로 배열과 유사하므로 더 이상 설명하지 않겠다.
메모리 서브 블럭(12b 및 12c)는 n채널형 메모리 트랜지스터(Qm1/Qm2/ Qm3 및 Qm4/Qm5/Qm6) 뿐만 아니라 n채널형 스위칭 트랜지스터(Q,s1,Qs2,Qs3 및 Qs4)의 직렬 결합으로 구현되고 이 직렬 결합은 관련 비트 라인(Ym) 및 소오스 라인(S) 사이에 결합된다. 블럭 선택 라인(Xs1 및 Xs2)는 n채널형 스위칭 트랜지스터(Qs1 내지 Qs4)의 게이트 전극에 결합되고, 메모리 서브 블럭(12b 및 12c)중 1개의 서브 블럭이 관련 비트 라인(Ym)에 결합되게 한다. 즉, 각각의 n채널형 스위칭 트랜지스터(Qs1 내지 Qs4)는 증가 모드 또는 감소 모드로 동작할 수 있고, 감소 모드는 스위칭 트랜지스터(Qs1 내지 Qs4)내에 설정된다. 메모리 블럭(12b 및 12c)중 1개의 블럭을 선택하기 위해, 블럭 선택 라인(Xs1 및 Xs2)중 한 라인은 저 전압 또는 그라운드 전압 레벨을 유지하고 블럭 선택 라인 (Xs1 및 Xs2)중 다른 라인은 +5V의 고전압 레벨로 구동된다. 양의 고 레벨이 인가된 n채널형 스위칭 트랜지스터는 전이 게이트로서 동작한다. 저 전압 레벨이 인가된 n채널형 스위칭 트랜지스터는 감소 모드로 동작할 수 있고, 관련된 메모리 서브 블럭은 비트 라인(Ym)에 결합되며, 메모리 블럭(12a)로부터 선택된다. 그러나, 저전압이 인가된 n채널형 스위칭 트랜지스터는 증가 모드에서 동작할 수 있고, 관련 메모리 서브 블럭은 관련 비트 라인(Ym)과 분리되고, 메모리 서브 블럭은 액세스될 수 없다.
각각의 n채널형 메모리 트랜지스터(Qm1 내지 Qm6)은 또한 증가 모드 또는 감소 모드 중 한 모드로 동작할 수 있고 워드 라인 (WL1 내지 WL3)은 n채널형 메모리 트랜지스터(Qm1 내지 Qm6)에 선택적으로 결합된다. 워드 라인 (WL1 내지 WL3)은 또한 양의 고 전압 레벨로 선택적으로 구동되고 워드 라인 (WL1 내지 WL3)중 1개의 워드 라인은 그라운드 전압 레벨에 남아 있다, 양의 고전압 레벨로 인가되는 n채널형 메모리 트랜지스터(Qm1 내지 Qm6)은 전이 게이트로서 동작하고, 저 전압 레벨로 인가되는 선택 메모리 서브 블럭 내의 n채널형 메모리 트랜지스터는 설정된 동작 모드에 따랄 관련된 비트 라인(Ym) 및 소오스 라인(S)로부터 전류 경로를 제공하거나 저지한다. 즉, 선택 메모리 서브 블럭 내의 n채널형 메모리 트랜지스터는 감소 모드로 동작할 수 있고 전류는 관련 비트 라인(Ym)으로부터 선택 메모리 서브 블럭을 통해 소오스 라인(S)로 흐르고, n채널 메모리 트랜지스터는 관련 비트 라인(Ym)으로 하여금 전류를 감쇠하게 한다. 그러나, 선택 메모리 서브 블럭 내의 n채널형 메모리 트랜지스터가 증가 모드로 동작하는 경우에, 거기에는 도전 채널이 제공되지 않아서, 전류는 관련 비트 라인(Ym)으로부터 소오스 라인(S)로 전혀 흐르지 못한다. 이 때문에, n채널형 메모리 트랜지스터는 전압 감쇠없이 관련 비트 라인을 유지시키고, 관련 비트 라인(Ym)의 전압 레벨은 선택 n채널형 메모리 트랜지스터에 설정된 동작 모드에 의해 결정된다. 그러므로, n채널형 증가 모드 메모리 트랜지스터는 관련 비트 라인(Ym)에 논리 "1"의 데이타 비트를 제공하고 증가 모드는 논리 "1"의 데이타 비트에 대응한다. 한편, n채널형 감소 모드 메모리 트랜지스터는 관련 비트 라인(Ym)에 논리 "0"의 데이타 비트를 제공하고, 감소 모드는 논리 "0"레벨의 데이타 비트를 표시한다.
이 경우, 워드 라인 (WL1 내지 WL3)은 n채널형 메모리 트랜지스터(Qm1 내지 Qm3)과 n채널형 메모리 트랜지스터(Qm4 내지 Qm6)에 의해 분할되고, 메모리 서브 블럭(12c)는 메모리 서브 블럭(12b)와 중첩된다. 후술되는 바와 같이, n채널형 스위칭 트랜지스터(Qs3 내지 Qs4) 및 n채널형 메모리 트랜지스터(Qm4 내지 Qm6)은 벌크 트랜지스터로서 p형 실리콘 기판(11)의 주 표면에 형성되고, n채널형 스위칭 트랜지스터(Qs1 및 Qs2) 및 n채널형 메모리 트랜지스터(Qm1 내지 Qm3)은 각각 n채널형 스위칭 트랜지스터(Qs3 및 Qs4) 및 n채널형 메모리 트랜지스터 (Qm4 내지 Qm6) 위에 박막 트랜지스터로서 형성된다.
제7도 내지 제9도를 참조하면, 메모리 서브 블럭(12b 및 12c)의 레이아웃 및 구조가 상세히 구조되어 있다. p형 실리콘 기판(11)은 4×1016㎝-3정도로 도프되고 두꺼운 절연막(19)는 p형 실리콘 기판(11)의 주 표면 상에 선택적으로 성장된다. 두꺼운 필드 절연막(19)는 6000Å 의 두께이고, p형 실리콘 기판(11)의 주 표면 내의 활성 영역(11a)를 정한다. 활성 영역(11a)는 250Å 두께인 제2게이트 산화물막(20)을 덮힌다. 활성 영역(11a)는 메모리 서브 블럭(12b 및 12c)의 공통 드레인 영역(11b), 메모리 서브 블럭(12b 및 12c)의 공통 소오스 영역(11c), n채널형 스위칭 트랜지스터(Qs3 및 Qs4) 및 n채널형 메모리 트랜지스터(Qm4 내지 Qm6)용 소오스/드레인 영역(11d), 및 n채널형 스위칭 트랜지스터(Qs3 및 Qs4) 및 n채널형 메모리 트랜지스터(Qm4 내지 Qm6)용 채널 영역(11e)를 제공한다. 공통 드레인 영역(11b), 공통 소오스 영역(11c) 및 소오스/드에인 영역(11d)는 5×1020㎝-3정도인 비소 원자로 도프되고, 채널 영역(11e 내지 11i)는 1×1017㎝-3정도인 n형 불순물로 선택적으로 도프되어 n채널형 트랜지스터(Qs4 및 Qs5)에 도프 채널(11f 및 11h)를 제공한다. 도프된 폴리실리콘 스트립(21a 및 21e)는 채널 영역(11e 내지 11i) 상의 제1게이트 산화물막(20)에 걸쳐 각각 연장하고, 블럭 선택 라인(Xs1 및 Xs2) 및 워드 라인 (WWL1,WL2 및 WL3)으로서 동작하며, n채널형 스위칭 트랜지스터(Qs1 내지 Qs4)의 게이트 전극 및 n채널형 메모리 트랜지스터(Qs1 내지 Qs6)의 게이트 전극으로서 부분적으로 동작한다.
도프된 폴리실리콘 스트립(21a 내지 21e)는 제2게이트 산화물막(22)로 덮히고 제2게이트 산화물막(22)는 고온 기상 성장 공정을 통해 성장한다.
제2게이트 산화물막(22)는 300Å 정도로 얇고, 도프된 폴리실리콘 스트립(21a 및 21e)가 제1 및 제2게이트 산화물막(20 및 22)내로 싸여지도록 제1게이트 산화물막(20)내로 병합된다. 그러나, 제2게이트 산화물막(22)는 도면을 간단하게 하기 위해 제7도로부터 제거되어 있다. 제2게이트 산화물막(22) 상에서 1×1016㎝-3정도의 붕소 도핑이 뒤따르는 비정질 실리콘의 성장 공정을 통해 형성된 실리콘막(23)을 성장시킨다. 실리콘막(23)은 500Å 의 두께이고 제1게이트 산화물막(20)내에 형성되는 접촉 구멍을 통해 공통 드레인 영역(11b) 및 공통 소오스 영역(11c)와 지속적인 접촉 상태를 유지한다. 실리콘막(23)은 메모리 서브블럭(23a)의 공통 드레인 영역(23a), 메모리 서브 블럭(23b)의 공통 소오스 영역(23b), n채널형 스위칭 트랜지스터(Qs1및 Qs2) 및 n채널형 스위칭 트랜지스터(Qm1 내지 Qm3)용 소오스/드레인 영역(23c), 및 n채널형 스위칭 트랜지스터(Qs1 및 Qs2) 및 n채널형 모리 트랜지스터(Qm1 내지 Qm3)용 채널 영역(23d,23e,23f 및 23h)를 제공한다. 이 경우에, 감소 모드 트랜지스터용 채널 도핑은 소오스/드레인 영역(23c)와 더불어 수행되고, 농후하게 도프된 실리콘 스트립(23)은 소오스/드레인 영역(23c)와 불순물 농도에서 동일한 채널 영역(23d 및 23h)로 작용한다.
실리콘막(23)은 이산화 실리콘막(24a) 및 붕소 인실리케이트 유리막(24d)로 구현되는 레벨간 절연막 구조물(24)로 덮히고 접촉 구멍(24c)는 레벨간 절연막 구조물(24)내에 형성된다. 알루미늄 비트 라인(Ym)은 레벨간 절연막 구조물(24)에 걸쳐 연장하고 9000Å 의 두께를 갖는다. 비트 라인(Ym)은 접촉 구멍(24c)를 통과하여 실리콘막(23)의 공통 드레인 영역(23a)와 접촉되고 공통 드레인 영역(11b)와도 접촉된다.
그러므로, 마스크 프로그램가능한 독출 전용 메모리와 결합되는 메모리 셀 어레이(12)는 3차원 구조로 배열되어 구성되고 종래의 마스크 프로그램가능한 독출 전용 메모리 장치와 결합되는 2차원 메모리 셀과 비교하여 실 면적의 반을 점유한다.
제10(a)도 내지 제10(c)도를 참조하여 본 발명에 따른 마스크 프로그램가능한 독출 전용 메모리 장치를 제조하기 위한 공정 순서가 이하에 기술되어 있다. 공정 순서는 먼저 p형 실리콘 기판(11)을 준비하고 두꺼운 필드 절연막(19)는 예를 들어 LOCOS 공정과 같은 선택적인 산화 기술을 통해 p형 실리콘 기판(11)의 주표면에 선택적으로 성장된다. 두꺼운 제1게이트 산화물막(20)은 활성 영역(23) 위에 열적으로 성장되고 폴리실리콘은 구조물의 전체 표면 위에 피착된다. 폴리실리콘막은 석판 인쇄 기술을 이용하여 패턴화되고 폴리실리콘 스트립(21a 내지 21e)는 제1게이트 산화물막(20)상에 형성된다. 그러나, 어떤 채널 도핑도 아직 수행되지 않는다. 이 단계의 최종 구조물이 제10(a)도에 도시되어 있다.
마스크로서 폴리실리콘 스트립(21a 내지 21e)을 사용하면, n형 불순물 원자는 p형 실리콘 기판(11)내로 이온 주입되고 공통 드레인 영역(11b), 공통 소오스영역(11c), 소오스/드레인 영역(11d)는 제10(b)도에 도시된 바와 같이 활성 영역(11a)내에 형성된다.
제2게이트 산화물막(22)는 폴리실리콘 스트립(21a 내지 21e)상에 성장되고, 접촉 구멍은 제1게이트 산화물막(20) 내에 형성되어 공통 드레인 영역(11b) 및 공통 소오스 영역(11c)를 노출시킨다. 비정질 실리콘은 기판의 전체 표면 위에 피착되고 붕소는 비정질 실리콘막 내로 도핑된다. 도핑 후에, 비정질 실리콘막이 결정화되도록 어닐링이 수행된다. 그러므로, 비정질 실리콘막으로부터 형성된 실리콘막(23)은 p형이고 적당한 석판 인쇄 기술을 이용하여 패턴화되며 제1게이트 산화물막(20)내에 형성된 접촉 구멍을 통해 공통 드레인 영역(11b) 및 공통 소오스 영역(11c)와 접촉하여 유지된다. 이 단계의 최종 구조물이 제10(c)도에 도시되어 있는데, 마스크 프로그램가능한 독출 전용 메모리의 주문을 받을 때 까지는 제조 과정을 계속해서 유지하게 된다.
제조자가 마스크 프로그램가능한 독출 전용 메모리를 설계 사양에 따라 주문받는 경우에, 제조자는 메모리 셀 어레이(12)를 주문에 따라 프로그램하고 마스크 프로그램가능한 독출 전용 메모리 장치를 완성한다. 상세하게 말하면, 포토레지스트 용액은 1.5미크론의 포토레지스트 막을 형성하기 위해 제10(c)도에 도시된 바와 같이 구조물 상에 스핀되고 포토레지스트 막은 사진 석판 기술에 의해 패턴 회로에 제1포토 마스크막(31)을 형성한다. 제1포토 마스크막(31)은 구멍 (31a 및 31b)를 통해 폴리실리콘 스트립(21b 및 21d)위에 실리콘막(23)의 제1선정된 부분, 즉 n채널형 스위칭 트랜지스터(Qs4)의 게이트 전극 및 n채널형 메모리 트랜지스너(Qm5)의 게이트 전극을 갖고 있다. 인 원자는 500KeV의 가속 에너지 하에 2×1013㎝-2의 도즈량으로 이온 주입되고 인 원자는 채널 영역(11f 및 11h)로 침투한다. 그러므로, 채널 영역(11f 및 11h)는 n채널형 불순물 원자로 도프되고 n채널형 스위칭 트랜지스터(Qs4) 및 n채널형 메모리 트랜지스터(Q5m)로 하여금 감소 모드에서 동작하게 한다. 그러나, 실리콘막(23)에는 인 원자가 투과되어 p형으로 유지된다. 이 단계의 최종 구조물이 제10(d)도에 도시되어 있다.
그 다음, 제1포토 마스크막(31)이 벗겨지고 포토레지스트 용액은 전체 구조물 상에 다시 스핀된다. 이 포토레지스트 용액은 포토레지스트막을 생성하고 이 포토레지스트 막은 제2포트 마스크막(32) 내에 패턴화 된다. 포토 마스크 막(32)는 폴리실리콘 스트립(21b,21c 및 21d)상의 실리콘막(23)의 선정된 부분을 피복하고 구명을 통해 방출되는 다른 실리콘막(23)을 갖고 있다. 비소 원자는 30KeV의 가속 에너지 하에 5×1015㎝-2의 도즈량으로 다른 실리콘막(23) 내로 이온 주입되고, 비소 원자는 이러한 작은 가속 에너지 하에 실리콘막(23)을 거의 침투하지 못한다. 그러므로, 노출된 실리콘막(23)은 n형 불순물 원자로 도프되고 노출된 실리콘막(23)은 공통 드레인 영역(23a), 공통 소오스 영역(23b), 소오스/드레인 영역(23c) 및 도프된 채널 영역(23d 및 23h)를 제공한다. 그러나, 제2포토 마스크막(32)는 채널 영역(23e,23f 및 23g)를 비소 원자로부터 방지하고 p형으로 유지된다. 그러므로, 하부 메모리 서브 블럭(12c) 뿐만 아니라 상부 메모리 서브 블럭(12b)도 가속 에너지를 변경시킴으로써 실리콘막(23)을 형성한 후에 프로그램된다. 이 단계의 최종 구조물이 제10(e)도에 도시되어 있다.
n채널형 스위칭 트랜지스터(Qs1 내지 Qs4) 및 n채널형 메모리 트랜지스터(Qm1 내지 Qm6)의 완성 후, 레벨간 절연막 구조물(24)가 형성되고 비트 라인(Ym)은 제8도를 참조하여 상기 기술된 바와 같이 공통 소오스 및 드레인 영역(11b/23a 및 11c/23b)와 접촉한다.
[제 2 실시예]
이제, 제11(a)도 내지 11(d)도를 참조하여, 다른 처리 과정이 도시되어 있다. 제2실시예를 구현하는 처리 과정의 일차 단계는 제10(a)도 내지 제10(c)도에 도시된 것과 유사하고, 제11(a)도 및 제11(b)도는 각각 제10(c)도 및 제10(d)도에 대응한다.
제1실시예를 구현하는 마스크 프로그램가능한 독출 전용 메모리 장치의 막 및 영역에 대응하는 제2실시예의 막 및 영역에는 제1실시예의 것과 동일한 참조 번호가 사용되었다. 상세하게는, 제2게이트 산화막(22)를 형성한 후, 실리콘막(23)이 제2게이트 산화물막(22)상에 형성되고, 제11(a)도에서 알 수 있는 바와 같이, 공통 드레인 영역(11b) 뿐만 아니라, 공통 소오스 영역(11c)와의 접촉 상태를 유지하기 위해 폴리실리콘 스트립(21a 내지 21e) 상으로 연장한다.
포토레지스트 용액은 전체 표면 상에서 스핀되고 패턴화되어 포토레지스트 마스트(41)을 형성한다. 제11(b)도에 도시된 바와 같이 포토레지스트 마스크(41)은 폴리실리콘 스트립(21b 및 21d) 상의 실리콘막(23)을 노출시키고 다른 실리콘막(23)은 덮는다. 제1실시예와 유사하게 큰 가속 에너지 하에서 이온 주입이 수행되고, 도프된 채널 영역(11f 및 11h)가 소오스/드레인 영역(11d) 사이에 형성된다.
포토레지스트 마스크(41)은 벗겨지고, 이산화 실리콘이 기상 성장 공정을 통해 2000Å 두께로 전체 표면상에 피착되어 이산화 실리콘막(42)를 형성한다. 포토레지스트 용액은 구조물의 전체 표면 상에 스핀되고, 포토레지스트 막은 포토레지스터 마스크(43)으로 패턴화된다. 포토레지스트 마스크(43)은 폴리실리콘 스트립(21b 내지 21d) 상의 이산화실리콘막(42)로 덮혀지고, 다른 이산화 실리콘막(42)는 노출시킨다. 포토레지스트 마스크(43)을 이용하여, 이산화 실리콘막(42)는 제11도에 도시된 바와 같이 선택적으로 에칭되어 제거되고, 이온 주입의 제1실시예와 유사하게 작은 가속 에너지 하에서 수행된다. 그러면, 도프 채널 영역(23d 및 23h), 공통 소오스 및 드레인 영역(23a 및 23b) 및 소오스/드레인 영역(23c)가 실리콘막(23)가 실리콘막(23) 내에 형성된다.
포토레지스트 마스크(43)이 벗겨지고, 티타늄이 1000Å 두께로 스퍼터링된다. 800℃에서 열 처리가 수행되고 지속적으로 실리콘막(23)과 접촉되어 있는 티타늄 막으로부터 티타늄 실리사이드 막(44)가 형성된다. 티타늄 실리사이드 막(44)를 형성한 후, 나머지 티타늄 막은 NH4및 H2-O2의 용액으로 제거된다. 마지막으로, 붕소 인실리케이트 유리막(도시되지 않음)이 800Å 두께로 전체 표면 상에 피착된 다음, 어닐링된다. 접촉 구멍이 붕소 인실리케이트 유리막 내에 형성되어 붕소 인실리케이트 유리막 상의 비트 라인의 공통 소오스 영역(11b)와 접촉되게 된다.
이산화 실리콘막(42)는 레벨간 절연막을 붕소 인실리케이트 유리만으로 구현하고, 티타늄 실리사이드 막은 제2레벨 메모리 서브 블럭 양단의 저항을 감소시킨다. 일반적으로, 증가 모드 박막 트랜지스터는 실리콘막의 두께를 감소시킨 만큼 상호콘덕턴스가 증가한다. 그러나, 실리콘 박막의 그의 소오스/드레인 영역에 결합된 기생 캐패시턴스를 증가시키므로, 이 영역을 통과하는 전류량을 감소시킨다. 그러나, 제2실시예를 구현하는 마스크 프로그램가능한 독출 전용 메모리 장치는 티타늄 실리사이드 마게 의해 구현되는 박막 트랜지스터를 갖고 있어서, 실리사이드 막는 기생 캐패시턴스가 없어진다. 이러한 이유 때문에, 박막 트랜지스터를 통과하는 전류량을 희생시키지 않아서 큰 상호컨덕턴스를 얻을 수 있다.
[제 3 실시예]
이제 제12도를 참조하면, 본 발명이 실시하는 다른 마스크 프로그램가능한 독출 전용 메모리 장치가 p형 실리콘 기판(51) 상에 제조된다. 제3실시예를 구현하는 마스크 프로그래가능한 독출 전용 메모리 장치에는 4레벨로 배열로 메모리 셀 어레이가 있다.
공통 소오스 영역(52a), 공통 드레인 영역(52b), 소오스/드레인 영역(52c), n형 도프 체널 영역(52d및 52e) 및 비도프 채널 영역(52f,52g 및 21h)가 p형 실리콘 기판(51)의 주 표면 영역 내에 형성되고, 제1게이트 산화물 막(53)은 p형 실리콘 기판(51)의 주 표면을 덮는다. 폴리실리콘 스트립(54a 내지 54e)는 제1게이트 산화물 막(53) 상으로 연장하고 제2게이트 산화물 막(55)로 덮혀진다. 공통 소오스 영역(52a), 공통 드레인 영역(52b), 소오스/드레인 영역(52c), n형 도프 채널 영역(52d 및 52e), 비도프 채널 영역(52f 내지 52h), 제1게이트 산화물 막(53), 폴리실리콘 스트립(54a 내지 54e)는 조합되어 각각 증가 모드 또는 감소 모드로 동작하는 n채널형 스위칭 트랜지스터 및 n채널형 메모리 트랜지스터의 직렬 결합에 의해 제1레벨 메모리 서브 블럭이 형성된다.
제2게이트 산화물막(55) 상에서 레이저 어닐링에 의해 비정질 실리콘막으로부터 결정화되는 제1실리콘 막(56)이 연장한다. 제1실리콘막(56)은 농도가 2×1016㎝-3정도인 붕소로 도프되고 제1실리콘막(56)의 접촉 영역(56a 및 56b)는 제1게이트 산화물 막(53) 내에 각각 형성된 접촉 구멍을 통해 공통 드레인 영역(52a) 및 공통 소오스 영역(52b)와 지속적으로 접촉된다. 접촉 영역(56a 및 56b)는 5×1014㎝-2의 도즈량의 인 원자로 도프될 뿐만 아니라, 5×1015의 도즈량의 비소 원자로 도프되고, 도핑 단계 후에 접촉 영역(56a 및 56b)에 대해 열 처리가 행해진다. 도프 채널(56c 및 56d)가 감소 모드 트랜지스터를 위해 제1실리콘막(56)내에 형성되고 농도가 1×1016㎝-2정도인 원자로 도프된다. 비도프 채널 영역(56e,56f 및 56g)가 제1실리콘막(56) 내에 형성되고, 증가 모드 트랜지스터의 일부를 형성한다. 폴리실리콘 스트립(54a 및 내지 54e), 제2게이트 산화물막(55) 및 제1실리콘막(56)이 조합되어 각각의 증가 모드 또는 감소 모드 들중 한 모드로 동작하는 n채널형 스위칭 트랜지스터와 n채널형 메모리 트랜지스터의 직렬 결합에 의해 구현되는 제2레벨 메모리 서브 블럭이 형성된다.
제2레벨 메모리 서브 블럭은 기상 성장 공정에 의해 1000Å 두께로 피착된 이산화 실리콘막(57)로 덮히고, 이산화 실리콘막(57)은 6000Å 두께의 붕소 인실리케이트 유리막(58)로 덮힌다. 붕소 인실리케이트 유리막(58)은 저압 기상 성장 공정에 의해 1000Å 두께로 피착되는 이산화 실리콘막(59)로 덮힌다. 이산화 실리콘(57 및 59) 및 붕소 인실리케이트 유리막(58)은 조합되어 제1레벨간 절연막 구조물을 형성한다.
제1실리콘막(56)과 유사하게 비정질 실리콘막으로부터 결정화되는 제2실리콘막(60)이 제1레벨간 절연막 구조물 상에 형성된다. 제2실리콘막(60)은 초기에 붕소 원자로 도프되고, 접촉 영역(60a 및 60b), 도프 채널 영역(60c 및 60d) 및 소오스/드레인 영역(60e)를 형성하기 위해 n형 불순물 원자로 선택적으로 도프된다. 그러나, 비도프 채널 영역(60f,60g 및 60h)는 증가 모드 트랜지스터를 위해 실리콘막(60) 내에 그대로 남아 있게 된다. 도프 채널 영역(60c 및 60d)에는 농도가 5×1016㎝-3정도인 농후한 인이 부여된다. 제3게이트 산화물막(61)은 실리콘막(60)으로 덮히며, 두께는 300Å 정도로 얇다. 복합 와이어링 라인(62a 내지 62e)는 간격을 두고 제3게이트 산화물 막(61) 상으로 연장하고, 복합 와이어링 라인(62a 내지 62e)는 폴리실리콘 스트립(54a 내지 54e)와 유사하게 블럭 선택 라인 및 워드 라인으로서 동작한다. 각각의 복합 와이어링 라인(62a 내지 62e)는 약 1000Å 두께의 텅스텐 실리사이드 막으로 형성된다. 복합 와이어링 (62a 내지 62e)는 "폴리사이드 구조물"이라고도 한다. 실리콘막(60), 제3게이트 산화물 막(61) 및 복합 와이어링(62a 내지 62e)는 조합되어 감소 모드 또는 증가 모드 들 중 한 모드로 동작하는 제3레벌 메모리 서브 블럭은 n채널 스위칭 트랜지스터와, n채널 메모리 트랜지스터의 직렬 결합에 의해 형성된다.
복합 와이어링(62a 내지 62e)는 약 300Å 두께의 제4게이트 산화물막(63)으로 덮히고, 제4게이트 산화물 막(63)은 고온 기상 성장 방법으로 피착된다. 제3실리콘막(64)는 제1실리콘막(56)과 유사하게 형성되고 비소 원자가 제3실리콘막(64) 내에 1×1021㎝-3정도로 도프되어 접촉 영역(64a 및 64b), 소오스/드레인 영역(64c) 및 도프 채널 영역(64d,64e 및 64f)를 형성한다. 그러나, 비도프 채널 영역(64g 및 64h)는 제3실리콘막(64)내에 그대로 남아 있게 된다. 복합 와이어링(62a 내지 62e), 제4게이트 산화물 막(63) 및 제3실리콘막(64)는 조합되어 감소 모드 또는 증가 모드 들 중 한 모드로 동작하는 직렬 결합된 n채널형 스위칭 트랜지스터와 n채널형 메모리 트랜지스터에 의해 구현되는 제4레벨 메모리 서브 블럭이 형성된다.
제3실리콘막(64)는 약 100Å 의 이산화 실리콘막(65)로 더ㅍ히고, 이산화 실리콘막(65)는 저온 기상 성장 방법을 사용하여 피착된다. 기상 성장 방법을 이용하여, 실리콘 질화막(66)이 약 200Å 두께인 이산화 실리콘막(65) 상에 피착된다. 붕소 인실리케이트 유리막(67)은 두께가 4000Å 인 실리콘 질화물 막(66) 상에 피착되고, 이산화 실리콘막(65), 실리콘 질화물 막(66) 및 붕소 인실리케이트 유리막(67)은 대체로 제2레벨간 절연막 구조물을 구성한다. 깊은 접촉 구멍이 제2레벨간 절연막 구조물, 제3게이트 산화물 막(61), 제1레벨인 절연막 구조물 및 제1게이트 산화물 막(53)을 관통되고, 붕소 인실리케이트 유리막(67) 상의 알루미늄의 비트 라인(Yk)는 깊은 접촉 구멍을 통해 접촉 라인(64a,60a 및 56a)와 접촉되어 있어서, 공통 드레인 영여(52a)와의 접촉 관계가 유지된다.
제12도에 도시된 메모리 블럭은 제13도에 도시된 비트 라인(YK)와 소오스 라인(S) 사이에 결합된 4개의 메모리 서브 블럭(70a,70b,70c 및 70d)로 분할되고, 메모리 서브 블럭은 제1레벨 내지 제4레벨 메모리 스브 블럭에 각각 대응한다. 메모리 서브 블럭(70a 및 70b) 각각은 2개의 n채널형 스위칭 트랜지스터(Qs1/Qs2 또는 Qs3/Qs4) 및 3개의 n채널형 메모리 트랜지스터(Qm1/Qm2/Qm3 또는 Qm4/Qm5/Qm6)에 의해 구현되고, 메모리 서브 블럭(70c 및 70d) 각각은 2개의 n채널형 스위칭 트랜지스터(Qs5/Qs6 또는 Qs7/Qs8) 및 3개의 n채널형 메모리 트랜지스터(Qm7/Qm8/Qm9 또는 Qm10/Qm11/Qm12)에 의해 구현된다. 폴리실리콘 스트립(54a 내지 54e)는 각각 블럭 선택 라인(Xs1/Xs2) 및 워드 라인 (WL1 내지 WL3)으로서 동작하고, 블럭 선택 라인(Xs1/Xs2) 및 워드 라인 (WL1 내지 WL3)은 각각 n채널형 스위칭 트랜지스터(Qs1/Qs2)와 n채널형 스위칭 트랜지스터(Qs3/Qs4)에 의해 그리고 n채널형 메모리 트랜지스터(Qm1 내지 Qm3)과 n채널형 메모리 트랜지스터(Qm4 내지 Qm6)에 의해 분할된다. 복합 라인(62a 내지 62e)는 각각 블럭 선택 라인(Xs3/Xs4) 및 워드 라인 (WL4 내지 WL6)으로서 동작하고, 블럭 선택 라인(Xs3/Xs4) 및 워드 라인 (WL4 내지 WL6)은 각각 n채널형 스위칭 트랜지스터(Qs5/Qs6)과 n채널형 스위칭 트랜지스터(Qs7/Qs8)에 의해 그리고 n채널형 메모리 트랜지스터(Qm7 내지 Qm9)와 n채널형 메모리 트랜지스터(Qm10 내지 Qm12)에 의해 분할된다. 제13도에 도시된 메모리 블럭은 메모리 블럭(12a)와 유사하게 액세스될 수 있으므로, 단순화를 위해 더 이상의 설명은 하지 않는다. 4레벨 메모리 서브 블럭(70a 내지 70d)의 프로그래밍 또는 코딩은 제1실시예의 것과 유사하다.
즉, 제3실리콘막(64)의 형성 후에, 제조자는 컴퓨터가 메모리 셀 어레이 프로그래밍 리스트를 제공할 때까지 제조 공정을 중단한다. 프로그래밍 단계에서 제조자는 제3실리콘막(64)상에 제1마스크층을 제공하고, 도프 채널 영역(52d 및 52e)를 형성하기 위해 불순물이 p형 실리콘 기판 내에 이온이 대단히 큰 가속 에너지로 주입된다. 제1마스트충을 제거한 후에, 제2마스크층이 제3실리콘막(64)상에 제공되고 도프 채널 영역(56c 및 56d)를 형성하기 위해 큰 가속 에너지하에서 제1실리콘막(56) 내에 이온 주입된다. 제2마스크층이 벗겨지고, 제3마스크층이 제3실리콘막(64) 상에 형성된다. 불순물이 중간 가속 에너지 하에서 제2실리콘막(60) 내에 이온 주입되고, 도프 채널 영역(60c 및 60d)가 제2실리콘막(60) 내에 형성된다. 제3마스크층이 제거되고, 제4마스크층이 제3실리콘막(64) 상에 제공된다. 불순물이 작은 가속 에너지 하에서 제3실리콘막(64) 내에 이온 주입되고 도프 채널 영역(64d,64e 및 64)가 제3실리콘막(64)내에 형성된다.
그러므로 상기 와 같이 배열된 메모리 블럭은 실제의 실 면적을 감소시키고, 마스크 프로그램가능한 독출 전용 메모리 장치는 실리콘 기판을 확장시키지 않고서 집적도 면에서 더욱 개선된다. 실리콘 질화물 막(66)은 박막 트랜지스터의 메모리 서브 블럭(70d)에 있어서의 바람직하지 않은 이온의 이동을 방지하여, 임계 레벨이 안정되게 한다.
본 발명의 특정 실시예가 도시되고 기술되었으나, 본 발명은 본 분야의 숙련된 기술자들에 의해 본 발명의 원리 및 범위를 벗어나지 않고서 다양하게 변형 및 변경될 수 있다. 예를 들어, 기술된 도전형은 반전된 형태로 가능하며, 메모리 서브 블럭은 4레벨 이상으로 선택될 수 있다. 각 메모리 서브 블럭은 3개 이상의 메모리 트랜지스터를 포함할 수 있고 각 비트 라인은 메모리 서브 블럭에 의해 분할되지 않아도 된다. 만약 그렇게 한다면 스위칭 트랜지스터가 관련된 비트 라인 및 직렬 메모리 트랜지스터를 사이에 삽입되지 않는다.
Claims (9)
- (a) 증가 모드 또는 감소 모드로 각각 동작하는 다수의 메모리 트랜지스터를 각각 포함하는 다수의 메모리 셀 그룹을 갖는 메모리 셀 어레이(12), (b) 상기 메모리 셀 어레이(12)와 관련된 다수의 비트 라인(Y1 내지 Yn), (c) 상기 다수의 비트 라인(Y1 내지 Yn)에 전류를 공급하기 위한 전류 공급 수단(17) 및 (d) 상기 메모리 셀 어레이(12)와 관련되고 상기 메모리 셀 어레이(12)로부터 메모리 트랜지스터를 선택하도록 동작하는 다수의 제1어드레싱 라인을 포함하고, 상기 선택된 메모리 트랜지스터가 상기 가속 모드로 각각 동작하면 각각의 상기 선택된 메모리 트랜지스터가 전류를 비트 라인들 중 1개의 비트 라인으로부터 소오스 라인으로 흐르도록 하고, 상기 선택된 다른 메모리 트랜지스터가 증가 모드로 동작하면 상기 선택된 다른 메모리 트랜지스터가 전류를 차단하도록 하는 단일 반도체기판 상에 제조된 마스크 프로그램가능한 독출 전용 메모리 장치에 있어서, 상기 다수의 메모리 블럭이 다수의 제 1메모리 셀 그룹(12d/12e) 및 다수의 제2메모리 셀 그룹(12b/12c)를 포함하고, 상기 다수의 베1메모리 셀 그룹이 상기 다수의 제2메모리 셀 그룹과 중첩되며, 상기 다수의 어드레싱 라인(WL1 내지 WLx) 각각이 상기 제1메모리 셀 그룹중 한 그룹의 상기 각 메모리 트랜지스터(Qm4/Qm5/Qm6 ; Qm10/Qm11/Qm12)와 상기 제1메모리 셀 그룹의 상기 그룹에 걸쳐 있는 제2메모리 셀 그룹의 상기 각 메모리 트랜지스터(Qm1/Qm2/Qm3 ; Qm7/Qm8/Qm9)에 의해 분할되는 것을 특징으로 하는 마스크 프로그램가능한 독출 전용 메모리 장치.
- 제1항에 있어서, 상기 다수의 제1메모리 셀 그룹 각각이 상기 제1메모리 셀 그룹 각각의 상기 다수의 메모리 트랜지스터에 결합되고 최소한 1개의 블럭 선택 신호 라인(Xs1/Xs3 ; Xs2/Xs4)에 의해 게이트된 최소한 1개의 스위칭 트랜지스터(Qs3/Qs4 ; Qs7/Qs8)로 이루어지고, 상기 다수의 제2메모리 셀 그룹 각각이 상기 제2메모리 셀 그룹 각각의 상기 다수의 메모리 트랜지스터에 결합되고 최소한 1개의 블럭 선택 신호 라인(Xs1/Xs3 ; Xs2/Xs4)에 의해 게이된 최소한 1개의 스위칭 트랜지스터(Qs1/Qs2 ; As5/As6)으로 이루어지며, 상기 제1메모리 셀 그룹 각각의 최소한 1개의 상기 스위칭 트랜지스터가 상기 제2메모리 셀 그룹 각각의 상기 1개 이상의 스위칭 트랜지스터와 중첩되는 것을 특징으로 하는 마스크 프로그램가능한 독출 전용 메모리 장치.
- 제1항에 있어서, 상기 제1메모리 셀 그룹의 상기 메모리 트랜지스터(Qm4 내지 Qm6 ; Qm10 내지 Qm12)가 단일 반도체 기판에 형성된 소오스 영역 및 드레인 영역(11c/11d), 상기 소오스 영역과 드레인 영역 사이의 상기 단일 반도체 기판의 주 표면을 덮고 있는 제1게이트 절연막 및 상기 다수의 제1어드레싱 라인(WL/W13/W15)들 중 한 어드레싱 라인의 일부에 의해 형성되는 게이트 전극으로 이루어지고, 상기 제2메모리 셀 그룹의 상기 각 메모리 트랜지스터(Qm1 내지 Qm3 ; Qm7 내지 Qm9)가 상기 다수의 제1어드레싱 라인을 덮고 있는 제2게이트 절연막(23) 및 상기 다수의 제1어드레싱 라인들 중 한 라인의 양측 상의 상기 제2게이트 절연막에 걸쳐 연장하는 반도체 막(23)내에 형성되는 소오스 영역 및 드레인 영역(23b/23c)로 이루어지는 것을 특징으로 하는 마스크 프로그램가능한 독출 전용 메모리 장치.
- 제3항에 있어서, 상기 제1메모리 셀 그룹의 최소한 1개의 상기 스위칭 트랜지스터(Qs3/Qs4 ; Qs7/Qs8)이 상기 반도체 기판에 형성된 소오스 영역 및 드레인 영역(11b/11d), 상기 소오스 영역과 드레인 영역 사이의 상기 단일 반도체 기판의 주표면을 덮고 있는 제1게이트 절연막(20) 및 최소한 1개의 상기 블럭 선택 신호 라인(Xs1/Xs3 ; Xs2/Xs4)의 일부분에 의해 형성되는 게이트 전극으로 이루어지고, 상기 제2메모리셀 그룹의 최소한 1개의 상기 스위칭 트랜지스터(Qs1/Qs2 ; Qs5/Qs6)이 최소한 1개의 상기 블럭 선택 신호 라인 위로 연장하는 제2게이트 절연막(22) 및 최소한 1개의 상기 블럭 선택 신호 라인의 양측 상의 상기 반도체 막(23)에 형성되는 소오스 영역 및 드레인 영역(23a/23c)로 이루어지는 것을 특징으로 하는 마스크 프로그램가능한 독출 전용 메모리 장치.
- 제1항에 잇어서, 상기 감소 모드로 동작하는 각각의 제2메모리 셀 그룹의 상기 메모리 트랜지스터가 채널 영역(23d/23h) 및 고융점 금속 실리사이드 막 내에 형성된 소오스 및 드레인 영역(23c)를 포함하는 것을 특징으로 하는 마스크 프로그램가능한 독출 전용 메모리 장치.
- 제1항에 잇어서, 상기 다수의 제2메모리 셀 그룹 각각이 증가 모드 또는 감소 모드로 각각 동작하는 다수의 메모리 트랜지스터를 갖는 제3메모리 셀 그룹 상에 배치된 제1레벨간 절연막(57/58/59)로 덮혀지고, 상기 제3메모리 셀 그룹의 상기 다수의 메모리 트랜지스터가 상기 제3메모리 셀 그룹 상에 제공되는 제4메모리 셀 그룹의 다수의 메모리 트랜지스터로 분할되는 다수의 제2어드레싱 라인(62a 내지 62e)와 연결되어 있는 것을 특징으로 하는 마스크 프로그램가능한 독출 전용 메모리 장치.
- (a) 반도체 기판을 준비하는 단계, (b) 상기 반도체 기판의 주 표면 상에 제1게이트 절연막을 선택적으로 성장시키는 단계, (c) 상기 게이트 절연막 상에 다수의 게이트 전극을 간격을 두고 형성하는 단계, (d) 상기 게이트 절연막, 상기 다수의 게이트 전극 및 제1소오스 및 드레인 영역이 조합되어 직렬 결합의 증가 모드 제1전계 효과 트랜지스터의 직렬 조합 형태로 형성되도록 상기 반도체 기판내에 제2도전형의 제1소오스 및 드레인 영역을 형성하는 단계를 포함하는 제1도전형의 반도체 기판 상에 마스크 프로그램가능한 독출 전용 메모리 장치를 제조하는 방법에 있어서, (e) 상기 단계(d)후에 다수의 게이트 전극을 제2게이트 절연막을 덮는 단계, (f) 상기 다수의 게이트 전극의 걸쳐 연장하도록 상기 제2게이트 절연막상에 상기 제2도전형의 반도체 막을 형성하는 단계, (g) 상기 다수의 게이트 전극으로부터 선택된 제1의 선정된 게이트 전극에 걸쳐 상기 반도체의 일부를 노출시키는 관통 구멍이 있는 상기 반도체 막에 제1마스크 막을 제공하는 단계, (h) 상기 제2도전형의 불순물 원자를 상대적으로 큰 가속 에너지로 주입하고, 상기 증가 모드 제1전계 효과 트랜지스터를 상기 감소 모드 제1전계 효과 트랜지스터로 선택적으로 전환시키기 위해 상기 제1의 선정된 게이트 전극 하부의 반도체 기판을 도핑하는 단계, (i) 상기 제1마스크 막을 제거하는 단계, (j) 상기 다수의 게이트 전극으로부터 선택된 제2의 선정된 게이트 전극에 걸쳐 상기 반도체 막의 선정된 부분을 덮고 있는 관통 구멍이 있는 반도체 막 상에 제2마스크 막을 제공하는 단계, (k) 상기 반도체 막 내에 상기 제2도전형의 불순물을 상대적으로 작은 가속 에너지로 주입하고 ; 상기 선정된 부분을 제외한 상기 반도체 막, 상기 선정된 부분 하부의 게이트 전극, 증가 모드 제2전계 효과 트랜지스터의 조합으로 형성된 상기 제2게이트 절연막 및 상기 선정된 부분, 상기 게이트 전극들 중 다른 게이트 전극, 감소 모드 제2전계 효과 트랜지스터의 조합으로 형성되는 상기 제2게이트 절연막 및 상기 선정된 부분을 제외한 상기 반도체 막, 제2전계 효과 트랜지스 및 상기 증가 모드 제2전계 효과 트랜지스터를 도핑하는 단계 및 (l) 상기 마스크 프로그램가능한 독출 전용 메모리 장치를 완성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
- 제7항에 있어서, 상기 단계(j)가, (j-1) 전체 표면에 걸쳐 산화물 막을 피착하는 단계, (j-2) 상기 제2마스크막(43)을 형성하기 위해 포토레지스트막을 패터닝하는 단계 및 (j-3) 상기 반도체막(23)을 노출시키기 위해 상기 산화물막(42)를 패터닝하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제7항에 있어서, 상기 단계(l)이, (1-l) 상기 제2마스크막(43)을 제거하는 단계, (1-2) 상기 반도체막(23) 상에 남아있는 상기 산화물 막(42) 및 노출된 반도체 막(23)상에 고융점 금속 막(44)를 피착하기 위한 단계 및 (1-3) 상기 고융점 금속 막을 형성하기 위해 상기 고융점 금속 막 상에 배치된 상기 반도체 막(23)에 열을 가하는 단계를 포함하는 것을 특징으로 하는 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7554140B2 (en) | 2006-10-10 | 2009-06-30 | Samsung Electronics Co., Ltd. | Nand-type non-volatile memory device |
| US7701771B2 (en) | 2006-08-04 | 2010-04-20 | Samsung Electronics Co., Ltd. | Memory device including 3-dimensionally arranged memory cell transistors and methods of operating the same |
Families Citing this family (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE1008052A3 (nl) * | 1994-01-31 | 1996-01-03 | Philips Electronics Nv | Halfgeleiderinrichting. |
| JP2581453B2 (ja) * | 1994-05-26 | 1997-02-12 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| US5721169A (en) * | 1996-04-29 | 1998-02-24 | Chartered Semiconductor Manufacturing Pte Ltd. | Multiple storage planes read only memory integrated circuit device and method of manufacture thereof |
| KR100210846B1 (ko) * | 1996-06-07 | 1999-07-15 | 구본준 | 낸드셀 어레이 |
| KR100197520B1 (ko) * | 1996-08-16 | 1999-06-15 | 구본준 | 다층구조의 롬셀 구조 및 제조방법 |
| EP0925609B1 (en) * | 1996-09-10 | 2004-12-08 | Macronix International Co., Ltd. | Stacked read-only memory |
| US5835396A (en) * | 1996-10-17 | 1998-11-10 | Zhang; Guobiao | Three-dimensional read-only memory |
| TW307048B (en) * | 1996-11-22 | 1997-06-01 | United Microelectronics Corp | High density read only memory structure and manufacturing method thereof |
| US5895241A (en) * | 1997-03-28 | 1999-04-20 | Lu; Tao Cheng | Method for fabricating a cell structure for mask ROM |
| US6159800A (en) * | 1997-04-11 | 2000-12-12 | Programmable Silicon Solutions | Method of forming a memory cell |
| US5888853A (en) * | 1997-08-01 | 1999-03-30 | Advanced Micro Devices, Inc. | Integrated circuit including a graded grain structure for enhanced transistor formation and fabrication method thereof |
| US6768165B1 (en) | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US6185121B1 (en) * | 1998-02-26 | 2001-02-06 | Lucent Technologies Inc. | Access structure for high density read only memory |
| US6348711B1 (en) | 1998-05-20 | 2002-02-19 | Saifun Semiconductors Ltd. | NROM cell with self-aligned programming and erasure areas |
| US6215148B1 (en) | 1998-05-20 | 2001-04-10 | Saifun Semiconductors Ltd. | NROM cell with improved programming, erasing and cycling |
| CN1099695C (zh) * | 1998-09-24 | 2003-01-22 | 张国飙 | 三维只读存储器及其制造方法 |
| US7157314B2 (en) | 1998-11-16 | 2007-01-02 | Sandisk Corporation | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| US6429063B1 (en) | 1999-10-26 | 2002-08-06 | Saifun Semiconductors Ltd. | NROM cell with generally decoupled primary and secondary injection |
| US6424569B1 (en) | 2000-02-25 | 2002-07-23 | Advanced Micro Devices, Inc. | User selectable cell programming |
| US6205055B1 (en) | 2000-02-25 | 2001-03-20 | Advanced Micro Devices, Inc. | Dynamic memory cell programming voltage |
| US6297988B1 (en) | 2000-02-25 | 2001-10-02 | Advanced Micro Devices, Inc. | Mode indicator for multi-level memory |
| US6219276B1 (en) | 2000-02-25 | 2001-04-17 | Advanced Micro Devices, Inc. | Multilevel cell programming |
| US6707713B1 (en) | 2000-03-01 | 2004-03-16 | Advanced Micro Devices, Inc. | Interlaced multi-level memory |
| US8575719B2 (en) | 2000-04-28 | 2013-11-05 | Sandisk 3D Llc | Silicon nitride antifuse for use in diode-antifuse memory arrays |
| US6490204B2 (en) | 2000-05-04 | 2002-12-03 | Saifun Semiconductors Ltd. | Programming and erasing methods for a reference cell of an NROM array |
| JP2002368141A (ja) * | 2001-06-06 | 2002-12-20 | Sony Corp | 不揮発性半導体メモリ装置 |
| US7098107B2 (en) | 2001-11-19 | 2006-08-29 | Saifun Semiconductor Ltd. | Protective layer in memory device and method therefor |
| US6583007B1 (en) | 2001-12-20 | 2003-06-24 | Saifun Semiconductors Ltd. | Reducing secondary injection effects |
| US20040001355A1 (en) * | 2002-06-27 | 2004-01-01 | Matrix Semiconductor, Inc. | Low-cost, serially-connected, multi-level mask-programmable read-only memory |
| US7005350B2 (en) * | 2002-12-31 | 2006-02-28 | Matrix Semiconductor, Inc. | Method for fabricating programmable memory array structures incorporating series-connected transistor strings |
| US7505321B2 (en) | 2002-12-31 | 2009-03-17 | Sandisk 3D Llc | Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same |
| US7233522B2 (en) * | 2002-12-31 | 2007-06-19 | Sandisk 3D Llc | NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same |
| US6879505B2 (en) * | 2003-03-31 | 2005-04-12 | Matrix Semiconductor, Inc. | Word line arrangement having multi-layer word line segments for three-dimensional memory array |
| US7233024B2 (en) | 2003-03-31 | 2007-06-19 | Sandisk 3D Llc | Three-dimensional memory device incorporating segmented bit line memory array |
| US6822903B2 (en) * | 2003-03-31 | 2004-11-23 | Matrix Semiconductor, Inc. | Apparatus and method for disturb-free programming of passive element memory cells |
| US7221588B2 (en) * | 2003-12-05 | 2007-05-22 | Sandisk 3D Llc | Memory array incorporating memory cells arranged in NAND strings |
| US20050128807A1 (en) * | 2003-12-05 | 2005-06-16 | En-Hsing Chen | Nand memory array incorporating multiple series selection devices and method for operation of same |
| US7023739B2 (en) * | 2003-12-05 | 2006-04-04 | Matrix Semiconductor, Inc. | NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same |
| US7054219B1 (en) | 2005-03-31 | 2006-05-30 | Matrix Semiconductor, Inc. | Transistor layout configuration for tight-pitched memory array lines |
| US7142471B2 (en) * | 2005-03-31 | 2006-11-28 | Sandisk 3D Llc | Method and apparatus for incorporating block redundancy in a memory array |
| US7272052B2 (en) * | 2005-03-31 | 2007-09-18 | Sandisk 3D Llc | Decoding circuit for non-binary groups of memory line drivers |
| US7359279B2 (en) * | 2005-03-31 | 2008-04-15 | Sandisk 3D Llc | Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers |
| KR100673019B1 (ko) * | 2005-12-12 | 2007-01-24 | 삼성전자주식회사 | 적층 구조를 가지는 낸드형 비휘발성 메모리 장치, 그 형성방법 및 동작 방법 |
| KR100689842B1 (ko) * | 2006-01-06 | 2007-03-08 | 삼성전자주식회사 | 강유전체막을 정보저장요소로 채택하는 플래시 메모리소자들 및 그 제조방법들 |
| KR100796642B1 (ko) | 2006-01-27 | 2008-01-22 | 삼성전자주식회사 | 고집적 반도체 장치 및 그 제조 방법 |
| US7646622B2 (en) * | 2006-03-23 | 2010-01-12 | Toshiba America Research, Inc. | Memory based computation systems and methods of using the same |
| US8084347B2 (en) * | 2008-12-31 | 2011-12-27 | Sandisk 3D Llc | Resist feature and removable spacer pitch doubling patterning method for pillar structures |
| KR101822962B1 (ko) * | 2010-02-05 | 2018-01-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| EP2915161B1 (en) | 2012-11-05 | 2020-08-19 | University of Florida Research Foundation, Inc. | Brightness compensation in a display |
| WO2014085410A1 (en) * | 2012-11-30 | 2014-06-05 | University Of Florida Research Foundation, Inc. | Ambipolar vertical field effect transistor |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4142176A (en) * | 1976-09-27 | 1979-02-27 | Mostek Corporation | Series read only memory structure |
| US4305139A (en) * | 1979-12-26 | 1981-12-08 | International Business Machines Corporation | State detection for storage cells |
| JPS584969A (ja) * | 1981-06-30 | 1983-01-12 | Fujitsu Ltd | 半導体装置 |
| JPS5851427A (ja) * | 1981-09-22 | 1983-03-26 | 関西電力株式会社 | 直流しや断器 |
| US4602354A (en) * | 1983-01-10 | 1986-07-22 | Ncr Corporation | X-and-OR memory array |
| US4603341A (en) * | 1983-09-08 | 1986-07-29 | International Business Machines Corporation | Stacked double dense read only memory |
| JPS63160267A (ja) * | 1986-12-24 | 1988-07-04 | Hitachi Ltd | 半導体集積回路装置 |
| US4980861A (en) * | 1987-01-16 | 1990-12-25 | Microchip Technology Incorporated | NAND stack ROM |
| JP2623122B2 (ja) * | 1988-08-05 | 1997-06-25 | 株式会社リコー | 三次元構造の半導体メモリ装置 |
| JP2509706B2 (ja) * | 1989-08-18 | 1996-06-26 | 株式会社東芝 | マスクｒｏｍの製造方法 |
| US5126290A (en) * | 1991-09-11 | 1992-06-30 | Micron Technology, Inc. | Method of making memory devices utilizing one-sided ozone teos spacers |
-
1991
- 1991-07-12 JP JP03198386A patent/JP3109537B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-08 DE DE69230017T patent/DE69230017T2/de not_active Expired - Fee Related
- 1992-07-08 EP EP92111609A patent/EP0522539B1/en not_active Expired - Lifetime
- 1992-07-11 KR KR1019920012397A patent/KR960005561B1/ko not_active IP Right Cessation
-
1994
- 1994-09-14 US US08/305,745 patent/US5429968A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7701771B2 (en) | 2006-08-04 | 2010-04-20 | Samsung Electronics Co., Ltd. | Memory device including 3-dimensionally arranged memory cell transistors and methods of operating the same |
| US7554140B2 (en) | 2006-10-10 | 2009-06-30 | Samsung Electronics Co., Ltd. | Nand-type non-volatile memory device |
| US7709323B2 (en) | 2006-10-10 | 2010-05-04 | Samsung Electronics Co., Ltd. | Methods of forming nand-type nonvolatile memory devices |
Also Published As
| Publication number | Publication date |
|---|---|
| US5429968A (en) | 1995-07-04 |
| EP0522539A2 (en) | 1993-01-13 |
| DE69230017D1 (de) | 1999-10-28 |
| EP0522539B1 (en) | 1999-09-22 |
| DE69230017T2 (de) | 2001-03-29 |
| JPH0521758A (ja) | 1993-01-29 |
| JP3109537B2 (ja) | 2000-11-20 |
| EP0522539A3 (ko) | 1994-04-20 |
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| JPH09232449A (ja) | マスクｒｏｍ |
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