KR20060057821A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 장치 및 그 제조 방법을 제공한다. 이 반도체 장치는 반도체기판, 상기 반도체기판 상에 형성되는 하부 트랜지스터들, 상기 하부 트랜지스터들이 형성된 반도체기판 상에 배치되는 복수개의 반도체패턴들, 상기 반도체패턴 상에 형성되는 상부 트랜지스터 구조체, 상기 반도체기판 및 상기 반도체패턴들 사이에 배치되는 층간절연막들 및 상기 층간절연막들을 관통하여 상기 하부 트랜지스터들과 상기 상부 트랜지스터 구조체를 전기적으로 연결시키는 배선 구조체들을 구비한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor Device And Method Of Fabricating The Same}
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2a 내지 도 10a는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해, 도 1의 점선 I-I'를 따라 보여지는 단면을 공정 단계에 따라 도시한 공정 단면도들이다.
도 2b 내지 도 10b는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해, 도 1의 점선 II-II'를 따라 보여지는 단면을 공정 단계에 따라 도시한 공정 단면도들이다.
도 11은 본 발명의 제 2 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 12a 내지 도 16a는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해, 도 11의 점선 I-I'를 따라 보여지는 단면을 공정 단계에 따라 도시한 공정 단면도들이다.
도 12b 내지 도 16b는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해, 도 11의 점선 II-II'를 따라 보여지는 단면을 공정 단계에 따 라 도시한 공정 단면도들이다.
도 17은 본 발명에 따른 반도체 장치의 주변 회로 영역을 설명하기 위한 공정단면도이다.
도 18은 본 발명의 제 1 실시예에 따른 낸드 플래시 메모리의 동작을 설명하기 위한 전압 조건표이다.
도 19는 본 발명의 제 2 실시예에 따른 낸드 플래시 메모리의 동작을 설명하기 위한 전압 조건표이다.
본 발명은 반도체 장치에 관한 것으로, 보다 자세하게는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다(integrated). 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 이러한 고집적화를 위해서는, 상기 반도체 장치를 구성하는 상기 전자 부품들을 더욱 미세하게 형성할 필요가 있다. 상기 전자 부품들의 미세화 수준은 반도체 장치의 제조 공정 기술(특히, 포토리쏘그래피 기술)의 발전 속도에 의해 결정되기 때문에, 상기 반도체 장치의 고집적화를 위해서는 진보된 공정 기술의 개발이 요구된다. 비록 진보된 공정 기술의 개발은 모든 반도체 제조 회사들이 추구하는 기술적 과제이지만, 이를 위해서는 막대한 비용과 긴 개발 기간이 소요되기 때문에 상기 반도체 장치의 집적도의 증가 속도는 제한적이다.
상기 미세 패턴 형성 기술은 제한적이지만 진보되고 있음에도 불구하고, 누설 전류의 문제(the issue of leakage current)로 인해, 플래시 메모리(FLASH Memory)와 같은 반도체 장치는 더 이상 셀 트랜지스터의 채널 길이를 줄이기 어려운 기술적 한계에 직면하고 있다. 상기 플래시 메모리의 읽기 동작에 있어서, 프로그램된 셀 트랜지스터는 소정의 기준 전류(reference current)보다 적은 크기의 전류 만을 허용해야 한다. 하지만, 상기 셀 트랜지스터의 누설 전류는 상기 셀 트랜지스터의 크기가 감소함에 따라 더불어 증가한다. 이러한 누설 전류는 상기 셀 트랜지스터의 게이트 선폭 및 채널 길이가 감소함으로써 발생하는 쇼트 채널 효과의 한 유형으로, 상기 플래시 메모리의 셀 트랜지스터가 프로그램된 상태인지를 확인할 수 없도록 만든다. 이에 따라, 상기 셀 트랜지스터의 누설 전류를 줄이지 못하면, 플래시 메모리의 단위 셀의 면적(특히, 상기 셀 트랜지스터의 채널 길이)은 더 이상 줄어들기 어렵다.
상기 플래시 메모리의 한 종류인 낸드 플래시 메모리는, 이러한 누설 전류에 따른 제한에 더하여, 감지가능한 최소 전류의 한계(the limitation of the minimum sensible current)라는 집적도의 증가를 방해하는 또다른 기술적 제한을 갖는다. 상기 낸드 플래시 메모리는 현존하는 반도체 장치 중에서 가장 높은 집적도를 가지면서, 스트링 선택 트랜지스터, 접지 선택 트랜지스터 및 이들 사이에 배치되는 복수개의 셀 트랜지스터들을 구비한다. 이러한 낸드 플래시 메모리의 한 예는 "A 2 Gb NAND flash memory with 0.044 μm2 cell size using 90 nm flash technology"라는 제목으로 2002년 IEDM 919-922쪽에 발표된 논문에 개시되고 있다. 이러한 낸드 플래시 메모리의 구조에 따르면, 상기 두 선택 트랜지스터들 사이에 배치되는 셀 트랜지스터들의 수가 증가할수록, 전체 셀 어레이 영역에서 차지하는 상기 선택 트랜지스터들의 면적은 줄어든다. 나아가, 선택 트랜지스터들의 점유 면적이 감소할 수록, 상기 낸드 플래시 메모리의 집적도는 증가될 수 있다.
하지만, 직렬로 연결되는 셀 트랜지스터들의 개수가 증가할 경우, 읽기 동작에서 저항이 증가하여 소정의 셀에서의 읽기 전류가 센싱 회로에서 감지할 수 있는 전류의 최소 크기보다 작아지는 문제가 발생한다. 이 경우, 정상적인 읽기 동작이 수행될 수 없기 때문에, 현재 대부분의 낸드 플래시 메모리에서 상기 선택 트랜지스터들 사이에 배치되는 셀 트랜지스터의 수는 32개로 제한되고 있다. 결과적으로, 상기 감지가능한 최소 전류의 한계는 상기 낸드 플래시 메모리에서 상기 선택 트랜 지스터들이 점유하는 면적을 줄일 수 없게 만드는 원인이 되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화된 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화된 플래시 메모리를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 최소 전류 한계에 따른 제한없이 집적도를 증가시킬 수 있는 낸드 플래시 메모리를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 집적도를 증가시킬 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 최소 전류 한계에 따른 제한없이 집적도를 증가시킬 수 있는 동작 방식을 갖는 낸드 플래시 메모리를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 최소 전류 한계에 따른 제한없이 집적도를 증가시킬 수 있는 낸드 플래시 메모리의 제조 방법을 제공하는 데 있다.
상기 일 기술적 과제를 달성하기 위하여, 본 발명은 다층 구조로 형성된 반도체 패턴들을 갖는 반도체 장치를 제공한다. 이 반도체 장치는 반도체기판, 상기 반도체기판 상에 형성되는 하부 트랜지스터들, 상기 하부 트랜지스터들이 형성된 반도체기판 상에 배치되는 복수개의 반도체패턴들, 상기 반도체패턴 상에 형성되는 상부 트랜지스터 구조체, 상기 반도체기판 및 상기 반도체패턴들 사이에 배치되는 층간절연막들, 및 상기 층간절연막들을 관통하여 상기 하부 트랜지스터들과 상기 상부 트랜지스터 구조체를 전기적으로 연결시키는 배선 구조체들을 구비한다.
본 발명에 따르면, 상기 반도체기판은 단결정 실리콘 웨이퍼이고, 상기 반도체패턴들은 상기 반도체기판으로부터 에피택시얼 성장된 단결정 실리콘막이다. 또한, 상기 반도체패턴들은 적어도 두 개의 다른 높이에 배치됨으로써 다층 구조를 형성한다.
본 발명의 실시예들에 따르면, 상기 상부 트랜지스터 구조체는 상기 반도체패턴의 상부에 배치되는 복수개의 메모리 게이트 전극들, 상기 메모리 게이트 전극들과 상기 반도체패턴 사이에 개재되는 메모리 게이트 절연막들 및 상기 메모리 게이트 전극들 사이의 상기 반도체패턴에 형성되는 메모리 불순물 영역들을 포함한다. 이때, 상기 메모리 게이트 전극은 차례로 적층된 부유 게이트 전극, 게이트 층간절연막 패턴 및 제어 게이트 전극을 포함할 수 있다. 한편, 상기 반도체패턴들 사이에는 상기 반도체기판으로부터 수직하게 연장된 에피택시얼 씨드 패턴들이 배치된다.
상기 반도체패턴들의 두께는 상기 반도체기판보다 얇다. 본 발명의 일 실시예에 따르면, 소정의 반도체패턴에 형성되는 상기 메모리 불순물 영역의 두께는 상기 반도체패턴과 같다. 본 발명의 다른 실시예에 따르면, 소정의 반도체패턴에 형성되는 상기 메모리 불순물 영역의 두께는 상기 반도체패턴보다 얇다.
또한, 상기 하부 트랜지스터들은 복수개의 메모리 트랜지스터들 및 복수개의 기능 트랜지스터들 중에서 선택된 적어도 한 개의 트랜지스터를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 장치는 셀 어레이 영역 및 주변 회로 영역을 갖는 반도체기판, 상기 반도체기판의 셀 어레이 영역 상에 배치되는 선택 라인들, 상기 선택 라인들이 형성된 반도체기판의 셀 어레이 영역 상에 배치되는 복수개의 반도체패턴들 및 상기 반도체패턴들의 상부에 배치되되 상기 선택 라인에 평행한 복수개의 워드 라인들을 구비한다. 상기 워드 라인들 사이의 상기 반도체패턴 내에는 메모리 불순물 영역들이 형성되고, 상기 선택 라인들 양 옆의 반도체기판 내에는 기판 불순물 영역들이 형성된다. 이에 더하여, 상기 반도체기판 및 상기 반도체패턴들 사이에는 상기 워드 라인들 및 상기 선택 라인들을 덮는 층간절연막들이 배치된다. 상기 메모리 불순물 영역들과 상기 기판 불순물 영역은 배선 구조체에 의해 전기적으로 연결된다.
본 발명의 실시예들에 따르면, 상기 반도체기판으로부터 상기 반도체패턴들 사이로 수직하게 연장된 에피택시얼 씨드 패턴들 및 상기 층간절연막 상에 배치되어 상기 워드 라인들의 상부를 가로지는 복수개의 비트 라인들을 더 구비한다. 이때, 상기 에피택시얼 씨드 패턴들은 상기 비트 라인들과 수직한 방향을 갖는다.
또한, 상기 주변 회로 영역에는 고전압 트랜지스터들 및 저전압 트랜지스터들이 배치될 수 있다. 상기 고전압 트랜지스터는 상기 저전압 트랜지스터에 비해 두꺼운 게이트 절연막을 갖는다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 장치는 셀 어레이 영역 및 주변 회로 영역을 갖는 반도체기판, 상기 반도체기판의 셀 어레이 영역에 형성 되는 스트링 선택 트랜지스터 및 접지 선택 트랜지스터, 상기 스트링 및 접지 선택 트랜지스터들이 형성된 상기 반도체기판 상부에 배치되는 적어도 한 층의 메모리 트랜지스터 구조체, 상기 메모리 트랜지스터 구조체의 상부에 배치되는 복수개의 비트 라인들 및 상기 메모리 트랜지스터 구조체, 상기 스트링 및 접지 선택 트랜지스터들 및 상기 비트 라인을 전기적으로 연결하는 배선 구조체를 구비한다. 이때, 상기 메모리 트랜지스터 구조체는 복수개의 반도체패턴들 및 상기 반도체패턴들의 소정영역에 형성되는 복수개의 메모리 트랜지스터들을 포함한다.
본 발명의 실시예들에 따르면, 상기 메모리 트랜지스터는 부유 게이트 전극, 게이트 층간절연막 패턴 및 제어 게이트 전극을 포함하는 워드 라인들, 상기 워드 라인과 상기 반도체패턴 사이에 개재되는 메모리 게이트 절연막 및 상기 워드 라인들 사이의 상기 반도체패턴 내에 형성되는 메모리 불순물 영역을 포함한다.
본 발명의 일 실시예에 따르면, 상기 메모리 불순물 영역은 상기 반도체패턴과 동일한 두께를 갖는다. 이 경우, 소정의 비트 라인과 소정의 워드 라인에 의해 선택되는 소정의 메모리 트랜지스터는 상기 소정의 비트 라인에 0볼트를 인가하고, 상기 소정의 워드 라인에 상기 부유 게이트 전극의 전하가 상기 메모리 게이트 절연막 패턴을 통해 상기 반도체 패턴으로 배출되기에 충분한 크기를 갖는 소거 전압을 인가하고, 상기 스트링 선택 트랜지스터의 게이트에 상기 스트링 선택 트랜지스터를 턴온시킬 수 있는 전압을 인가하고, 상기 스트링 선택 트랜지스터와 상기 소정의 워드 라인 사이에 배치된 메모리 트랜지스터의 워드 라인에 상기 메모리 트랜지스터를 턴온시킬 수 있는 전압을 인가함으로써, 상기 소정의 선택된 메모리 트랜 지스터에 저장된 전하를 제거한다. 이때, 상기 소거 전압은 -10 내지 -25 볼트이고, 상기 스트링 선택 트랜지스터를 턴온시킬 수 있는 전압은 1 내지 10 볼트이고, 상기 메모리 트랜지스터를 턴온시킬 수 있는 전압은 1 내지 10 볼트이다.
본 발명의 다른 실시예에 따르면, 상기 메모리 불순물 영역은 상기 반도체패턴보다 얇은 두께를 갖는다. 이 경우, 소정의 비트 라인과 소정의 워드 라인에 의해 선택되는 소정의 메모리 트랜지스터는 상기 소정의 워드 라인에 0볼트를 인가하고, 상기 반도체패턴에는 소정의 소거 전압을 인가하여, 상기 부유 게이트 전극의 전하가 상기 메모리 게이트 절연막을 통해 상기 반도체패턴으로 배출되기에 충분한 전위 차이를 형성하고, 선택되지 않은 다른 워드 라인에는 상기 소거 전압을 인가함으로써, 상기 소정의 워드 라인에 연결된 메모리 트랜지스터에 저장된 전하를 제거한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 다층 구조로 반도체 패턴들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 하부 트랜지스터들을 형성하는 단계; 하부 층간절연막을 형성하는 단계, 반도체패턴들을 형성하는 단계, 상부 트랜지스터들을 형성하는 단계 및 하부 배선 구조체를 형성하는 단계를 포함하는 한 주기의 메모리 트랜지스터 구조체 형성 공정을 적어도 한번 이상 반복적으로 실시하여, 상기 하부 트랜지스터들이 형성된 결과물 상에 적어도 한 층의 메모리 트랜지스터 구조체를 형성하는 단계; 및 상기 메모리 트랜지스터 구조체를 포함하는 결과물 상에, 상기 하부 트랜지스터 및 상기 메모리 트랜지스터 구조체에 접속하는 상부 배선 구조체를 형 성하는 단계를 포함한다.
본 발명의 실시예들에 따르면, 상기 반도체패턴들을 형성하는 단계는 상기 하부 층간절연막을 패터닝하여 상기 반도체기판의 소정영역을 노출시킨 후, 에피택시얼 성장 기술을 사용하여 상기 노출된 반도체기판으로부터 반도체막을 성장시키는 단계를 포함한다. 이어서, 상기 반도체막을 평탄화 식각한 후, 상기 평탄화 식각된 반도체막을 패터닝하여 상기 하부 층간절연막의 상부면을 노출시킴으로써, 상기 반도체패턴들을 형성한다.
상기 반도체막을 성장시키는 단계는 이염화실란(Dichlorosilane, DCS) 및 염산을 포함하는 공정 가스를 사용하여 대략 800℃의 온도에서 단결정 실리콘을 성장시키는 단계 및 상기 성장된 단결정 실리콘막을 열처리하여 안정화시키는 단계를 포함한다. 이때, 상기 반도체막은 상기 하부 층간절연막보다 두꺼운 두께로 성장된다. 또한, 상기 이염화실란과 상기 염산은 대략 2:1의 유량 비율로 공급된다.
상기 상부 트랜지스터들을 형성하는 단계는 상기 반도체패턴의 소정영역에 메모리 활성영역들을 정의하는 메모리 소자분리막 패턴을 형성하고, 상기 메모리 활성영역 상에 메모리 게이트 절연막을 형성하고, 상기 메모리 게이트 절연막을 갖는 반도체패턴 상에, 상기 메모리 활성영역들을 가로지르는 메모리 게이트 전극을 형성한 후, 상기 메모리 게이트 전극을 마스크로 사용하는 이온 주입 공정을 실시하여 상기 메모리 게이트 전극들 사이의 상기 메모리 활성영역 내에 메모리 불순물 영역들을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 메모리 소자분리막 패턴은 상기 반도체 패턴보다 얇은 두께로 형성되고, 상기 메모리 불순물 영역은 상기 메모리 소자분리막 패턴보다 얇은 두께로 형성된다.
본 발명의 다른 실시예에 따르면, 상기 메모리 소자분리막 패턴 및 상기 메모리 불순물 영역은 상기 반도체패턴과 같은 두께로 형성된다. 이 경우, 상기 하부 배선 구조체를 형성하는 단계는 상기 반도체패턴을 관통하여 상기 메모리 불순물 영역과 상기 하부 트랜지스터를 연결시키는 콘택 플러그를 형성하는 단계를 포함한다.
본 발명의 실시예들에 따르면, 상기 메모리 게이트 전극을 형성하는 단계는 상기 메모리 게이트 절연막을 갖는 반도체패턴 상에 차례로 적층된 부유 게이트 전극, 게이트 층간절연막 패턴 및 제어 게이트 전극을 형성하는 단계를 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
반도체 장치는, 종래 기술에서 설명한 것처럼, 반도체 기판 상에 집적된 전 자 부품들을 구비한다. 상기 반도체 기판은 전압 조건에 따라 전도도가 급격하게 변하는 반도체 특성을 갖는 물질로 이루어지며, 현재 많은 반도체 장치들은 실리콘 웨이퍼를 상기 반도체 기판으로 사용한다. 본 발명에 따르면, 상기 반도체기판은 실리콘 웨이퍼 또는 게르마늄 웨이퍼일 수 있다.
상기 반도체 장치를 구성하는 트랜지스터는 상기 반도체 특성을 이용하는 전자 부품이기 때문에, 대부분의 반도체 장치에서 상기 트랜지스터는 상기 반도체기판 상에 이차원적으로 배열된다. 이러한 트랜지스터의 이차원적 배열의 필요성은 반도체 장치의 고집적화를 제한하는 주된 이유이지만, 도 1에 도시한 것처럼 다층 구조의 반도체 패턴들을 갖는 반도체 장치는 입체적으로 배치된 트랜지스터들을 구비하기 때문에, 상기 이차원적 배열에 따른 집적도 증가의 제한을 극복할 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2a 내지 도 10a 및 도 2b 내지 도 10b는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해, 각각 도 1의 점선 I-I' 및 점선 II-II'를 따라 보여지는 단면을 공정 단계에 따라 도시한 공정 단면도들이다.
도 1, 2a 및 2b를 참조하면, 반도체기판(100)의 소정영역에 활성영역들(99)을 정의하는 소자분리 패턴들(105)을 형성한다. 상기 소자분리 패턴들(105)을 형성하는 단계는 상기 반도체기판(100) 상에 상기 활성영역들(99)을 정의하기 위한 트렌치 마스크 패턴들(110)을 형성한 후, 상기 트렌치 마스크 패턴들(110)을 식각 마스크로 사용하여 상기 반도체기판(100)을 이방성 식각하여 트렌치들(102)을 형성하는 단계를 포함한다. 상기 트렌치 마스크 패턴(110)은 차례로 적층된 패드 산화막 (111), 트렌치 하부 마스크막(112) 및 트렌치 상부 마스크막(113)으로 구성될 수 있고, 상기 트렌치 하부 마스크막(112)은 다결정 실리콘이고 상기 트렌치 상부 마스크막(113)은 실리콘 질화막인 것이 바람직하다.
상기 트렌치들(102)을 형성한 후, 절연 특성의 강화를 위해 소정의 이온주입 공정을 실시하고, 상기 트렌치(102)의 내벽에 열산화막을 대략 50Å의 두께로 형성한다. 이어서, 상기 트렌치들(102)을 채우는 소자분리절연막을 형성한 후, 상기 트렌치 마스크 패턴들(110)이 노출될 때까지 상기 소자분리절연막을 평탄화 식각함으로써 상기 소자분리 패턴들(105)을 형성한다.
상기 소자분리 패턴들(105)은 상기 셀 어레이 영역 뿐만이 아니라 상기 셀 어레이 영역에 형성되는 트랜지스터들을 동작시키기 위한 소자들이 배치되는 주변 회로 영역에도 상술한 방법을 통해 동일하게 형성된다(도 17 참조).
도 1, 3a 및 3b를 참조하면, 상기 트렌치 상부 마스크막(113), 상기 트렌치 하부 마스크막(112) 및 상기 패드 산화막(111)을 습식 식각의 방법을 사용하여 차례로 제거함으로써, 상기 활성영역(99)의 상부면을 노출시킨다. 이어서, 상기 노출된 활성영역(99)의 상부면에 제 1, 제 2 및 제 3 게이트 절연막들(121, 122, 123)을 형성한다. 본 발명의 일 실시예에 따르면, 상기 제 1 게이트 절연막들(121)은 상기 셀 어레이 영역에 대략 70Å의 두께로 형성되는 실리콘 산화막이고, 상기 제 2 게이트 절연막(122)은 상기 주변 회로 영역에 대략 70Å의 두께로 형성되는 실리콘 산화막이고(도 17 참조), 상기 제 3 게이트 절연막(123)은 상기 주변 회로 영역에 대략 350Å의 두께로 형성되는 실리콘 산화막이다(도 17 참조).
상기 제 2 게이트 절연막(122)은 상기 저전압 트랜지스터 영역(LV 영역)에 형성되고, 상기 제 3 게이트 절연막(123)은 상기 고전압 트랜지스터 영역(HV 영역)에 형성된다. 상기 제 2 게이트 절연막(122)은 상기 제 1 게이트 절연막(121)과 동시에 형성된다. 상기 제 3 게이트 절연막(123)은 상기 제 1 게이트 절연막(121)이 형성되기 전에 미리 400Å의 두께로 형성한 후, 상기 패드 산화막(111)을 제거하는 단계 및 상기 제 1 게이트 절연막(121)을 형성하는 단계를 통해, 상술한 350Å의 두께로 형성될 수 있다. 상기 제 1, 제 2 및 제 3 게이트 절연막들(121, 122, 123)은 물질의 종류, 두께 및 형성 방법에서 다양하게 변형될 수 있다.
도 1, 4a 및 4b를 참조하면, 상기 게이트 절연막들(121, 122, 123) 상에 게이트 도전막을 형성한다. 상기 게이트 도전막은 차례로 적층된 N형 다결정 실리콘막 및 텅스텐 실리사이드로 구성되는 W-polycide 구조인 것이 바람직하다. 이후, 상기 게이트 도전막을 패터닝하여 스트링 선택 라인(SSL, string select line, 131), 접지 선택 라인(GSL, ground select line, 132), 저전압 게이트(133) 및 고전압 게이트(134)를 형성한다. 상기 스트링 선택 라인(131) 및 접지 선택 라인(132)은 상기 셀 어레이 영역에서 상기 활성영역들(99)을 가로지르도록 형성되고, 상기 저전압 게이트(133) 및 고전압 게이트(134)는 상기 주변 회로 영역에서 상기 고전압 트랜지스터 영역(HV 영역) 및 저전압 트랜지스터 영역(LV 영역)에 각각 형성된다.
이어서, 상기 스트링 선택 라인(131), 접지 선택 라인(132), 저전압 게이트(133) 및 고전압 게이트(134)을 마스크로 사용하여, 상기 반도체기판(100) 내에 불 순물 영역들(140)을 형성한다. 상기 불순물 영역들(140)은, 통상적인 반도체 장치의 제조 방법에서와 마찬가지로, 위치에 따라 다른 도전형, 다른 농도 및 다른 접합 영역 모양(junction profile)을 갖도록 형성될 수 있다. 상기 불순물 영역들(140)을 형성한 후, 상기 접지 선택 라인(132)의 일 측에 형성된 불순물 영역(140)에 전기적으로 접속하는 공통 소오스 라인(CSL, common source line, 145)을 더 형성할 수도 있다. 또한, 상기 저전압 게이트(133) 및 고전압 게이트(134)의 양측에 형성되는 불순물 영역은, 도 17에 도시된 것처럼, 각각 엘디디(LDD, lightly doped drain) 접합 구조 및 디디디(DDD, double doped drain) 접합 구조를 가질 수 있다. 이에 따라, 상기 저전압 트랜지스터 영역(LV 영역)에는 저전압 트랜지스터가 형성되고, 상기 고전압 트랜지스터 영역(HV 영역)에는 고전압 트랜지스터가 형성된다.
상기 스트링 선택 라인(131), 접지 선택 라인(132), 저전압 게이트(133) 및 고전압 게이트(134)의 측벽에는 스페이서가 형성될 수도 있다. 상기 스페이서는 상기 불순물 영역(140)을 형성하는 단계에서 이온 주입 마스크로 사용될 수도 있다
도 1, 5a 및 5b를 참조하면, 상기 스트링 선택 라인(131), 접지 선택 라인(132), 저전압 게이트(133) 및 고전압 게이트(134)를 구비하는 반도체기판 상에 제 1 층간절연막(150)을 형성한다. 상기 제 1 층간절연막(150)은 고밀도 플라즈마 산화막(HDP, high density plasma oxide), 피비에스지(BPSG) 또는 플라즈마 강화 테오스(PE-TEOS) 등의 실리콘 산화막으로 형성될 수 있다. 상기 제 1 층간절연막(150)을 형성하는 단계는 대략 8000 Å의 두께로 증착된 후, 화학-기계적 연마(CMP, chemical mechanical polishing)에 의해 평탄화 식각되는 단계를 포함할 수 있다.
이어서, 상기 제 1 층간절연막(150)을 패터닝하여 상기 반도체기판(100)의 소정영역을 노출시키는 제 1 개구부(155)를 형성한다. 상기 제 1 개구부(155)는 상기 스트링 선택 라인(131), 접지 선택 라인(132), 저전압 게이트(133) 및 고전압 게이트(134) 양 옆에 배치되는 상기 불순물 영역들(140)의 소정영역을 노출시킨다. 이에 더하여, 상기 제 1 개구부(155)는 상기 반도체기판(100)에 기판 전압을 인가할 수 있도록 상기 반도체기판(100)의 소정영역에 형성되는 웰 픽업 영역(well pickup region) 등을 함께 노출시키는 것이 바람직하다.
상기 제 1 개구부(155)를 채우는 제 1 콘택 플러그들(159)을 형성한다. 상기 제 1 콘택 플러그들(159)을 형성하는 단계는 상기 제 1 개구부(155)를 채우는 제 1 플러그 도전막을 형성한 후, 상기 제 1 층간절연막(150)의 상부면이 노출될 때까지 상기 제 1 플러그 도전막을 평탄화 식각하는 단계를 포함한다. 상기 평탄화 식각은 에치백 공정 또는 화학-기계적 연마 공정을 이용할 수 있다. 상기 제 1 플러그 도전막은 다결정 실리콘, 텅스텐, 티타늄 및 티타늄 질화막 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. 상기 다결정 실리콘이 사용되는 경우, 상기 제 1 플러그 도전막은 이에 연결되는 불순물 영역(140)의 도전형에 따라 엔형 또는 피형의 불순물을 포함할 수 있다.
도 1, 6a 및 6b를 참조하면, 상기 제 1 콘택 플러그들(159)이 형성된 결과물 상에, 제 2 층간절연막(160)을 형성한 후, 상기 제 2 층간절연막(160) 및 상기 제 1 층간절연막(150)을 패터닝하여 상기 반도체기판(100)의 소정영역을 노출시키는 제 2 개구부(165)를 형성한다. 상기 제 2 층간절연막(160)은 1000 Å의 두께로 형성되는 고밀도 플라즈마 산화막을 포함하는 실리콘 산화막 또는 저유전막(low-k dielectric)일 수 있다. 상기 제 2 개구부(165)는 상기 스트링 선택 라인(131) 또는 상기 접지 선택 라인(132)의 일 측에 배치될 수 있으며, 바람직하게는 상기 소자분리막 패턴(105)의 방향에 수직한 방향을 갖는다. 본 발명의 일 실시예에 따르면, 상기 제 2 개구부(165)는 상기 공통 소오스 라인들(145) 사이에 배치되고, 상기 접지 선택 라인(132) 및 상기 공통 소오스 라인들(145)에 평행하다.
이어서, 선택적 에피택시얼 공정(selective epitaxial process)을 실시하여, 상기 제 2 층간절연막(160) 상에 상기 제 2 개구부(165)를 채우는 반도체막(170)을 형성한다. 상기 선택적 에피택시얼 공정은 상기 반도체기판(100)의 노출된 영역으로부터만 단결정 구조를 갖는 실리콘막을 선택적으로 성장시키는 기술이다. 상기 선택적 에피택시얼 공정은 이염화실란(Dichlorosilane, DCS) 및 염산(HCl)을 포함하는 공정 가스를 사용하여 대략 800℃의 온도에서 단결정 실리콘을 성장시키는 단계를 포함한다. 이후, 상기 성장된 단결정 실리콘막을 안정화시키기 위해, 소정의 열처리 단계를 더 실시할 수도 있다. 상기 반도체막(170)은 상기 제 2 층간절연막(160)의 상부면 전체를 덮을 수 있도록, 상기 제 1 및 제 2 층간절연막(150, 160)의 두께 합보다 두꺼운 두께로 성장시킨다. 이후, 화학-기계적 연마와 같은 평탄화 식각 공정을 실시하여, 상기 반도체막(170)의 상부면을 평탄화시킨다. 상기 제 2 층간절연막(160) 상에 잔존하는 상기 반도체막(170)의 두께를 조절하기 위해, 상기 반도체막(170)을 평탄화 식각하는 단계는 식각 시간을 조절하는 단계를 포함할 수 있다.
이후, 상기 반도체막(170) 상에 하부 마스크막(171)과 상부 마스크막(172)을 차례로 형성한다. 상기 하부 마스크막(171)은 100Å의 두께로 형성된 실리콘 산화막이고, 상기 상부 마스크막(172)은 1000Å의 두께로 형성된 실리콘 질화막인 것이 바람직하다.
도 1, 7a 및 7b를 참조하면, 상기 반도체막(170)을 패터닝하여, 복수개의 반도체패턴들(175) 및 에피택시얼 씨드 패턴들(177)을 형성한다. 상기 패터닝 공정은 상기 하부 마스크막(171) 및 상기 상부 마스크막(172)을 패터닝하여 차례로 적층된 하부 마스크 패턴(173) 및 상부 마스크 패턴(174)을 형성한 후, 이를 식각 마스크로 사용하여 상기 반도체막(170)을 이방성 식각하는 단계를 포함한다.
본 발명의 이 실시예에 따르면, 상기 반도체패턴들(175)은, 도 1에 도시된 것처럼, 상기 셀 어레이 영역에서 상기 스트링 선택 라인(131) 및 상기 접지 선택 라인(132)의 사이에 형성된다. 이에 따라, 상기 스트링 선택 라인들(131) 사이에서는 상기 반도체막(170)이 제거된다. 또한, 상기 에피택시얼 씨드 패턴(177)은 상기 제 2 개구부(165)가 형성되는 영역에 형성된다.
한편, 상기 반도체막(170)은 상기 선택적 에피택시얼 공정에 의해 형성되기 때문에, 소정의 영역에서 불연속적 단결정 구조를 갖는 경계가 형성될 수 있다. 하지만, 상기 제 2 개구부(165) 및 상기 에피택시얼 씨드 패턴(177)은 상술한 것처럼 상기 접지 선택 라인들(132) 사이에 배치되기 때문에, 상기 불연속적 경계는, 인접하는 두 에피택시얼 씨드 패턴들(177) 사이의 가운데 영역인, 상기 스트링 선택 트 랜지스터들 사이에 형성된다. 이때, 상기 스트링 선택 트랜지스터들 상부의 상기 반도체막(170)은 상기 패터닝 공정에서 제거되기 때문에, 상기 불연속적 경계는 상기 반도체 패턴들(175)에 포함되지 않는다. 이에 따라, 상기 반도체 패턴들(175)은 불연속적 경계를 포함하지 않는 단결정 실리콘으로 형성된다. 그 결과, 상기 반도체 패턴들(175)에는 단결정 실리콘의 반도체 특성을 이용하는 트랜지스터들이 형성될 수 있다.
이어서, 상기 반도체패턴들(175) 및 상기 에피택시얼 씨드 패턴들(177)이 형성된 결과물을 덮는 제 3 층간절연막(180)을 형성한다. 상기 제 3 층간절연막(180)은 상기 반도체패턴들(175)보다 두꺼운 두께로 적층되는 고밀도 플라즈마 산화막인 것이 바람직하다.
도 1, 8a 및 8b를 참조하면, 상기 상부 마스크 패턴(174)이 노출될 때까지, 상기 제 3 층간절연막(180)을 평탄화 식각하여, 상기 반도체패턴들(175) 및 상기 에피택시얼 씨드 패턴들(177) 사이에 배치되는 제 3 층간절연막 패턴들(185)을 형성한다. 상기 평탄화 식각은 화학-기계적 연마 공정을 사용하여 실시하는 것이 바람직하다. 이어서, 상기 노출된 상부 마스크 패턴(174) 및 하부 마스크 패턴(173)을 습식 식각의 방법으로 제거하여, 상기 반도체패턴들(175)의 상부면을 노출시킨다.
상기 노출된 반도체패턴들(175)의 상부에 메모리 활성영역을 정의하기 위한 메모리 마스크 패턴을 형성한다. 상기 메모리 마스크 패턴은 차례로 적층된 메모리 하부 마스크막 및 메모리 상부 마스크막으로 구성되고, 상기 메모리 하부 마스크막 은 대략 50Å의 두께로 형성된 실리콘 산화막이고, 상기 메모리 상부 마스크막은 대략 1500Å의 두께로 형성된 실리콘 질화막인 것이 바람직하다. 이어서, 상기 메모리 마스크 패턴을 식각 마스크로 사용하여, 상기 반도체패턴들(175)을 이방성 식각함으로써, 소정의 깊이를 갖는 메모리 트렌치를 형성한다. 상기 메모리 활성영역들 사이의 절연 특성을 강화하기 위해, 상기 메모리 트렌치에 보론(B)을 불순물로 주입하는 이온 주입 공정을 실시한다.
이후, 상기 메모리 트렌치의 내벽에 대략 50Å의 두께로 열산화막을 성장시키고, 상기 열산화막이 형성된 결과물 상에 고밀도 플라즈마 산화막을 대략 6000Å의 두께로 증착한다. 상기 증착된 고밀도 플라즈마 산화막을 평탄화 식각하여, 상기 메모리 마스크 패턴의 상부면을 노출시킴으로써, 상기 메모리 활성영역을 전기적으로 분리시키는 메모리 소자분리막 패턴들(190)을 형성한다. 이후, 습식 식각의 방법으로 상기 노출된 메모리 마스크 패턴을 제거하여, 상기 메모리 활성영역의 상부면을 노출시킨다.
상기 노출된 메모리 활성영역 상에 메모리 게이트 절연막(200)을 형성한다. 상기 메모리 게이트 절연막(200)은 상기 노출된 메모리 활성영역의 상부면을 열산화시킴으로써 형성되는 70Å 두께의 실리콘 산화막인 것이 바람직하다. 이어서, 상기 메모리 게이트 절연막(200)이 형성된 결과물 상에, 부유 게이트 도전막을 형성한다. 상기 부유 게이트 도전막은 대략 800Å의 두께로 형성된 엔형 다결정 실리콘인 것이 바람직하다. 이어서, 상기 부유 게이트 도전막을 패터닝하여, 부유 게이트 패턴을 형성한다. 상기 부유 게이트 패턴은 상기 메모리 활성영역들의 상부에 배치 되어 상기 메모리 소자분리막 패턴들(190)의 상부면을 노출시키도록 패터닝된다. 이에 따라, 상기 부유 게이트 패턴은 상기 스트링 선택 라인(131) 및 상기 접지 선택 라인(132)에 대해 수직한 방향을 갖는다.
한편, 선폭 축소를 위한 노광 공정에서의 한계를 극복하기 위해, 상기 부유 게이트 패턴을 형성하는 단계는 희생 패턴 주위에 스페이서를 형성하고, 상기 희생 패턴을 제거한 후, 상기 스페이서를 식각 마스크로 이용하여 상기 부유 게이트 도전막을 패터닝하는 방법을 이용할 수도 있다.
이후, 상기 부유 게이트 패턴이 형성된 결과물 상에 게이트 층간절연막 및 제어 게이트 도전막을 형성한다. 게이트 층간절연막은 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 구성되는 것이 바람직하다. 또한, 상기 제어 게이트 도전막은 차례로 적층된 엔형 다결정 실리콘막 및 텅스텐 실리사이드막일 수 있다. 이어서, 상기 제어 게이트 도전막, 게이트 층간절연막 및 상기 부유 게이트 패턴을 차례로 패터닝하여, 워드라인들(210)을 형성한다. 상기 워드라인들(210)은, 도시된 것처럼, 차례로 적층된 부유 게이트 전극(211), 게이트 층간절연막 패턴(212) 및 제어 게이트 전극(213)으로 구성된다. 이때, 상기 부유 게이트 전극(211)은 전기적으로 고립되어(isolated), 전하 저장을 위한 장소로 사용될 수 있다. 결과적으로 상기 워드 라인들(210)은 플래시 메모리의 게이트 구조이다.
상기 워드라인들(210)은 상기 스트링 선택 라인(131) 및 상기 접지 선택 라인(132)에 평행하도록 패터닝된다. 이에 따라, 상기 워드라인들(210)은 상기 메모리 활성영역을 수직하게 가로지른다. 본 발명에 따르면, 상기 워드라인들(210)과 상기 메모리 활성영역이 교차하는 영역에는 각각 한 개씩의 메모리 셀 트랜지스터가 형성된다. 이를 위해, 상기 워드라인들(210)을 마스크로 사용하는 이온 주입 공정을 실시하여, 상기 워드라인들(210) 사이의 상기 반도체패턴들(175)에 상기 메모리 셀 트랜지스터의 메모리 불순물 영역들(220)을 형성한다.
한편, 본 발명의 변형된 실시예에 따르면, 상기 메모리 셀 트랜지스터들은 상기 반도체기판(100)에 형성될 수도 있다. 즉, 상기 메모리 셀 트랜지스터들은 상기 스트링 선택 라인(131)과 상기 접지 선택 라인(132) 사이의 빈 영역에 배치될 수도 있다. 상기 빈 영역에는 다른 기능을 가진 트랜지스터들 또는 저항 소자와 같은 전자 부품들이 배치될 수도 있다.
도 1, 9a 및 9b를 참조하면, 상기 메모리 불순물 영역들(220)이 형성된 결과물 상에, 제 4 층간절연막(230)을 형성한다. 상기 제 4 층간절연막(230)은 고밀도 플라즈마 산화막(HDP, high density plasma oxide), 피비에스지(BPSG) 또는 플라즈마 강화 테오스(PE-TEOS) 등의 실리콘 산화막으로 형성될 수 있다. 상기 제 4 층간절연막(230)을 형성하는 단계는 대략 8000 Å의 두께로 증착된 후, 화학-기계적 연마(CMP, chemical mechanical polishing)에 의해 평탄화 식각되는 단계를 포함할 수 있다. 이어서, 상기 제 4 층간절연막(230)을 패터닝하여 상기 제 1 콘택 플러그들(159)을 노출시키는 제 2 개구부들(235)을 형성한다. 이에 더하여, 상기 제 2 개구부(235)는 상기 반도체패턴들(175)의 양단에 형성된 메모리 불순물 영역들(220)도 노출시킨다.
상기 제 2 개구부(235)를 채우는 제 2 콘택 플러그들(240)을 형성한다. 상기 제 2 콘택 플러그들(240)을 형성하는 단계는 상기 제 2 개구부(235)를 채우는 제 2 플러그 도전막을 형성한 후, 상기 제 4 층간절연막(230)의 상부면이 노출될 때까지 상기 제 2 플러그 도전막을 평탄화 식각하는 단계를 포함한다. 상기 평탄화 식각은 에치백 공정 또는 화학-기계적 연마 공정을 이용할 수 있다. 상기 제 2 플러그 도전막은 다결정 실리콘, 텅스텐, 티타늄, 알루미늄 및 티타늄 질화막 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. 상기 다결정 실리콘이 사용되는 경우, 상기 제 2 플러그 도전막은 이에 연결되는 불순물 영역(140)의 도전형에 따라 엔형 또는 피형의 불순물을 포함할 수 있다.
이어서, 상기 제 2 콘택 플러그들(240)을 연결하는 배선들(245)을 형성한다. 상기 배선들(245)을 형성하는 단계는 다마신 공정을 이용하여, 상기 제 2 콘택 플러그들(240)과 함께 형성될 수도 있다. 상기 배선들(245)이 형성된 결과물 상에, 제 5 층간절연막(250)을 형성한다. 상기 제 5 층간절연막(250)은 1000Å의 두께로 형성된 고밀도 플라즈마 산화막인 것이 바람직하다.
도 1, 10a 및 10b를 참조하면, 상기 제 5 층간절연막(250)을 형성한 후, 상부 메모리 구조체(1000')를 형성한다. 상기 상부 메모리 구조체(1000')를 형성하는 단계는 상기 제 2 개구부(165) 형성 단계에서부터 상기 제 5 층간절연막(250) 형성 단계까지로 구성되는 하부 메모리 구조체(1000) 형성 공정을 반복한다. 그 결과, 도시된 것처럼, 상기 상부 메모리 구조체(1000')는 상기 하부 메모리 구조체(1000)와 동일한 구조를 갖는다. 이 경우, 상기 상부 메모리 구조체(1000')는 상기 하부 메모리 구조체(1000)를 형성하기 위해 사용된 포토 마스크를 동일하게 사용할 수 있어, 추가적인 포토 마스크의 제작 비용이 불필요하다.
본 발명의 다른 실시예에 따르면, 상기 상부 메모리 구조체(1000')를 형성하는 단계는 상기 하부 메모리 구조체(1000)를 형성하는 공정을 일부분 변형할 수도 있다. 이 경우, 상기 상부 메모리 구조체(1000')는 상기 하부 메모리 구조체(1000)와 일부 다른 모양을 가질 수도 있다.
본 발명의 또다른 실시예에 따르면, 상기 상부 메모리 구조체(1000')를 형성하는 단계는 여러 번 반복될 수도 있다. 이 경우, 상기 반도체기판(100) 상에는, 단결정 실리콘으로 이루어지는 다층의 반도체패턴들(175, 175') 및 상기 반도체패턴들(175, 175') 상에 형성되는 다층의 메모리 트랜지스터들이 형성된다. 상기 메모리 트랜지스터들을 다층 구조로 형성함으로써, 상기 선택 트랜지스터들의 점유 면적을 최소화하여 보다 고집적화된 반도체 장치를 제조할 수 있다.
이후, 상기 상부 메모리 구조체(1000')의 상부에 상기 워드 라인들(210, 210')을 가로지르는 비트라인들(280)을 형성한다. 상기 비트 라인들(280)은 상기 제 2 콘택 플러그들(240, 240') 및 상기 제 1 콘택 플러그들(159)을 통해, 상기 스트링 선택 라인(131)의 일측에 형성된 불순물 영역(140)에 전기적으로 접속한다. 이를 위해, 상기 상부 메모리 구조체(1000')의 제 5 층간절연막(250')을 관통하여, 상기 비트 라인(280)과 상기 제 2 콘택 플러그들(240')을 연결시키는 상부 플러그(270)가 형성된다. 이후, 상기 비트라인들(280)이 형성된 결과물 상에는 보호막이 더 형성된다.
도 11은 본 발명의 제 2 실시예에 따른 반도체 장치를 설명하기 위한 평면도 이다. 도 12a 내지 도 16a 및 도 12b 내지 도 16b는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해, 각각 도 2의 점선 I-I' 및 점선 II-II'를 따라 보여지는 단면을 공정 단계에 따라 도시한 공정 단면도들이다. 제 1 실시예와 제 2 실시예는 반도체패턴들(175)의 두께 및 제 2 콘택 플러그들(240)의 배치에서 차이를 갖는다. 즉, 상기 제 2 실시예는 상기 두께 및 배치 등에 관한 차이를 제외하면, 본질적으로 제 1 실시예와 동일하다. 따라서, 아래에서는 상기 차이점을 중심으로 제 2 실시예를 설명하고, 상기 제 1 실시예와 동일한 내용은 생략한다.
도 11, 12a 및 12b를 참조하면, 제 1 콘택 플러그들(159)이 형성된 결과물 상에 제 2 층간절연막(160)을 형성한다. 상기 제 1 콘택 플러그들(159)을 형성할 때까지의 과정은 앞서 설명된 제 1 실시예와 동일하다. 이후, 상기 제 2 층간절연막(160) 및 상기 제 1 층간절연막(150)을 관통하여 상기 반도체기판(100)의 소정영역을 노출시키는 제 2 개구부(165)를 형성하고, 상기 제 2 개구부(165)를 채우면서 상기 제 2 층간절연막(160) 상에 배치되는 반도체막(170)을 형성한다. 상술한 것처럼, 상기 반도체막(170)은 선택적 에피택시얼 공정(selective epitaxial process)을 이용하여 형성되고, 상기 성장된 단결정 실리콘막을 안정화시키기 위해, 상기 선택적 에피택시얼 공정 이후 소정의 열처리 단계를 더 실시한다. 이어서, 상기 반도체막(170) 상에 하부 마스크막(171)과 상부 마스크막(172)을 차례로 형성한다.
한편, 상기 반도체막(170)은 상기 제 2 층간절연막(160)의 상부면 전체를 덮을 수 있도록, 상기 제 1 및 제 2 층간절연막(150, 160)의 두께 합보다 두꺼운 두께로 성장시킨다. 이후, 화학-기계적 연마와 같은 평탄화 식각 공정을 실시하여, 상기 반도체막(170)의 상부면을 평탄화시킨다. 이때, 상기 반도체막(170)을 평탄화시키는 단계는 상기 제 2 층간절연막(160) 상에 상기 반도체막(170)이 대략 500 내지 1500Å의 두께로 잔존하도록 실시하는 것이 바람직하다.
도 11, 13a 및 13b를 참조하면, 상기 반도체막(170)을 패터닝하여, 복수개의 반도체패턴들(175) 및 에피택시얼 씨드 패턴들(177)을 형성한다. 상기 패터닝 공정은 상기 하부 마스크막(171) 및 상기 상부 마스크막(172)을 패터닝하여 차례로 적층된 하부 마스크 패턴(173) 및 상부 마스크 패턴(174)을 형성한 후, 이를 식각 마스크로 사용하여 상기 반도체막(170)을 이방성 식각하는 단계를 포함한다.
이때, 상기 반도체 패턴들(175)은 상기 스트링 선택 라인(131) 및 상기 접지 선택 라인(132)에 대해 수직한 방향을 갖도록 패터닝된다. 이를 위해, 식각 마스크로 사용되는 상기 하부 마스크 패턴(173) 및 상부 마스크 패턴(174) 역시 상기 스트링 선택 라인(131) 및 상기 접지 선택 라인(132)에 대해 수직한 방향을 갖도록 패터닝된다. 이 실시예에 따르면, 상기 반도체 패턴들(175)은 워드 라인들에 대해 수직한 바(bar) 모양을 갖는다. 제 1 실시예에서 상기 반도체패턴들(175)은 판(plate) 모양을 갖는다는 점에서, 제 2 실시예는 제 1 실시예와 다르다.
이어서, 상기 반도체패턴들(175) 및 상기 에피택시얼 씨드 패턴들(177)이 형성된 결과물을 덮는 제 3 층간절연막을 형성한 후, 상기 상부 마스크 패턴(174)이 노출될 때까지, 상기 제 3 층간절연막(180)을 평탄화 식각한다. 이에 따라, 상기 반도체패턴들(175) 및 상기 에피택시얼 씨드 패턴들(177) 사이에 배치되는 절연막 패턴들(187)을 형성한다. 상기 평탄화 식각은 화학-기계적 연마 공정을 사용하여 실시하는 것이 바람직하다.
한편, 이 실시예에 따르면, 상기 절연막 패턴들(187)은 바 모양의 반도체패턴들(175) 사이에 배치된다. 그 결과, 상기 절연막 패턴들(187)은 상기 반도체패턴들(175)에 형성되는 트랜지스터들을 전기적으로 분리하는 소자분리막으로 작용한다. 또한, 별도의 소자분리막 형성 공정이 필요없다는 점에서, 제 2 실시예는 상술한 제 1 실시예에 비해 단순하다.
도 11, 14a 및 14b를 참조하면, 상기 상부 마스크 패턴(174) 및 하부 마스크 패턴(173)을 습식 식각의 방법으로 제거하여, 상기 반도체패턴들(175)의 상부면을 노출시킨다. 이때, 상기 절연막 패턴(187)은 일부분 리세스될 수 있다. 이어서, 상기 노출된 반도체패턴들(175)의 상부면에 메모리 게이트 절연막(200) 및 부유 게이트 도전막을 차례로 형성한다. 상기 부유 게이트 도전막을 패터닝하여, 상기 반도체패턴들(175)의 상부면을 덮으면서 상기 절연막 패턴들(187)의 상부면을 노출시키는 부유 게이트 패턴들(201)을 형성한다. 이에 따라, 상기 부유 게이트 패턴(201)은 상기 스트링 선택 라인(131) 및 상기 접지 선택 라인(132)에 대해 수직한 방향을 갖는다.
상기 부유 게이트 패턴들(201)이 형성된 결과물 상에 게이트 층간절연막(202) 및 제어 게이트 도전막(203)을 형성한다. 게이트 층간절연막(202)은 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 구성되는 것이 바람직하다. 또한, 상기 제어 게이트 도전막(203)은 차례로 적층된 엔형 다결정 실리콘막 및 텅스텐 실리사이드막일 수 있다.
도 11, 15a 및 15b를 참조하면, 상기 제어 게이트 도전막(203), 게이트 층간절연막(202) 및 상기 부유 게이트 패턴(201)을 차례로 패터닝하여, 워드라인들(210)을 형성한다. 상기 워드라인들(210)은, 도시된 것처럼, 차례로 적층된 부유 게이트 전극(211), 게이트 층간절연막 패턴(212) 및 제어 게이트 전극(213)으로 구성된다. 상기 워드라인들(210)은 상기 스트링 선택 라인(131) 및 상기 접지 선택 라인(132)에 평행하도록 패터닝된다. 이에 따라, 상기 워드라인들(210)은 상기 반도체패턴들(175)을 수직하게 가로지른다. 본 발명에 따르면, 상기 워드라인들(210)과 상기 반도체패턴들(175)이 교차하는 영역에는 각각 한 개씩의 메모리 셀 트랜지스터가 형성된다. 이를 위해, 상기 워드라인들(210)을 마스크로 사용하는 이온 주입 공정을 실시하여, 상기 워드라인들(210) 사이의 상기 반도체패턴들(175)에 상기 메모리 셀 트랜지스터의 메모리 불순물 영역들(220)을 형성한다.
도 11, 16a 및 16b를 참조하면, 상기 메모리 불순물 영역들(220)이 형성된 결과물 상에, 제 4 층간절연막(230)을 형성한다. 이어서, 상기 제 4 층간절연막(230), 상기 반도체패턴들(175) 및 상기 제 2 층간절연막(160)을 관통하여 상기 제 1 콘택 플러그들(159)을 노출시키는 메모리 개구부들(237)을 형성한다.
이 실시예에 따르면, 상기 메모리 개구부(237)는 상기 반도체패턴들(175)의 상기 메모리 불순물 영역(220)을 관통한다. 이에 따라, 셀 어레이 영역에서 차지하는 상기 반도체패턴들(175)의 면적은 제 1 실시예에 비해 확장된다. 그 결과, 이 실시예에 따른 제조 방법은 고집적화된 플래시 메모리 장치를 제조하는 데 기여할 수 있다.
이어서, 상기 메모리 개구부(237)를 채우는 제 2 콘택 플러그들(240)을 형성한다. 상술한 것처럼, 상기 메모리 개구부(237)는 상기 메모리 불순물 영역(220)을 관통하기 때문에, 상기 제 2 콘택 플러그들(240)은 상기 메모리 불순물 영역(220)에 전기적으로 연결된다. 그 결과, 이 실시예에서는 제 1 실시예에서 설명된 배선들(245)을 형성할 필요가 없다.
이후, 상기 제 2 콘택 플러그들(240)이 형성된 결과물 상에 상기 제 5 층간절연막(250)을 형성하고, 상기 제 5 층간절연막(250) 상에 상부 메모리 구조체(1000')를 형성한다. 이어서, 상기 상부 메모리 구조체(1000')의 상부에 상기 워드 라인들(210, 210')을 가로지르는 비트라인들(280)을 형성한 후, 상기 비트라인들(280)이 형성된 결과물 상에는 보호막을 더 형성한다. 이때, 상기 상부 메모리 구조체(1000')를 형성하는 기본 방법 및 변형 방법은 제 1 실시예에서 설명한 것과 동일하다.
본 발명에 따른 반도체 장치는 반도체패턴들 및 상기 반도체패턴들 상에 형성된 트랜지스터들이 다층 구조를 갖는 것을 특징으로 한다.
본 발명에 따른 반도체 장치를 설명하기 위해 다시 도 1, 10a, 10b, 16a 및 16b를 참조하면, 셀 어레이 영역 및 주변 회로 영역을 갖는 반도체기판(100) 상에 복수개의 반도체패턴들(175)이 형성된다. 상기 반도체패턴들(175)은 서로 다른 높이들에 배치됨으로써, 다층 구조를 형성할 수도 있다.
상기 반도체기판(100)의 셀 어레이 영역에는 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들이 배치된다. 상기 스트링 선택 트랜지스터는 소정의 방향 을 갖는 스트링 선택 라인들(131), 상기 스트링 선택 라인들(131)과 상기 반도체기판(100) 사이에 개재되는 제 1 게이트 절연막(121) 및 상기 스트링 선택 라인들(131) 양측의 반도체기판(100)에 형성되는 불순물 영역들(140)을 구비한다. 상기 접지 선택 트랜지스터는 상기 스트링 선택 라인(131)에 평행한 접지 선택 라인(132)을 구비한다. 상기 불순물 영역들(140)은 상기 접지 선택 라인(132) 양측의 반도체기판(100)에도 형성된다. 또한, 상기 제 1 게이트 절연막(121)은 마찬가지로 상기 접지 선택 라인(132)과 상기 반도체기판(100) 사이에 개재된다.
상기 반도체기판(100) 내에는 활성영역들(99)을 한정하는 소자분리막 패턴들(105)이 배치된다. 상기 셀 어레이 영역에서 상기 소자분리막 패턴들(105)은 상기 스트링 선택 라인들(131)을 가로지르는 방향으로 배치된다. 상기 소자분리막 패턴들(105)은 통상적인 트렌치형 소자분리막인 것이 바람직하다.
상기 반도체패턴(175)에는 메모리 트랜지스터들이 배치된다. 상기 메모리 트랜지스터들은 상기 스트링 선택 라인(131) 및 상기 접지 선택 라인(132)에 평행한 워드라인들(210), 상기 워드라인(210)과 상기 반도체패턴(175) 사이에 개재되는 메모리 게이트 절연막(200) 및 상기 워드라인들(210) 사이의 반도체패턴(175) 내에 형성되는 메모리 불순물 영역들(220)로 구성된다. 본 발명에 따르면, 상기 워드라인들(210)은 차례로 적층된 부유 게이트 전극(211), 게이트 층간절연막 패턴(212) 및 제어 게이트 전극(213)으로 구성될 수 있다. 이 경우, 상기 메모리 트랜지스터들은 낸드형 플래시 메모리의 셀 트랜지스터를 구성한다.
상기 반도체패턴들(175) 내에는 메모리 활성영역을 한정하는 메모리 소자분 리막 패턴들(190)이 배치된다. 상기 메모리 소자분리막 패턴들(190)은 상기 워드라인들(210)을 가로지르는 방향으로 배치되며, 바람직하게는 바 모양을 갖는다.
본 발명의 제 1 실시예에 따르면, 상기 반도체패턴들(175)의 두께는 상기 반도체기판(100)보다 얇고, 상기 메모리 소자분리막 패턴들(190)의 두께는 상기 반도체패턴들(175)보다 얇다(도 10a 및 도 10b 참조). 이에 따라, 소정의 반도체패턴(175) 내에 형성되는 상기 메모리 트랜지스터들에는 동일한 기판 전압이 인가될 수 있다. 상기 기판 전압의 인가를 위해, 상기 반도체패턴들(175)의 소정 영역에는 상기 메모리 불순물 영역(220)과는 다른 도전형을 갖는 픽업 영역이 형성된다.
본 발명의 제 2 실시예에 따르면, 상기 반도체패턴들(175)의 두께는 상기 반도체기판(100)보다 얇고, 상기 메모리 소자분리막 패턴들(190)의 두께는 상기 반도체패턴들(175)과 같다(도 16a 및 도 16b 참조). 즉, 상기 메모리 소자분리막 패턴들(190)은 상기 반도체패턴들(175)을 관통한다. 이에 따라, 소정의 제한된 영역 내에서 본다면, 상기 반도체패턴들(175)은 상기 메모리 소자분리막 패턴들(190)과 동일하게 바 모양을 갖는다. 이에 더하여, 이 실시예에 따르면, 상기 메모리 불순물 영역(220)의 두께는 상기 반도체패턴(175) 및 상기 메모리 소자분리막 패턴(190)과 같다. 이 경우, 상기 메모리 트랜지스터들에는 기판 전압이 동시에 인가되기 어렵기 때문에, 아래에서 설명되는 것처럼, 상기 제 1 실시예와는 다른 동작 방법이 필요하다.
상기 메모리 트랜지스터들과 상기 선택 트랜지스터들은 소정의 배선 구조체에 의해 전기적으로 연결된다. 상기 배선 구조체는 차례로 적층된 제 1 콘택 플러 그(159) 및 제 2 콘택 플러그(240)로 구성된다. 상기 제 1 콘택 플러그(159)는 상기 반도체기판(100)에 형성된 불순물 영역들(140)의 상부면에 직접 접속된다. 상기 제 1 실시예에 따르면, 상기 배선 구조체는 상기 메모리 불순물 영역(220)의 상부면에 접속하는 제 2 콘택 플러그(240), 상기 제 1 콘택 플러그(159)에 접속하는 또다른 제 2 콘택 플러그(240) 및 이들을 연결하는 배선(245)으로 구성된다. 이에 비해, 상기 제 2 실시예에 따르면, 상기 배선 구조체는 상기 메모리 불순물 영역(220)을 관통하여, 상기 제 1 콘택 플러그(159)에 접속하는 제 2 콘택 플러그(240)를 구비한다. 이 경우, 상기 반도체패턴들(175) 사이에 배치되는 상기 제 2 콘택 플러그(240)가 불필요하기 때문에, 제 2 실시예에 따른 반도체 장치는 제 1 실시예에 비해 셀 어레이 영역의 면적을 보다 효율적으로 이용할 수 있다.
본 발명의 실시예들에 따르면, 인접한 두 개의 접지 선택 라인들(132) 사이에는 에피택시얼 씨드 패턴들(177)이 배치된다. 상기 에피택시얼 씨드 패턴들(177)은 상기 반도체기판(100)으로부터 상기 반도체패턴들(175) 사이로 수직(vertical)하게 연장된다. 이때, 상기 에피택시얼 씨드 패턴들(177)의 상부면 높이는 상기 반도체패턴들(175)과 같다. 또한, 상기 반도체기판(100)은 단결정 실리콘으로 이루어진 실리콘 웨이퍼이고, 상기 반도체패턴(175) 및 상기 에피택시얼 씨드 패턴들(177)은 상기 반도체기판(100)과 마찬가지로, 단결정 실리콘으로 이루어진다.
상기 주변회로 영역에는 상기 스트링 선택 트랜지스터, 접지 선택 트랜지스터 및 메모리 트랜지스터들을 동작시키기 위해, 복수개의 고전압 트랜지스터들 및 저전압 트랜지스터들이 배치된다. 상기 고전압 트랜지스터는 고전압 트랜지스터 영 역(HV 영역)에 형성되고, 상기 저전압 트랜지스터는 저전압 트랜지스터 영역(LV 영역)에 형성된다. 상기 고전압 트랜지스터는 상기 저전압 트랜지스터의 게이트 절연막(도 17의 122)보다 두꺼운 게이트 절연막(도 17의 123)을 갖는다.
상술한 것처럼, 상기 반도체패턴들(175)이 다층 구조를 가질 수 있기 때문에, 그 상부에 형성되는 메모리 트랜지스터들을 포함하는 메모리 트랜지스터 구조체 역시 다층 구조를 갖는다. 이처럼, 상기 메모리 트랜지스터들을 다층 구조로 형성함으로써, 상기 선택 트랜지스터들의 점유 면적은 최소화될 수 있다.
상기 메모리 트랜지스터들이 형성된 반도체패턴들(175)의 상부에는 상기 워드라인들(210)을 가로지르는 비트라인들(280)이 배치된다. 상기 비트라인들(280)은 상부 플러그(270)를 통해 상기 배선 구조체에 전기적으로 연결된다. 이때, 상기 비트라인(280)은 상기 스트링 선택 라인(131) 일 측의 불순물 영역(140)에 연결된다. 상기 스트링 선택 라인(131)의 다른 쪽 불순물 영역(140)은 상기 배선 구조체를 통해 상기 메모리 불순물 영역(220)에 연결된다.
도 18 및 도 19는 각각 본 발명의 제 1 및 제 2 실시예들에 따른 낸드 플래시 메모리의 동작을 설명하기 위한 전압 조건표들이다. 본 발명의 실시예들에 따른 낸드 플래시 메모리의 프로그램 및 읽기 동작은 일반적인 낸드 플래시 메모리와 동일하다.
도 18 및 도 19를 참조하면, 프로그램 동작에 있어서, 선택된 워드 라인에는 프로그램 전압(VPGM)을 인가하고, 선택되지 않은 워드 라인들에는 패스 전압(VPASS)을 인가하고, 스트링 선택 라인에는 스트링 선택 전압을 인가한다. 또한, 선택된 비트 라인 및 상기 접지 선택 라인에는 0 볼트를 인가하고, 선택되지 않은 비트 라인에는 브이씨시(VCC)를 인가한다. 상기 공통 소오스 라인에는 대략 0 내지 0.2 볼트의 전압을 인가한다. 상기 프로그램 전압(VPGM)은 대략 15 내지 20 볼트이고, 상기 패스 전압(VPASS)은 대략 7 내지 9 볼트이고, 상기 스트링 선택 전압은 통상적으로 브이씨씨(VCC)가 인가된다. 상기 브이씨씨(VCC)는 대략 1.8 내지 3.0 볼트일 수 있다.
상기 프로그램 전압(VPGM)은 상기 반도체패턴(175)으로부터 상기 메모리 게이트 절연막(200)으로 전자 터널링이 일어나기에 충분한 전압이기 때문에, 상기 선택된 워드 라인과 상기 선택된 비트 라인에 의해 선택되는 셀은 프로그램된다. 상기 패스 전압(VPASS)은 상기 프로그램 전압(VPGM)에 비해 작기 때문에, 상기 선택된 비트라인 및 상기 선택되지 않은 워드 라인들에 의해 선택되는 셀들은 프로그램되지 않는다. 상기 선택되지 않은 비트라인에 연결된 셀들에는 소정의 부스팅 전압이 인가됨으로써, 마찬가지로 프로그램되지 않는다. 즉, 상기 접지 선택 라인에는 0볼트가 인가됨으로써 상기 메모리 트랜지스터들의 채널 영역은 플로팅되고, 상기 스트링 선택 라인(131) 및 상기 선택되지 않은 워드 라인들에는 각각 브이씨씨(VCC) 및 패스 전압(VPASS)이 인가됨으로써, 상기 선택된 워드 라인 아래의 채널에는 상기 비트 라인들에 의한 소정의 부스팅(boosting) 전압이 인가된다. 상기 부스팅 전압이 소정의 크기 이상일 경우, 비선택된 비트라인들 및 상기 선택된 워드 라인에 의해 선 택되는 셀들에는 상기 프로그램 전압(VPGM)보다 작은 전압이 인가된다. 그 결과, 상기 비선택된 비트라인들 및 상기 선택된 워드 라인에 의해 선택되는 셀들은 프로그램되지 않는다.
읽기 동작에 있어서, 선택된 비트 라인에는 대략 1 볼트를 인가하고, 상기 스트링 선택 라인 및 상기 접지 선택 라인에는 브이씨씨(VCC)를 인가하고, 상기 선택되지 않은 워드 라인들에는 읽기 전압(VREAD)을 인가한다. 선택되지 않은 비트라인들, 선택된 워드라인, 상기 공통 소오스 라인 및 상기 반도체패턴에는 0볼트를 인가한다. 상기 읽기 전압(VREAD)은 대략 5볼트인 것이 바람직하다.
소거 동작은 상술한 낸드 플래시 메모리의 제 1 실시예와 제 2 실시예에서 다를 수 있다.
제 1 실시예에 따른 소거 동작에 있어서, 상기 반도체패턴(175)에는 소거 전압(VERASE)을 인가하고, 선택된 워드 라인에는 0볼트를 인가한다. 이에 따라, 상기 선택된 워드 라인에 연결된 셀들에서, 부유 게이트 전극(211)에 저장된 전자들은 상기 메모리 게이트 절연막(200)을 터널링하여 상기 반도체패턴들(175)로 배출된다. 이를 위해, 상기 소거 전압(VERASE)은 대략 15 내지 22 볼트일 수 있다. 상기 소거 동작에서 상기 스트링 선택 트랜지스터, 접지 선택 트랜지스터 및 선택되지 않은 셀들의 게이트 절연막이 파괴되는 것을 방지하기위해, 상기 스트링 선택 라인(131), 상기 접지 선택 라인(132) 및 선택되지 않은 워드 라인들에는 상기 소거 전 압(VERASE)을 인가하는 것이 바람직하다. 이때, 상기 선택된 비트 라인 및 상기 공통 소오스 라인(145)은 플로팅되는 것이 바람직하다. 또한, 상기 선택되지 않는 비트 라인들도 플로팅되는 것이 바람직하다.
제 2 실시예에 따른 소거 동작에 있어서, 선택된 워드 라인에는 소거 전압(-VERASE)을 인가하고, 선택된 비트 라인 및 상기 공통 소오스 라인(145)에는 0 볼트를 인가하고, 상기 스트링 선택 라인(131), 상기 접지 선택 라인(132) 및 선택되지 않은 워드 라인들에는 브이씨씨(VCC)를 인가한다. 상기 스트링 선택 라인(131), 상기 접지 선택 라인(132) 및 선택되지 않은 워드 라인들에 인가되는 브이씨씨(VCC)에 의해, 상기 스트링 선택 트랜지스터, 상기 접지 선택 트랜지스터 및 상기 선택되지 않은 셀들은 턴온된다. 그 결과, 상기 선택된 비트 라인에 인가되는 전압(즉, 0 볼트)는 상기 선택된 워드 라인에 연결되는 셀들로 전달된다. 상기 비트 라인에 인가되는 전압과 상기 선택된 워드 라인에 인가되는 소거 전압(-VERASE)의 차이에 의해, 상기 선택된 워드 라인에 연결되는 셀들은 한꺼번에 소거된다. 상기 소거 전압(-VERASE)은 상기 부유 게이트 전극(211)에 저장된 전자들이 상기 메모리 게이트 절연막 패턴(200)을 통해 상기 반도체 패턴(175)으로 터널링될 수 있도록, 대략 -15 내지 -22 볼트일 수 있다.
이 실시예에서, 상기 소거 과정은 상기 워드 라인 단위로 이루어지기 때문에, 소정의 영역에 저장된 전체 정보를 지우기 위해서는, 상기 선택된 워드 라인을 차례로 바꾸는 과정이 필요하다. 이러한 순차적 소거 과정은 상기 스트링 선택 라인(131)에 가까운 셀들부터 차례로 수행되는 것이 바람직하다.
본 발명에 따르면, 다층 구조의 반도체패턴들 상에 메모리 트랜지스터들을 형성한다. 이에 따라, 한 개의 비트 라인에 연결되는 메모리 트랜지스터의 수를 증가시킬 수 있어, 고집적화된 메모리 반도체 장치를 제조할 수 있다.
특히, 낸드 플래시 메모리에 관한 본 발명의 실시예들에 따르면, 소정의 스트링 선택 트랜지스터와 접지 선택 트랜지스터에 의해 선택되는 메모리 트랜지스터의 수는 최소 전류 한계에 따른 제한없이 증가시킬 수 있다. 그 결과, 보다 고집적화된 낸드 플래시 메모리를 제작하는 것이 가능하다. 이에 더하여, 누설 전류에 따른 선폭 축소에 대한 기술적 제약에도 불구하고, 다층 구조로 메모리 트랜지스터들을 형성함으로써, 칩 면적의 증가없이 낸드 플래시 메모리의 집적도를 증대시킬 수 있다.

Claims (49)

  1. 반도체기판;
    상기 반도체기판 상에 형성되는 하부 트랜지스터들;
    상기 하부 트랜지스터들이 형성된 반도체기판 상에 배치되는 복수개의 반도체패턴들;
    상기 반도체패턴 상에 형성되는 상부 트랜지스터 구조체;
    상기 반도체기판 및 상기 반도체패턴들 사이에 배치되는 층간절연막들; 및
    상기 층간절연막들을 관통하여, 상기 하부 트랜지스터들과 상기 상부 트랜지스터 구조체를 전기적으로 연결시키는 배선 구조체들을 구비하는 것을 특징으로 하는 메모리 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체기판은 단결정 실리콘 웨이퍼이고,
    상기 반도체패턴들은 상기 반도체기판으로부터 에피택시얼 성장된 단결정 실리콘막인 것을 특징으로 하는 메모리 반도체 장치.
  3. 제 1 항에 있어서,
    상기 반도체패턴들은 적어도 두 개의 다른 높이에 배치됨으로써 다층 구조를 형성하는 것을 특징으로 하는 메모리 반도체 장치.
  4. 제 1 항에 있어서,
    상기 상부 트랜지스터 구조체는
    상기 반도체패턴의 상부에 배치되는 복수개의 메모리 게이트 전극들;
    상기 메모리 게이트 전극들과 상기 반도체패턴 사이에 개재되는 메모리 게이트 절연막들; 및
    상기 메모리 게이트 전극들 사이의 상기 반도체패턴에 형성되는 메모리 불순물 영역들을 포함하되,
    상기 메모리 게이트 전극은 차례로 적층된 부유 게이트 전극, 게이트 층간절연막 패턴 및 제어 게이트 전극을 포함하는 것을 특징으로 하는 메모리 반도체 장치.
  5. 제 1 항에 있어서,
    상기 반도체기판으로부터 상기 반도체패턴들 사이로 수직하게 연장된 에피택시얼 씨드 패턴들을 더 구비하는 것을 특징으로 하는 메모리 반도체 장치.
  6. 제 1 항에 있어서,
    상기 반도체패턴들의 두께는 상기 반도체기판보다 얇은 것을 특징으로 하는 메모리 반도체 장치.
  7. 제 4 항에 있어서,
    소정의 반도체패턴에 형성되는 상기 메모리 불순물 영역의 두께는 상기 반도체패턴과 같은 것을 특징으로 하는 메모리 반도체 장치.
  8. 제 4 항에 있어서,
    소정의 반도체패턴에 형성되는 상기 메모리 불순물 영역의 두께는 상기 반도체패턴보다 얇은 것을 특징으로 하는 메모리 반도체 장치.
  9. 제 1 항에 있어서,
    상기 하부 트랜지스터들은 복수개의 메모리 트랜지스터들 및 복수개의 기능 트랜지스터들 중에서 선택된 적어도 한 개의 트랜지스터를 포함하는 것을 특징으로 하는 메모리 반도체 장치.
  10. 셀 어레이 영역 및 주변 회로 영역을 갖는 반도체기판;
    상기 반도체기판의 셀 어레이 영역 상에 배치되는 선택 라인들;
    상기 선택 라인들이 형성된 반도체기판의 셀 어레이 영역 상에 배치되는 복수개의 반도체패턴들;
    상기 반도체패턴들의 상부에 배치되되, 상기 선택 라인에 평행한 복수개의 워드 라인들;
    상기 워드 라인들 사이의 상기 반도체패턴 내에 형성되는 메모리 불순물 영 역들;
    상기 선택 라인들 양 옆의 반도체기판 내에 형성되는 기판 불순물 영역들;
    상기 워드 라인들 및 상기 선택 라인들을 덮으면서, 상기 반도체기판 및 상기 반도체패턴들 사이에 배치되는 층간절연막들; 및
    상기 메모리 불순물 영역들과 상기 기판 불순물 영역을 전기적으로 연결하는 배선 구조체를 구비하는 것을 특징으로 하는 메모리 반도체 장치.
  11. 제 10 항에 있어서,
    상기 반도체기판은 단결정 실리콘 웨이퍼이고,
    상기 반도체패턴들은 상기 반도체기판으로부터 에피택시얼 성장된 단결정 실리콘막인 것을 특징으로 하는 메모리 반도체 장치.
  12. 제 10 항에 있어서,
    상기 반도체패턴들은 적어도 두 개의 다른 높이에 배치됨으로써 다층 구조를 형성하는 것을 특징으로 하는 메모리 반도체 장치.
  13. 제 10 항에 있어서,
    상기 워드 라인은 차례로 적층된 부유 게이트 전극, 게이트 층간절연막 패턴 및 제어 게이트 전극을 포함하는 것을 특징으로 하는 메모리 반도체 장치.
  14. 제 10 항에 있어서,
    상기 반도체기판으로부터 상기 반도체패턴들 사이로 수직하게 연장된 에피택시얼 씨드 패턴들; 및
    상기 층간절연막 상에 배치되어 상기 워드 라인들의 상부를 가로지는 복수개의 비트 라인들을 더 구비하되,
    상기 에피택시얼 씨드 패턴들은 상기 비트 라인들과 수직한 방향을 갖는 것을 특징으로 하는 메모리 반도체 장치.
  15. 제 10 항에 있어서,
    상기 반도체패턴들의 두께는 상기 반도체기판보다 얇은 것을 특징으로 하는 메모리 반도체 장치.
  16. 제 15 항에 있어서,
    소정의 반도체패턴에 형성되는 상기 메모리 불순물 영역의 두께는 상기 반도체패턴과 같은 것을 특징으로 하는 메모리 반도체 장치.
  17. 제 15 항에 있어서,
    소정의 반도체패턴에 형성되는 상기 메모리 불순물 영역의 두께는 상기 반도체패턴보다 얇은 것을 특징으로 하는 메모리 반도체 장치.
  18. 제 10 항에 있어서,
    상기 주변 회로 영역에 배치되는 고전압 트랜지스터들 및 저전압 트랜지스터들을 더 구비하되,
    상기 고전압 트랜지스터는 상기 저전압 트랜지스터에 비해 두꺼운 게이트 절연막을 갖는 것을 특징으로 하는 메모리 반도체 장치.
  19. 반도체기판;
    상기 반도체기판 상에 형성되는 선택 라인들;
    상기 선택 라인들 양 옆의 반도체기판 내에 형성되는 기판 불순물 영역들;
    상기 선택 라인들의 상부를 가로지르는 복수개의 반도체패턴들;
    상기 반도체패턴들 사이에 배치되는 메모리 소자분리막 패턴들;
    상기 반도체패턴들의 상부를 가로지르되, 상기 선택 라인에 평행한 복수개의 워드 라인들;
    상기 워드 라인들 사이의 상기 반도체패턴 내에 형성되되, 상기 반도체패턴과 동일한 두께를 갖는 메모리 불순물 영역들;
    상기 워드 라인들 및 상기 선택 라인들을 덮으면서, 상기 반도체기판 및 상기 반도체패턴들 사이에 배치되는 층간절연막들; 및
    상기 메모리 불순물 영역들과 상기 기판 불순물 영역을 전기적으로 연결하는 배선 구조체를 구비하는 것을 특징으로 하는 메모리 반도체 장치.
  20. 제 19 항에 있어서,
    상기 메모리 불순물 영역에 접속하는 배선 구조체는 상기 반도체패턴을 관통하여 상기 메모리 불순물 영역과 상기 기판 불순물 영역을 연결하는 것을 특징으로 하는 메모리 반도체 장치.
  21. 제 19 항에 있어서,
    상기 반도체패턴들 및 상기 메모리 소자분리막 패턴들은 바(bar) 모양이면서, 상기 워드 라인들에 수직한 것을 특징으로 하는 메모리 반도체 장치.
  22. 제 19 항에 있어서,
    상기 반도체기판은 단결정 실리콘 웨이퍼이고,
    상기 반도체패턴들은 상기 반도체기판으로부터 에피택시얼 성장된 단결정 실리콘막인 것을 특징으로 하는 메모리 반도체 장치.
  23. 제 19 항에 있어서,
    상기 반도체패턴들은 적어도 두 개의 다른 높이에 배치됨으로써 다층 구조를 형성하는 것을 특징으로 하는 메모리 반도체 장치.
  24. 제 19 항에 있어서,
    상기 워드 라인은 차례로 적층된 부유 게이트 전극, 게이트 층간절연막 패턴 및 제어 게이트 전극을 포함하는 것을 특징으로 하는 메모리 반도체 장치.
  25. 제 19 항에 있어서,
    상기 반도체기판으로부터 상기 반도체패턴들 사이로 수직하게 연장된 에피택시얼 씨드 패턴들; 및
    상기 층간절연막 상에 배치되어 상기 워드 라인들의 상부를 가로지는 복수개의 비트 라인들을 더 구비하되,
    상기 에피택시얼 씨드 패턴들은 상기 비트 라인들과 수직한 방향을 갖는 것을 특징으로 하는 메모리 반도체 장치.
  26. 반도체기판;
    상기 반도체기판 상에 배치되는 선택 라인들;
    상기 선택 라인들 양 옆의 반도체기판 내에 형성되는 기판 불순물 영역들;
    상기 선택 라인들이 형성된 반도체기판 상에 배치되는 복수개의 반도체패턴들;
    상기 반도체패턴들 내에 배치되어, 메모리 활성영역들을 정의하는 메모리 소자분리막 패턴들;
    상기 반도체패턴들 상에 배치되어, 상기 메모리 활성영역들을 가로지르는 복수개의 워드 라인들;
    상기 워드 라인들 사이의 상기 메모리 활성영역들 내에 형성되는 메모리 불 순물 영역들;
    상기 워드 라인들 및 상기 선택 라인들을 덮으면서, 상기 반도체기판 및 상기 반도체패턴들 사이에 배치되는 층간절연막들; 및
    상기 메모리 불순물 영역들과 상기 기판 불순물 영역을 전기적으로 연결하는 배선 구조체를 구비하는 것을 특징으로 하는 메모리 반도체 장치.
  27. 제 26 항에 있어서,
    상기 메모리 불순물 영역에 접속하는 배선 구조체는 상기 반도체패턴을 관통하여 상기 메모리 불순물 영역과 상기 기판 불순물 영역을 연결하는 것을 특징으로 하는 메모리 반도체 장치.
  28. 제 26 항에 있어서,
    상기 메모리 소자분리막 패턴들은 상기 반도체패턴보다 얇은 두께를 가지면서, 상기 워드 라인들 및 상기 선택 라인들에 수직한 방향으로 배치되는 것을 특징으로 하는 메모리 반도체 장치.
  29. 제 26 항에 있어서,
    상기 반도체기판은 단결정 실리콘 웨이퍼이고,
    상기 반도체패턴들은 상기 반도체기판으로부터 에피택시얼 성장된 단결정 실리콘막인 것을 특징으로 하는 메모리 반도체 장치.
  30. 제 26 항에 있어서,
    상기 반도체패턴들은 적어도 두 개의 다른 높이에 배치됨으로써 다층 구조를 형성하는 것을 특징으로 하는 메모리 반도체 장치.
  31. 제 26 항에 있어서,
    상기 워드 라인은 차례로 적층된 부유 게이트 전극, 게이트 층간절연막 패턴 및 제어 게이트 전극을 포함하는 것을 특징으로 하는 메모리 반도체 장치.
  32. 제 26 항에 있어서,
    상기 반도체기판으로부터 상기 반도체패턴들 사이로 수직하게 연장된 에피택시얼 씨드 패턴들; 및
    상기 층간절연막 상에 배치되어 상기 워드 라인들의 상부를 가로지는 복수개의 비트 라인들을 더 구비하되,
    상기 에피택시얼 씨드 패턴들은 상기 비트 라인들과 수직한 방향을 갖는 것을 특징으로 하는 메모리 반도체 장치.
  33. 셀 어레이 영역 및 주변 회로 영역을 갖는 반도체기판;
    상기 반도체기판의 셀 어레이 영역에 형성되는 스트링 선택 트랜지스터 및 접지 선택 트랜지스터;
    상기 스트링 및 접지 선택 트랜지스터들이 형성된 상기 반도체기판 상부에 배치되는 적어도 한 층의 메모리 트랜지스터 구조체;
    상기 메모리 트랜지스터 구조체의 상부에 배치되는 복수개의 비트 라인들; 및
    상기 메모리 트랜지스터 구조체, 상기 스트링 및 접지 선택 트랜지스터들 및 상기 비트 라인을 전기적으로 연결하는 배선 구조체를 구비하되,
    상기 메모리 트랜지스터 구조체는 복수개의 반도체패턴들 및 상기 반도체패턴들의 소정영역에 형성되는 복수개의 메모리 트랜지스터들을 포함하는 것을 특징으로 하는 메모리 반도체 장치.
  34. 제 33 항에 있어서,
    상기 메모리 트랜지스터는
    부유 게이트 전극, 게이트 층간절연막 패턴 및 제어 게이트 전극을 포함하는 워드 라인들;
    상기 워드 라인과 상기 반도체패턴 사이에 개재되는 메모리 게이트 절연막; 및
    상기 워드 라인들 사이의 상기 반도체패턴 내에 형성되는 메모리 불순물 영역을 포함하는 것을 특징으로 하는 메모리 반도체 장치.
  35. 제 34 항에 있어서,
    상기 메모리 불순물 영역은 상기 반도체패턴과 동일한 두께를 갖는 것을 특징으로 하는 메모리 반도체 장치.
  36. 제 35 항에 있어서,
    소정의 비트 라인과 소정의 워드 라인에 의해 선택되는 소정의 메모리 트랜지스터는
    상기 소정의 비트 라인에 0볼트를 인가하고,
    상기 소정의 워드 라인에 상기 부유 게이트 전극의 전하가 상기 게이트 층간절연막 패턴을 통해 상기 제어 게이트 전극으로 배출되기에 충분한 크기를 갖는 소거 전압을 인가하고,
    상기 스트링 선택 트랜지스터의 게이트에 상기 스트링 선택 트랜지스터를 턴온시킬 수 있는 전압을 인가하고,
    상기 스트링 선택 트랜지스터와 상기 소정의 워드 라인 사이에 배치된 메모리 트랜지스터의 워드 라인에 상기 메모리 트랜지스터를 턴온시킬 수 있는 전압을 인가함으로써, 상기 소정의 선택된 메모리 트랜지스터에 저장된 전하를 제거하는 것을 특징으로 하는 메모리 반도체 장치.
  37. 제 36 항에 있어서,
    상기 소거 전압은 -10 내지 -25 볼트이고,
    상기 스트링 선택 트랜지스터를 턴온시킬 수 있는 전압은 1 내지 10 볼트이 고,
    상기 메모리 트랜지스터를 턴온시킬 수 있는 전압은 1 내지 10 볼트인 것을 특징으로 하는 메모리 반도체 장치.
  38. 제 34 항에 있어서,
    상기 메모리 불순물 영역은 상기 반도체패턴보다 얇은 두께를 갖는 것을 특징으로 하는 메모리 반도체 장치.
  39. 제 38 항에 있어서,
    소정의 비트 라인과 소정의 워드 라인에 의해 선택되는 소정의 메모리 트랜지스터는
    상기 소정의 워드 라인에 0볼트를 인가하고,
    상기 반도체패턴에는 소정의 소거 전압을 인가하여, 상기 부유 게이트 전극의 전하가 상기 메모리 게이트 절연막을 통해 상기 반도체패턴으로 배출되기에 충분한 전위 차이를 형성하고,
    선택되지 않은 다른 워드 라인에는 상기 소거 전압을 인가함으로써, 상기 소정의 워드 라인에 연결된 메모리 트랜지스터에 저장된 전하를 제거하는 것을 특징으로 하는 메모리 반도체 장치.
  40. 반도체기판의 소정영역에 하부 트랜지스터들을 형성하는 단계;
    하부 층간절연막을 형성하는 단계, 반도체패턴들을 형성하는 단계, 상부 트랜지스터들을 형성하는 단계 및 하부 배선 구조체를 형성하는 단계를 포함하는 한 주기의 메모리 트랜지스터 구조체 형성 공정을 적어도 한번 이상 반복적으로 실시하여, 상기 하부 트랜지스터들이 형성된 결과물 상에 적어도 한 층의 메모리 트랜지스터 구조체를 형성하는 단계; 및
    상기 메모리 트랜지스터 구조체를 포함하는 결과물 상에, 상기 하부 트랜지스터 및 상기 메모리 트랜지스터 구조체에 접속하는 상부 배선 구조체를 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 반도체 장치의 제조 방법.
  41. 제 40 항에 있어서,
    상기 한 주기의 메모리 트랜지스터 구조체 형성 공정은
    상기 하부 트랜지스터들이 형성된 결과물 상에 상기 하부 층간절연막을 형성하는 단계;
    상기 하부 층간절연막 상에, 복수개의 상기 반도체패턴들을 형성하는 단계;
    상기 반도체패턴들의 소정영역에 상기 상부 트랜지스터들을 형성하는 단계; 및
    상기 상부 트랜지스터들과 상기 하부 트랜지스터들을 전기적으로 연결시키는 상기 하부 배선 구조체를 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 반도체 장치의 제조 방법.
  42. 제 40 항에 있어서,
    상기 반도체패턴들을 형성하는 단계는
    상기 하부 층간절연막을 패터닝하여, 상기 반도체기판의 소정영역을 노출시키는 단계;
    에피택시얼 성장 기술을 사용하여 상기 노출된 반도체기판으로부터 반도체막을 성장시키는 단계;
    상기 반도체막을 평탄화 식각하는 단계; 및
    상기 평탄화 식각된 반도체막을 패터닝하여, 상기 하부 층간절연막의 상부면을 노출시키는 단계를 포함하는 것을 특징으로 하는 메모리 반도체 장치의 제조 방법.
  43. 제 42 항에 있어서,
    상기 반도체막을 성장시키는 단계는
    이염화실란(Dichlorosilane, DCS) 및 염산을 포함하는 공정 가스를 사용하여 대략 800℃의 온도에서 단결정 실리콘을 성장시키는 단계; 및
    상기 성장된 단결정 실리콘막을 열처리하여 안정화시키는 단계를 포함하되,
    상기 반도체막은 상기 하부 층간절연막보다 두꺼운 두께로 성장시키는 것을 특징으로 하는 메모리 반도체 장치의 제조 방법.
  44. 제 43 항에 있어서,
    상기 이염화실란과 상기 염산은 대략 2:1의 유량 비율로 공급되는 것을 특징으로 하는 메모리 반도체 장치의 제조 방법.
  45. 제 40 항에 있어서,
    상기 상부 트랜지스터들을 형성하는 단계는
    상기 반도체패턴의 소정영역에 메모리 활성영역들을 정의하는 메모리 소자분리막 패턴을 형성하는 단계;
    상기 메모리 활성영역 상에 메모리 게이트 절연막을 형성하는 단계;
    상기 메모리 게이트 절연막을 갖는 반도체패턴 상에, 상기 메모리 활성영역들을 가로지르는 메모리 게이트 전극을 형성하는 단계; 및
    상기 메모리 게이트 전극을 마스크로 사용하는 이온 주입 공정을 실시하여, 상기 메모리 게이트 전극들 사이의 상기 메모리 활성영역 내에 메모리 불순물 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 반도체 장치의 제조 방법.
  46. 제 45 항에 있어서,
    상기 메모리 소자분리막 패턴은 상기 반도체패턴보다 얇은 두께로 형성하고,
    상기 메모리 불순물 영역은 상기 메모리 소자분리막 패턴보다 얇은 두께로 형성하는 것을 특징으로 하는 메모리 반도체 장치의 제조 방법.
  47. 제 45 항에 있어서,
    상기 메모리 소자분리막 패턴 및 상기 메모리 불순물 영역은 상기 반도체패턴과 같은 두께로 형성하는 것을 특징으로 하는 메모리 반도체 장치의 제조 방법.
  48. 제 47 항에 있어서,
    상기 하부 배선 구조체를 형성하는 단계는 상기 반도체패턴을 관통하여 상기 메모리 불순물 영역과 상기 하부 트랜지스터를 연결시키는 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 반도체 장치의 제조 방법.
  49. 제 45 항에 있어서,
    상기 메모리 게이트 전극을 형성하는 단계는 상기 메모리 게이트 절연막을 갖는 반도체패턴 상에 차례로 적층된 부유 게이트 전극, 게이트 층간절연막 패턴 및 제어 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 반도체 장치의 제조 방법.
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