CN105448921B

CN105448921B - 一种半导体器件及其制作方法和电子装置

Info

Publication number: CN105448921B
Application number: CN201410325922.XA
Authority: CN
Inventors: 王新鹏
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-07-09
Filing date: 2014-07-09
Publication date: 2019-09-03
Anticipated expiration: 2034-07-09
Also published as: CN105448921A

Abstract

本发明公开了一种半导体器件及其制作方法和电子装置，在半导体衬底上依次形成有第一硬掩膜层、第二硬掩膜层、牺牲层和第三硬掩膜层；执行刻蚀工艺以形成浅沟槽；在所述浅沟槽中填充隔离材料层；回刻蚀去除所述牺牲层；去除所述第二硬掩膜层；去除所述第一硬掩膜层；在露出的所述半导体衬底上形成隧穿氧化物层；在所述半导体衬底上形成浮栅材料层；执行平坦化工艺。根据本发明的制作方法提供了良好的工艺窗口用于浅沟槽隔离结构氧化物层和浮置栅极多晶硅的形成；良好地控制了浮置栅极的轮廓；浮置栅极的物理轮廓有利于提高器件耦合率。

Description

一种半导体器件及其制作方法和电子装置

技术领域

本发明涉及半导体制造工艺，尤其涉及一种半导体器件及其制作方法和电子装置。

背景技术

存储器用于存储大量数字信息，最近的调查显示，在世界范围内，存储器芯片大约占了半导体交易的30％，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器。

随机存储器，例如DRAM与SRAM(静态随机存储器)在使用过程中存在掉电后存储数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮栅概念的闪存，由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。

闪存存储器即FLASH，其成为非易失性半导体存储技术的主流，在各种各样的FLASH器件中，嵌入式闪存是片上系统(SOC)的一种，在一片集成电路内同时集成逻辑电路模块和闪存电路模块，在智能卡、微控制器等产品中有广泛的用途。在嵌入逻辑电路的闪存存储器技术逐渐成熟、存储速度不断加快、成本逐渐下降的发展过程中，人们开始对其制作方法提出了新的要求。

嵌入式闪存存储器面临着平衡闪存电路模块和逻辑电路模块不同要求的挑战。较高的耦合率有利于嵌入式闪存存储器具有良好的性能，耦合率随着ONO介电层(隧穿氧化物层)长度比例的增加而变化。在固定的倾斜关键尺寸的条件下，在形成浅沟槽隔离结构氧化物和浮置栅极时要求没有空洞的形成，而关键尺寸和填充的纵横比决定浅沟槽隔离结构氧化物和浮置栅极中空洞的形成。较大的有源区的键尺寸将引起浅沟槽隔离结构沉积时空洞的形成。通常采用自对准方法形成浮置栅极代替在有源区上形成氮化硅层，较小的有源区关键尺寸将引起浮置栅极填充时空洞的形成。

因此，需要一种新的制作嵌入式闪存存储器的方法，以解决现有技术中的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明实施例一提出一种半导体器件的制作方法，包括：提供半导体衬底，在所述半导体衬底上依次形成有第一硬掩膜层、第二硬掩膜层、牺牲层和第三硬掩膜层；依次刻蚀所述第三硬掩膜层、所述牺牲层、所述第二硬掩膜层、所述第一硬掩膜层和所述半导体衬底，以形成浅沟槽；在所述浅沟槽中填充隔离材料层，通过平坦化工艺使得所述隔离材料层的表面与所述牺牲层的表面齐平；回刻蚀去除所述牺牲层，以使所述隔离材料层的顶部回刻蚀为椭圆形或者子弹头形；去除所述第二硬掩膜层，以使所述隔离材料层的中部和底部垂直；去除所述第一硬掩膜层以露出所述半导体衬底；在露出的所述半导体衬底上形成隧穿氧化物层；在所述半导体衬底上形成浮栅材料层，所述浮栅材料层覆盖所述隔离材料层和所述隧穿氧化物层；执行平坦化工艺，以形成浮置栅极。

示例性地，所述第一硬掩膜层的材料为氧化物，所述第二硬掩膜层的材料为氮化物，所述第二硬掩膜层的厚度为200埃至1000埃。

示例性地，所述牺牲层的材料为多晶硅，所述第三硬掩膜层的材料为氧化硅。

示例性地，所述浮置栅极的厚度为200埃至1000埃。

示例性地，还包括在去除所述第二硬掩膜层之后执行注入工艺的步骤。

示例性地，还包括在执行平坦化工艺之前执行注入工艺的步骤。

示例性地，所述浮置栅极的结构为碗状。

示例性地，所述浮置栅极顶部的关键尺寸大于有源区顶部的关键尺寸。

示例性地，在刻蚀形成所述浅沟槽之后所述第二硬掩膜层、所述牺牲层和所述第三硬掩膜层的侧墙倾斜角度为84°至88°。

示例性地，所述第二硬掩膜层的厚度等于所述浮置栅极的厚度。

示例性地，在所述半导体衬底上形成所述浮栅材料层之前所述隔离材料层的形状为上部分为椭圆弧形，下半部分为垂直。

本发明实施例二提出了一种半导体器件，所述半导体器件包括碗状结构浮置栅极。

示例性地，所述浮置栅极的厚度为200埃至1000埃。

示例性地，所述浮置栅极延伸至有源区。

本发明实施例三提出一种电子装置，其包括如上所述的半导体器件。

综上所述，根据本发明的制作方法提供了良好的工艺窗口用于浅沟槽隔离结构氧化物层和浮置栅极多晶硅的形成；良好地控制了浮置栅极的轮廓；浮置栅极的物理轮廓有利于提高器件耦合率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A-1G为根据本发明一个实施方式制作嵌入式闪存器件结构的相关步骤所获得的器件的结构示意图；

图2为根据本发明一个实施方式制作嵌入式闪存器件结构的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何解决现有技术中的问题。显然本发明的较佳实施例详细的描述如下，然而去除这些详细描述外，本发明还可以具有其他实施方式。

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

实施例一

下面将结合图1A-1G对本发明所述嵌入式闪存存储器的制作方法进行详细描述，图1A-1G为根据本发明的一个实施例制作嵌入式闪存的过程中存储器的结构截面图。

如图1A所示，提供半导体衬底100，在所述半导体的衬底100中形成有阱。

所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。

所述半导体衬底100包括三个区域，分别为：用于形成逻辑电路栅极结构的第一区域，即逻辑电路区域；用以形成高压晶体管栅极结构的第二区域，即高压电路区域；用以形成选择晶体管的栅极结构以及存储单元栅极结构的第三区域，即闪存单元区域。需要说明的是，逻辑电路区域和高压电路区域在真实布局里都是位于外围电路区。

在本发明的一实例中，在半导体衬底中定义了存储单元区域、周边逻辑电路区域。在本发明中只对存储单元区域进行说明，其他区域在此就不详细描述。如图1A所示为具有存储单元区域的半导体衬底100。半导体衬底100具有有源区。

在半导体衬底100上形成硬掩膜层，所述硬掩膜层包括依次层叠的垫氧化物层101和氮化物层102，具体的，在垫氧化物层101上形成氮化物层102，氮化物层102的材料可选用氮化硅。垫氧化物层101可以通过热氧化、化学气相沉积(CVD)或氧氮化工艺形成。垫氧化物层可以包括如下的任何传统电介质：SiO₂、SiON、SiON₂、以及包括钙钛矿型氧化物的其它类似氧化物。其中，垫氧化物层的材料可选用氧化硅，形成方式采用热氧化法。氮化物层102的厚度决定浮置栅极的最终厚度，氮化物层102的厚度范围为200埃至1000埃。

接着，在氮化物层102上形成牺牲层103，牺牲层103的材料可以为多晶硅，牺牲层103用于在有源区上产生垂直的截面，这将有利于浮置栅极多晶硅的填充。

在本发明一具体实施例中，多晶硅层的形成方法可选用低压化学气相淀积(LPCVD)工艺或者原子气相沉积(ALD)。形成多晶硅层的工艺条件包括：反应气体为硅烷(SiH₄)，硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫米汞柱(mTorr)，如300mTorr；反应气体中还可包括缓冲气体，缓冲气体可为氦气(He)或氮气(N)，氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。

然后，在牺牲层103上形成氧化物硬掩膜层104，氧化物硬掩膜层104的材料包括氧化硅。可以通过热氧化、化学气相沉积(CVD)等工艺形成氧化物硬掩膜层104。

接着，如图1B所示，通过STI光刻工艺在半导体衬底100上定义出浅沟槽和有源区。在本发明的一具体实施例中，定义浅沟槽的方法为：在半导体衬底表面涂布光刻胶，对光刻胶进行曝光并显影，将预定义的图形转印到光刻胶上。然后以剩余的光刻胶为掩膜进行蚀刻，半导体衬底未被光刻胶覆盖的部分被依次刻蚀，刻蚀氧化物硬掩膜层104、牺牲层103、硬掩膜层(氮化物层102和氧化物层101)以及半导体衬底，形成浅沟槽105，该浅沟槽105的底部位于半导体衬底中。

示例性地，在刻蚀形成浅沟槽之后，由氧化物层104、牺牲层103和氮化物层组成的硬掩膜层的截面与衬底是垂直的，刻蚀后所述硬掩膜层侧墙的倾斜角度为84°至88°。

如图1C所示，进行浅沟槽105的填充，在所述浅沟槽内以及氧化物硬掩膜层104上沉积隔离材料层106，隔离材料层可选用氧化物层，例如二氧化硅层。在本发明的实施例中，采用HDP(高密度等离子)沉积工艺在所述浅沟槽内以及氮化物层上形成氧化物层，氧化物层的材料可选用二氧化硅，采用HDP-CVD(高密度等离子化学气相沉积)形成氧化物层，HDP-CVD工艺是在同一个反应腔室中同步地进行沉积与溅射反应，HDP-CVD工艺采用的反应气体包括SiH₄和O₂，以及溅射用的气体氢气和氦气。由于沉积和溅射工艺是同时进行的，通过调整SiH₄和O₂以及氢气和氦气的含量以使溅射沉积比为1:1。

需要说明的是，上述形成隔离材料层的方法均为示例性的，并不局限于所述方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。

对半导体衬底上形成的隔离材料层进行平坦化处理，所述隔离材料层106的表面与所述牺牲层103的表面平齐，具体的，去除位于氧化物硬掩膜层104上的隔离材料层、氧化物硬掩膜层104以及部分的牺牲层103。

如图1D所示，圆化所述隔离材料层106的顶部，以使所述隔离材料层106的顶部圆化为椭圆形或者子弹头形。具体的步骤为，回刻蚀去除牺牲层103，所述回刻蚀步骤停止于氮化物层102表面上，所述回刻蚀工艺使隔离材料层106的顶部圆化为椭圆形或者子弹头形。

可以采用干法刻蚀执行回刻蚀步骤，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。例如等离子体刻蚀，刻蚀气体可以采用氯气(Cl₂)、溴化氢(HBr)气体、四氟化碳(CF₄)气体、全氟丁二烯(C₄F_6-)气体或者这些气体的任意组合。作为一个实例，采用等离子体刻蚀，所述刻蚀采用氯气(Cl₂)，气体的流量范围可为0～150立方厘米/分钟(sccm)，反应室内压力可为5～20毫托(mTorr)。

示例性地，执行所述回刻蚀步骤之后氮化物层102的长度为“a”，长度“a”决定最终浮置栅极的厚度，良好的工艺窗口用于形成无空洞浮置栅极多晶硅层，无空洞浅沟槽隔离结构器件以及提高器件的可靠性。

如图1E所示，去除氮化物层102，以完全露出氧化物层101，在去除所述氮化物层102的同时，圆化处理了隔离材料层106顶部部分以及隔离材料层106形成垂直的中部到顶部部分。

在本发明一具体实施例中，刻蚀去除氮化硅层102，在半导体衬底100上依次形成底部抗反射涂层和光刻胶层，采用光刻工艺经曝光显影等步骤后形成图案化的光刻胶层。光刻胶层用于去除氮化硅层102。根据具有图案的光刻胶层刻蚀去除氮化硅层，以露出氧化物层101。采用灰化工艺去除底部抗反射涂层和图案化的光刻胶层。

既可以采用干蚀刻法也可以采用湿蚀刻法移除氮化硅层102。使用一干蚀刻制造工艺，例如以氟化硫(SF₆)、氮及氯作为蚀刻剂且对氮化硅具有高选择性的选择性反应性离子蚀刻(RIE)制造工艺，进行回蚀刻制造工艺。传统干刻蚀工艺，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。在本发明一具体实施例中，采用湿法刻蚀去除氮化物层102，所述湿法刻蚀工艺的刻蚀剂包括热磷酸或者稀释的氢氟酸。

示例性地，在所述半导体衬底上形成所述浮栅材料层之前所述隔离材料层的形状为上部分为椭圆弧形，下半部分为垂直

如图1F所示，去除半导体衬底100上的垫氧化物层101，以完全露出半导体衬底100。

示例性地，在去除所述垫氧化物层101之后，露出半导体衬底100。

在本发明一具体实施例中，刻蚀去除垫氧化物层101，以上述去除氮化硅层102的光刻胶层为掩膜刻蚀去除垫氧化物层101，去除垫氧化物层101的方法可以为湿法清洗，所述湿法清洗的反应剂包括稀释的氢氟酸，本领域的技术人员可以根据实际工艺需求进行选择，在此就不详细描述。

接着，在去除氧化物层101的空位处形成隧穿氧化层107，所述隧穿氧化层的作用在于浮栅多晶硅层和半导体衬底隔离。可以采用本领域技术人员所习知的氧化工艺例如炉管工艺(Furnace)、快速热退火氧化(RTO，Rapid thermal oxide)、原位水蒸气氧化(ISSG)等形成隧穿氧化层和高电压区域氧化物层，所述隧穿氧化物层107的厚度范围为40埃至180埃。

接着，在半导体衬底100上沉积形成浮栅材料层108，浮栅材料层的材料可选用多晶硅，所述浮栅材料层完全覆盖隔离材料层106和隧穿氧化物层107。

在本发明中形成浮栅材料层的形成方法可选用低压化学气相淀积(LPCVD)工艺或者炉管工艺(Furnace)。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH₄)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。

需要说明的是，上述形成浮栅材料层的方法均为示例性的，并不局限于所述方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。

然后，如图1G所示，对浮栅材料层108执行平坦化工艺，以露出所述隔离材料层106，以形成浮置栅极109，所述浮置栅极109厚度为200埃至1000埃。

可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。

示例性地，浮置栅极109延伸到有源区，浮置栅极109顶部的关键尺寸大于有源区的顶部关键尺寸。

示例性地，在去除所述氮化物层102之后，或者在对浮栅材料层108执行平坦化工艺之前，还包括一些注入工艺，所述注入工艺对于本领域技术人员而言为熟知的技术手段，在此就不详细赘述，本领域技术人员可以根据需要进行选择。

示例性地，形成的所述浮置栅极109中没有形成空洞，形成的隔离材料层106中没有空洞。

示例性地，所述浮置栅极109的结构为碗状结构。

执行后续的工艺步骤，在所述半导体衬底上依次形成介电层，所述介电层可选用ONO(氧化物/氮化物/氧化物，oxide-nitride-oxide)介电层。具体的，介电层可以为氧化物-氮化物-氧化物总共三层ONO三明治结构，本领域的技术人员应当理解的是，介电层也可以为一层氮化物、或者一层氧化物、或者一层氮化物上形成一层氧化物等绝缘结构。可以使用包括但不限于：低压化学气相沉积方法、化学气相沉积方法和物理汽相沉积方法的方法形成介电层。

需要说明的是，上述形成介电层的方法均为示例性的，并不局限于所述方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。

接着，在所述介电层上形成控制栅极材料层，控制栅极材料层的材料可选用多晶硅。

多晶硅的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅的工艺条件包括：反应气体为硅烷(SiH₄)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。

需要说明的是，上述形成控制栅极材料层的方法均为示例性的，并不局限于所述方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。

参照图2，其中示出了为根据本发明一个实施方式制作嵌入式闪存的工艺流程图。用于简要示出整个制造工艺的流程。

在步骤201中，提供半导体衬底，在所述半导体衬底上形成有第一氧化物层、氮化物层、牺牲层和第二氧化物层；

在步骤202中，依次刻蚀第二氧化物层、牺牲层、氮化物层、第一氧化物层层和半导体衬底，在所述半导体衬底上形成浅沟槽；

在步骤203中，在所述浅沟槽中填充隔离材料层，所述隔离材料层和所述牺牲层齐平；

在步骤204中，回刻蚀去除所述牺牲层停止于氮化物层，以使所述隔离材料层的顶部圆化为椭圆形或者子弹头形；

在步骤205中，去除所述氮化物层以露出所述氧化物层，以使隔离材料层形成垂直的中部到顶部部分；

在步骤206中，去除所述氧化物层，在氧化物层的空位处形成隧穿氧化物层，接着，在所述半导体衬底上形成浮置栅极材料层；

在步骤207中，执行平坦化工艺。

综上所述，根据本发明的制作方法提供了良好的工艺窗口用于浅沟槽隔离结构氧化物层和浮置栅极多晶硅的形成；良好地控制了浮置栅极的轮廓；良好的浮置栅极物理轮廓提高了器件耦合率。

实施例二

根据本发明的制作方法还提出了一种半导体器件，所述半导体器件包括碗状结构的浮置栅极。

示例性地，所述浮置栅极的厚度为200埃至1000埃。

示例性地，所述浮置栅极延伸至有源区。

实施例三

本发明实施例提供一种电子装置，其包括半导体器件。其中，半导体器件为实施例二所述的半导体器件，或根据实施例一所述的半导体器件的制造方法制造的半导体器件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括半导体器件200的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。

Claims

1.一种半导体器件的制作方法，包括：

提供半导体衬底，

在所述半导体衬底上依次形成有第一硬掩膜层、第二硬掩膜层、牺牲层和第三硬掩膜层；

依次刻蚀所述第三硬掩膜层、所述牺牲层、所述第二硬掩膜层、所述第一硬掩膜层和所述半导体衬底，以形成浅沟槽；

在所述浅沟槽中填充隔离材料层，通过平坦化工艺使得所述隔离材料层的表面与所述牺牲层的表面齐平；

回刻蚀去除所述牺牲层，以使所述隔离材料层的顶部回刻蚀为椭圆形或者子弹头形；

去除所述第二硬掩膜层，以使所述隔离材料层的中部和底部垂直；

去除所述第一硬掩膜层以露出所述半导体衬底；

在露出的所述半导体衬底上形成隧穿氧化物层；

在所述半导体衬底上形成浮栅材料层，所述浮栅材料层覆盖所述隔离材料层和所述隧穿氧化物层；

执行平坦化工艺，以形成碗状结构的浮置栅极。

2.如权利要求1所述的方法，其特征在于，所述第一硬掩膜层的材料为氧化物，所述第二硬掩膜层的材料为氮化物，所述第二硬掩膜层的厚度为200埃至1000埃。

3.如权利要求1所述的方法，其特征在于，所述牺牲层的材料为多晶硅，所述第三硬掩膜层的材料为氧化硅。

4.如权利要求1所述的方法，其特征在于，所述浮置栅极的厚度为200埃至1000埃。

5.如权利要求1所述的方法，其特征在于，还包括在去除所述第二硬掩膜层之后执行注入工艺的步骤。

6.如权利要求1所述的方法，其特征在于，还包括在执行平坦化工艺，以形成浮置栅极之前执行注入工艺的步骤。

7.如权利要求6所述的方法，其特征在于，所述浮置栅极顶部的关键尺寸大于有源区顶部的关键尺寸。

8.如权利要求1所述的方法，其特征在于，在刻蚀形成所述浅沟槽之后所述第二硬掩膜层、所述牺牲层和所述第三硬掩膜层的侧墙倾斜角度为84°至88°。

9.如权利要求1所述的方法，其特征在于，所述第二硬掩膜层的厚度等于所述浮置栅极的厚度。

10.如权利要求1所述的方法，其特征在于，在所述半导体衬底上形成所述浮栅材料层之前所述隔离材料层的形状为上部分为椭圆弧形，下半部分为垂直。

11.一种采用如权利要求1-10中的任一方法制造的半导体器件，其特征在于，所述半导体器件包括碗状结构浮置栅极。

12.如权利要求11所述的器件，其特征在于，所述浮置栅极顶部的关键尺寸大于有源区顶部的关键尺寸。

13.如权利要求11所述的器件，其特征在于，所述浮置栅极的厚度为200埃至1000埃。

14.如权利要求11所述的器件，其特征在于，所述浮置栅极延伸至有源区。

15.一种电子装置，所述电子装置包括权利要求11-14任意一项所述的半导体器件。