CN105140176B - 一种半导体器件及其制造方法和电子装置 - Google Patents

Abstract

本发明公开了一种半导体器件及其制造方法和电子装置，半导体衬底具有闪存单元区域、SRAM区域和/或逻辑电路区域；在所述半导体衬底上沉积第一栅极材料层；在所述第一栅极材料层上形成第一硬掩膜层和第二硬掩膜层；去除所述闪存单元区域中的所述第二硬掩膜层；在所述半导体衬底上形成第二栅极材料层；执行平坦化工艺；去除所述闪存单元区域中的所述第一硬掩膜层；执行平坦化工艺；刻蚀去除所述闪存单元区域中部分的所述第一栅极材料层以及所述SRAM区域和/或逻辑电路区域中部分的所述第二硬掩膜层；去除所述SRAM区域和/或所述逻辑电路区域中所述第一硬掩膜层和第二硬掩膜层。

Description

一种半导体器件及其制造方法和电子装置

技术领域

本发明涉及半导体制造工艺，尤其涉及一种半导体器件及其制造方法和电子装置。

背景技术

存储器用于存储大量数字信息，最近据调查显示，在世界范围内，存储器芯片大约占了半导体交易的30％，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器，如RAM(随机存储器)、SRAM(静态随机存储器)、DRAM(动态随机存储器)和FRAM(铁电存储器)等。随机存储器，例如DRAM与SRAM在使用过程中存在掉电后存储数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮置栅极概念的闪存，由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。

非易失性存储器主要包括两种基本结构：栅极叠层(stack gate)结构和分离栅极式(split gate)结构。

现有技术将分离栅极式快闪存储器嵌入到SRAM与逻辑晶体管的外围电路中，以在将分离栅极式快闪存储器、SRAM和逻辑晶体管集成在一个电路中，形成嵌入分离栅极式快闪存储器(embedded split-gate)。在嵌入分离式闪存的制作工艺中，闪存字线多晶硅层比逻辑晶体管和SRAM的多晶硅层高。硬掩膜层沉积形成在逻辑晶体管和SRAM上作为保护层用于阻止化学机械研磨工艺处理逻辑晶体管和SRAM的多晶硅层。由于浅沟槽隔离结构和有源区之间存在有阶梯高度，在硬掩膜层的表面形成有一些凹陷，在执行多晶硅化学机械研磨工艺之后在硬掩膜层上将残留多晶硅，如图1A所示。采用湿法刻蚀去除所述硬掩膜层时，所述多晶硅将落到闪存多晶硅层上。在闪存单元区域中这些额外的多晶硅将影响闪存器件的性能。

因此，需要一种新制作嵌入式闪存栅极的方法，以解决现有技术中存在的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种半导体器件的制作方法，包括：提供半导体衬底，所述半导体衬底具有闪存单元区域、SRAM区域和/或逻辑电路区域；在所述闪存单元区域中的所述半导体衬底上依次形成有栅极氧化层、浮置栅极、介电层、控制栅极和硬掩膜层；在所述半导体衬底上沉积第一栅极材料层；在所述第一栅极材料层上形成第一硬掩膜层和第二硬掩膜层；在定义出闪存区域的光罩的帮助下，去除所述闪存单元区域中的所述第二硬掩膜层；在所述半导体衬底上形成第二栅极材料层；执行平坦化工艺，以露出所述闪存单元区域中的所述第一硬掩膜层；去除所述闪存单元区域中的所述第一硬掩膜层；执行平坦化工艺，以使所述闪存单元区域中的所述控制栅极和所述第一栅极材料层之间形成阶梯高度；刻蚀去除所述闪存单元区域中部分的所述第一栅极材料层以及所述SRAM区域和/或逻辑电路区域中部分的所述第二硬掩膜层；去除所述SRAM区域和/或所述逻辑电路区域中所述第二硬掩膜层和所述第一硬掩膜层。

示例性地，所述第一硬掩膜层为氧化物，所述第二硬掩膜层为氮化物。

示例性地，所述氮化物层的材料为氮化硅，所述氧化物层的材料为PEOX或者HTO。

示例性地，在定义出闪存区域的光罩的帮助下，采用湿法刻蚀去除所述闪存单元区域中的所述氮化物层。

示例性地，采用湿法刻蚀去除所述闪存单元区域中的所述氧化物层。

示例性地，采用湿法刻蚀去除所述SRAM区域和/或逻辑电路区域中所述氮化物层和所述氧化物层。

示例性地，所述湿法刻蚀采用磷酸和氢氟酸或者磷酸和BOE。

本发明还提出了一种采用所述的方法制造的半导体器件。

本发明还提出了一种电子装置，所述电子装置包括所述半导体器件。

综上所述，根据本发明的制作方法完全去除多晶硅平坦化工艺产生的残留在逻辑电路区域和/或SRAM区域中的多晶硅，由氧化物层和氮化硅层组成的硬掩膜层用于保护逻辑电路区域和/或SRAM区域中的多晶硅层。在硬掩膜层被完全去除之后，完成了闪存单元区域字线多晶硅层厚度的定义。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A为根据一种制作嵌入分离栅极式闪存器件结构的相关步骤所获得的剖面结构示意图；

图1B为根据现有技术一种制作嵌入分离栅极式闪存器件结构的工艺流程图；

图2A-2G为根据本发明一个实施方式制作嵌入分离栅极式闪存器件结构的相关步骤所获得的器件的剖面结构示意图；

图3为根据本发明一个实施方式制作嵌入分离栅极式闪存器件结构的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何解决目前存在的问题。显然本发明的较佳实施例详细的描述如下，然而去除这些详细描述外，本发明还可以具有其他实施方式。

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

如图1B所示，为根据现有技术一种制作嵌入分离栅极式闪存器件结构的工艺流程图。

在步骤101中，提供半导体衬底。所述半导体衬底包括闪存单元区域、SRAM区域和逻辑电路区域，在所述半导体衬底上形成有栅极氧化层，在闪存单元区域的栅极氧化层上形成有分离栅极结构。在所述半导体衬底上形成多晶硅层。

在步骤102中，沉积硬掩膜氧化物层，接着，在定义出闪存区域的光罩的帮助下，采用湿法刻蚀去除闪存单元区域中的硬掩膜氧化物层。

在步骤103中，对闪存字线中的多晶硅层执行化学机械研磨和回刻蚀工艺。

在步骤104中，去除剩余的硬掩膜氧化物层。

在步骤105中，图案化闪存字线、逻辑电路区域和SRAM区域中的多晶硅层。

实施例一

下面将结合图2A-2G对本发明所述嵌入分离栅极式闪存存储器的制作方法进行详细描述，图2A-2G为根据本实施例制作嵌入分离栅极式闪存的过程中存储器的结构截面图。

如图2A所示，提供半导体衬底200，半导体衬底可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。

将半导体衬底200包括三个区域，分别为用于形成闪存存储器的第一区域I，闪存单元区域I；用于形成SRAM器件的第二区域II，SRAM区域II；用于形成逻辑器件的第三区域III，逻辑电路区域III。需要说明的是，逻辑电路区域III和SRAM区域II在真实布局里都是位于外围电路区，因此，逻辑器件位置关系不受本实施例所提供的图的限制。

在半导体衬底200中形成浅沟槽隔离结构(STI)，浅沟槽隔离结构的深度为2500至4000埃。制作浅沟槽隔离结构的工艺是本领域技术人员熟知的技术手段，在此就不详细赘述。

在半导体衬底的闪存单元区域上形成栅极氧化层，将半导体衬底与后续将形成的闪存存储器浮置栅极隔离。栅极氧化层可以通过热氧化、化学气相沉积(CVD)或氧氮化工艺形成。栅极氧化层可以包括如下的任何传统电介质：SiO₂、SiON、SiON₂、以及包括钙钛矿型氧化物的其它类似氧化物。其中，栅极氧化层的材料优选用氧化硅，形成方式采用热氧化法。

在闪存单元区域的栅极氧化层上形成分离栅极结构，分离栅极结构从底向上包括浮置栅极201、介电层202、控制栅极203和硬掩膜层204，在所述浮置栅极201、介电层202、控制栅极203和硬掩膜层204的侧面形成侧墙。此处为本领域技术人员熟知的技术，在此不详细介绍。

在半导体衬底200上形成第一栅极材料层205，所述栅极材料层材料优选为多晶硅。

多晶硅层的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成多晶硅层的工艺条件包括：反应气体为硅烷(SiH₄₎，硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫米汞柱(mTorr)，如300mTorr；反应气体中还可包括缓冲气体，缓冲气体可为氦气(He)或氮气(N)，氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。

其中，位于闪存单元区域中的栅极材料层比逻辑电路区域和SRAM区域中的栅极材料层高，在一个示例中，闪存单元区域中的栅极材料层比逻辑电路区域和SRAM区域中的栅极材料层高约2500埃。其中逻辑电路区域中的栅极材料层用于形成CMOS(互补金属氧化物半导体器件)，闪存单元区域中的的栅极材料层用于形成字线(WL)和擦除栅极(EG)。

接着，在第一栅极材料层205上形成硬掩膜层206，硬掩模层206通常可以包括数种硬掩模材料的任何一种，包括但不限于：硬掩模材料和光刻胶掩模材料。在一个示例中，硬掩模层材料包括氮化硅、氧化物、氮氧化硅或者非晶碳。其中，硬掩膜层206包括氮化硅层、氧化物层、氮氧化硅层或者非晶碳层中的一种或者几种。可以采用等离子增强化学气相沉积(PECVD)形成氮化硅层、氧化物层、氮氧化硅层或者非晶碳层。

在本发明的一具体实施例中，所述硬掩膜层206包括氮化物层208和氧化物层207，其中所述氮化物层208的材料可以为氮化硅，采用等离子增强化学气相沉积(PECVD)形成氮化硅层和氧化物层，其中，根据具体工艺的不同可以选择氮化硅层和氧化层不同厚度的组合，本领域的技术人员可以根据实际的工艺需要选择合适的氮化硅层和氧化层的厚度组合。在一个示例中，氮化硅层的厚度为350埃、氧化物层的厚度为120埃。氧化物层的材料可包括但不限于PEOX或者高温氧化层(HTO)

如图2B所示，在定义出闪存区域的光罩的帮助下，去除闪存单元区域中的氮化硅层，以露出闪存单元区域中的氧化物层，保留逻辑电路区域和SRAM区域中的氮化硅层。

在本发明的一具体实施例中，在氮化硅层208上形成图案化的光刻胶层，图案化的光刻胶层覆盖所述逻辑电路区域和SRAM区域露出闪存单元区域。根据图案化的光刻胶层去除闪存单元区域中的氮化硅层，以露出闪存单元区域中的氧化物层，保留逻辑电路区域和SRAM区域中的氮化硅层。

去除所述闪存单元区域中的氮化硅层的方法可以为干法刻蚀、湿法刻蚀或者湿法清洗，干蚀刻法能够采用基于氟化碳气体的各向异性蚀刻法。湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。湿法清洗采用稀释的氢氟酸和热磷酸去除所述氮化硅层。在本发明一具体实施例中，采用湿法刻蚀去除闪存单元区域中的氮化硅层。

接着，在半导体衬底200上第二栅极材料层209，所述第二栅极材料层209的材料可以为多晶硅。第二栅极材料层209覆盖闪存单元区域中露出的氧化物层，SRAM区域和逻辑电路区域中的氮化硅层。

如图2C所示，执行平坦化工艺，以去除闪存单元区域中的第二栅极材料层，以露出闪存单元区域中的氧化物层。在执行所述平坦化工艺之后，在逻辑电路区域和SRAM区域中残留了薄的第二栅极材料层。

可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。

接着，如图2D所示，去除闪存单元区域中的氧化物层，以露出第一栅极材料层。既可以采用干蚀刻法也可以采用湿蚀刻法移除闪存单元区域中的氧化物层。干蚀刻法能够采用基于氟化碳气体的各向异性蚀刻法。湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。在本发明一具体实施例中，采用湿法刻蚀去除闪存单元区域中的氧化物层。

如图2E所示，执行平坦化工艺，去除位于分离栅极结构上的第一栅极材料层，以使分离栅极结构中的控制栅极和字线之间产生阶梯高度，同时去除了逻辑电路区域和SRAM区域中所述残留薄的第二栅极材料层。

可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。

如图2F所示，采用毯式干法刻蚀(Blank dry etch)去除部分字线中的第一栅极材料层、位于控制栅极上部分的硬掩膜层、逻辑电路区域和SRAM区域中部分的氮化硅层以及完全去除逻辑电路区域SRAM区域中由于有源区和浅沟槽隔离区之间的阶梯高度产生的凹陷中的第二栅极材料层。

干法刻蚀包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。在该步骤中所述蚀刻压力为5～50mT，源功率为2～1000W，偏置功率为0W，反应时间为1～15秒，其中，优选刻蚀压力为50mTorr，源功率为500W；偏置功率优选0W，反应时间为15秒；刻蚀气体可以采用基于氮气(N₂-based)的气体或者基于氮气和氢气的混合气体(N₂/H₂-based)。

如图2G所示，去除位于逻辑电路区域和SRAM区域中氮化硅层和氧化物层，以露出第一栅极材料层。

去除位于逻辑电路区域和SRAM区域中氮化硅层和氧化物层的方法可以为干法刻蚀、湿法刻蚀或者湿法清洗，干蚀刻法能够采用基于氟化碳气体的各向异性蚀刻法。湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(BOE)或氢氟酸缓冲溶液，湿蚀刻法也能够采用热磷酸。湿法清洗采用稀释的氢氟酸和热磷酸去除所述氮化硅层和氧化物层。在本发明一具体实施例中，采用湿法刻蚀去除逻辑电路区域和SRAM区域中氮化硅层和氧化物层，所述湿蚀刻法能够采用磷酸和缓冲氧化物蚀刻剂(BOE)，所述湿蚀刻法也能够采用磷酸和氢氟酸溶液。

参照图3，其中示出了为根据本发明一个实施方式制作嵌入分离栅极式闪存器件结构的工艺流程图。用于简要示出整个制造工艺的流程。

在步骤301中，提供半导体衬底，将半导体衬底具有两个区域，分别为：闪存单元区域、逻辑电路区域和SRAM区域。在闪存单元区域的半导体衬底上形成分离栅极结构，分离栅极结构从底向上包括栅极氧化层、浮置栅极、栅介电层、控制栅极和硬掩膜层，在所述浮置栅极、栅介电层、控制栅极和硬掩膜层的侧面形成侧墙，在半导体衬底上依次形成第一栅极材料层、氧化物层和氮化硅层；

在步骤302中，去除闪存单元区域中的氮化硅层，在所述半导体衬底上形成第二栅极材料层；

在步骤303中，执行平坦化工艺，以露出闪存单元区域中的氧化物层；

在步骤304中，去除闪存单元区域中的氧化物层以露出第一栅极材料层；

在步骤305中，执行平坦化工艺，以使分离栅极结构中的控制栅极和字线之间产生阶梯高度；

在步骤306中，采用毯式干法刻蚀去除闪存单元区域中部分的第一栅极材料层、位于控制栅极上部分的硬掩膜层、逻辑电路区域和SRAM区域中部分的氮化硅层以及完全去除逻辑电路区域SRAM区域中由于有源区和浅沟槽隔离区之间的阶梯高度产生的凹陷中的第二栅极材料层；

在步骤307中，去除位于逻辑电路区域和SRAM区域中氮化硅层和氧化物层。

实施例二

本发明还提供了一种半导体器件，所述半导体器件选用实施例一所述的方法制备。根据本发明的制作方法完全去除多晶硅平坦化工艺产生的残留在逻辑电路区域和/或SRAM区域中的多晶硅，由氧化物层和氮化硅层组成的硬掩膜层用于保护逻辑电路区域和SRAM区域中的多晶硅层。在硬掩膜层被完全去除之后，完成了闪存单元区域字线多晶硅层厚度的定义。

实施例三

本发明还提供了一种电子装置，包括实施例二所述的半导体器件。其中，半导体器件为实施例二所述的半导体器件，或根据实施例一所述的制造方法得到的半导体器件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。

Claims (9)

1.一种半导体器件的制作方法，包括：

提供半导体衬底，所述半导体衬底具有闪存单元区域、SRAM区域和/或逻辑电路区域；

在所述闪存单元区域中的所述半导体衬底上依次形成有栅极氧化层、浮置栅极、介电层、控制栅极和硬掩膜层；

在所述半导体衬底上沉积第一栅极材料层；

在所述第一栅极材料层上形成第一硬掩膜层和第二硬掩膜层；

去除所述闪存单元区域中的所述第二硬掩膜层；

在所述半导体衬底上形成第二栅极材料层；

执行平坦化工艺，以露出所述闪存单元区域中的所述第一硬掩膜层；

去除所述闪存单元区域中的所述第一硬掩膜层；

执行平坦化工艺，以使所述闪存单元区域中的所述控制栅极和所述第一栅极材料层之间形成阶梯高度；

刻蚀去除所述闪存单元区域中部分的所述第一栅极材料层以及所述SRAM区域和/或逻辑电路区域中部分的所述第二硬掩膜层；

去除所述SRAM区域和/或所述逻辑电路区域中所述第二硬掩膜层和所述第一硬掩膜层。

2.如权利要求1所述的方法，其特征在于，所述第一硬掩膜层为氧化物，所述第二硬掩膜层为氮化物。

3.如权利要求2所述的方法，其特征在于，所述氮化物层的材料为氮化硅，所述氧化物层的材料为PEOX或者HTO。

4.如权利要求2所述的方法，其特征在于，在定义出闪存区域的光罩的帮助下，采用湿法刻蚀去除所述闪存单元区域中的所述氮化物层。

5.如权利要求2所述的方法，其特征在于，采用湿法刻蚀去除所述闪存单元区域中的所述氧化物层。

6.如权利要求2所述的方法，其特征在于，采用湿法刻蚀去除所述SRAM区域和/或逻辑电路区域中所述氮化物层和所述氧化物层。

7.如权利要求6所述的方法，其特征在于，所述湿法刻蚀采用磷酸和氢氟酸或者磷酸和BOE。

8.一种采用权利要求1-7之一所述的方法制造的半导体器件。

9.一种电子装置，所述电子装置包括权利要求8所述的半导体器件。