CN109994486B - 一种半导体器件及其制作方法、电子装置 - Google Patents
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Abstract
本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括：提供半导体衬底，在半导体衬上形成有存储单元、选择栅和逻辑栅；形成填充存储单元之间的间隙并覆盖半导体衬底的间隙壁材料层；刻蚀所述间隙壁材料层，以在选择栅和逻辑栅的侧壁上形成间隙壁；去除位于相邻的存储单元之间以及存储单元和选择栅之间的间隙中的间隙壁材料层；形成第一层间介电层；其中，第一层间介电层密封相邻的存储单元之间以及存储单元和选择栅之间顶部区域的开口，以在相邻的存储单元之间以及存储单元和选择栅之间形成空气隙。该制作方法可以降低字线干扰和串扰问题，提高快闪存储器的性能以及循环周期/读写次数。该半导体器件和电子装置具有类似的优点。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。
背景技术
随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。而NAND(与非门)快速存储器由于具有大存储容量和相对高的性能，广泛用于读/写要求较高的领域。
然而，串扰和干扰问题普遍存在于常规NAND快闪存储器中，串扰和干扰问题是当编程时邻近位存储单元(bit cell)的电场作用引起的电容耦合效应。其中，字线(wordline，WL)之间干扰对总干扰起主要作用。目前字线之间的间隙一般使用LP-TEOS(低压TEOS(四乙氧基硅烷)氧化物)填充或者说字线的间隙壁为LP-TEOS氧化物，其介电常数约为3.9，比较大导致电容耦合作用较大。此外，在字线之间可以观察到孔洞(void)，这些孔洞大小并不一致，导致相邻字线的一致性(odd-even performance)较差。
因此，有必要提出一种半导体器件及其制作方法、电子装置，以至少部分解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提出一种半导体器件及其制作方法、电子装置，可以降低快闪存储器的字线干扰和串扰问题，并且使得字线之间的一致性提高，从而提高快闪存储器的性能，以及循环周期/读写次数。
为了克服目前存在的问题，本发明一方面提供一种半导体器件的制作方法，用于制作快闪存储器，该制作方法包括：
提供半导体衬底，所述半导体衬底至少包括核心区和外围区，在所述半导体衬底的核心区上形成有存储单元和选择栅，在所述半导体衬底的外围区上形成有逻辑栅，所述存储单元包括依次堆叠设置的浮栅、隔离层和控制栅；
形成填充所述存储单元之间的间隙并覆盖所述存储单元、所述选择栅、所述逻辑栅和所述半导体衬底的间隙壁材料层；
刻蚀所述间隙壁材料层，以在所述选择栅和所述逻辑栅的侧壁上形成间隙壁；
去除位于相邻的所述存储单元之间以及所述存储单元和所述选择栅之间的间隙中的所述间隙壁材料层；
形成覆盖所述存储单元顶部，所述选择栅、所述逻辑栅和所述半导体衬底的第一层间介电层；
其中，所述第一层间介电层密封相邻的所述存储单元之间以及所述存储单元和所述选择栅之间顶部区域的开口，以在相邻的所述存储单元之间以及所述存储单元和所述选择栅之间形成空气隙。
在本发明一个实施例中，在形成所述间隙壁材料层之前，还包括：
在所述存储单元、所述选择栅和所述逻辑栅的侧壁上形成第一保护层。
在本发明一个实施例中，所述去除位于相邻的所述存储单元之间以及所述存储单元和所述选择栅之间的间隙中的所述间隙壁材料层包括：
形成覆盖所述存储单元、所述选择栅、所述逻辑栅和所述半导体衬底的初始层间介电层；
去除部分所述初始层间介电层、部分所述间隙壁材料层和部分所述第一保护层，以露出部分所述控制栅、部分所述选择栅和部分所述逻辑栅；
在露出的部分所述控制栅、部分所述选择栅和部分所述逻辑栅的侧壁和顶部上形成第二保护层；
通过湿法刻蚀工艺去除位于相邻的所述存储单元之间以及所述存储单元和选择栅之间的间隙中的剩余的所述间隙壁材料层。
在本发明一个实施例中，在所述去除位于相邻的所述存储单元之间以及所述存储单元和选择栅之间的间隙中的所述间隙壁材料层之后，还包括：
执行硅化工艺，以使露出的部分所述控制栅、部分所述选择栅和部分所述逻辑栅转变为硅化物。
在本发明一个实施例中，在形成所述间隙壁之后，去除位于相邻的所述存储单元之间以及所述存储单元和选择栅之间的间隙中的所述间隙壁材料层之前还包括：
形成覆盖所述存储单元、所述选择栅和所述逻辑栅的缓冲层；
执行源漏区离子注入。
在本发明一个实施例中，还包括：
在所述缓冲层之上形成接触孔蚀刻停止层。
在本发明一个实施例中，在去除部分所述初始层间介电层、部分所述间隙壁材料层和部分所述第一保护层时，还去除部分所述缓冲层和部分所述接触孔蚀刻停止层。
在本发明一个实施例中，在所述存储单元、所述选择栅和所述逻辑栅的顶部还形成有硬掩膜层，在去除部分所述初始层间介电层、部分所述间隙壁材料层和部分所述第一保护层时，还去除所述硬掩膜层。
在本发明一个实施例中，所述第一保护层为氧化物，所述间隙壁材料层为氮化物。
在本发明一个实施例中，所述初始层间介电层为氧化物。
在本发明一个实施例中，所述第一层间介电层为等离子增强化学气相沉积的氧化层。
根据本发明的半导体器件的制作方法，通过在存储单元之间(也即字线之间)形成空气隙，以使用空气作为字线之间的介电层，从而降低字线之间介电层的介电常数，从而使得由电容耦合效应导致的字线干扰降低，进而提高了快闪存储器的循环周期/读写次数，提高了器件性能。
进一步地，由于相邻的存储单元(字线)之间全部为空气隙，没有填充介电材料，因此相邻字线的一致性(odd-even performance)更好。
本发明另一方面提供一种半导体器件，该半导体器件包括：
半导体衬底，所述半导体衬底至少包括核心区和外围区，在所述半导体衬底的核心区上形成有存储单元和选择栅，在所述半导体衬底的外围区上形成有逻辑栅，所述存储单元包括依次堆叠设置的浮栅、隔离层和控制栅；
在所述选择栅和所述逻辑栅侧壁上形成有间隙壁；
层间介电层，所述层间介电层覆盖所述存储单元顶部，所述选择栅、所述逻辑栅和所述半导体衬底；
其中，相邻的所述存储单元之间形成有空气隙，所述空气隙至少由相邻的所述存储单元和所述层间介电层围成。
在本发明一个实施例中，在所述存储单元的侧壁上还形成由保护层，所述空气隙至少由相邻的所述存储单元上的所述保护层和所述层间介电层围成。
在本发明一个实施例中，所述层间介电层为等离子增强化学气相沉积的氧化层。
根据本发明的半导体器件，由于在存储单元之间(也即字线之间)形成空气隙，即使用空气作为字线之间的介电层，从而降低字线之间介电层的介电常数，使得由电容耦合效应导致的字线干扰降低，进而提高了快闪存储器的循环周期/读写次数，提高了器件性能。
进一步地，由于相邻的存储单元(字线)之间全部为空气隙，没有填充介电材料，因此相邻字线的一致性(odd-even performance)更好。
本发明再一方面提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。
本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了根据本发明一实施方式的半导体器件的制作方法的步骤流程图；
图2A～图2J示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；
图3示出了根据本发明一实施方式的半导体器件的结构示意图；
图4示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
目前字线之间的介电层为氧化物，氧化物的介电常数为3.9，而随着尺寸的缩小，字线之间串扰和干扰问题越来越严重，使用空气作为介电层并在字线之间形成空气隙可以改善字线之间的串扰和干扰问题，因为空气的介电常数为1，远低于氧化物的介电常数，本发明基于此，提供一种半导体器件的制作方法，用于制作快闪存储器，如图1所示，该制作方法包括：步骤101：提供半导体衬底，所述半导体衬底至少包括核心区和外围区，在所述半导体衬底的核心区上形成有存储单元和选择栅，在所述半导体衬底的外围区上形成有逻辑栅，所述存储单元包括依次堆叠设置的浮栅、隔离层和控制栅；步骤102：形成填充所述存储单元之间的间隙并覆盖所述存储单元、所述选择栅、所述逻辑栅和所述半导体衬底的间隙壁材料层；步骤103：刻蚀所述间隙壁材料层以在所述选择栅和所述逻辑栅的侧壁上形成间隙壁；步骤104：去除位于相邻的所述存储单元之间以及所述存储单元和所述选择栅之间的间隙中的所述间隙壁材料层；步骤105：形成覆盖所述存储单元顶部，所述选择栅、所述逻辑栅和所述半导体衬底的第一层间介电层；其中，其中，所述第一层间介电层密封相邻的所述存储单元之间以及所述存储单元和所述选择栅之间顶部区域的开口，以在相邻的所述存储单元之间以及所述存储单元和所述选择栅之间形成空气隙。
根据本发明的半导体器件的制作方法，通过在存储单元之间(也即字线之间)形成空气隙，以使用空气作为字线之间的介电层，从而降低字线之间介电层的介电常数，从而使得由电容耦合效应导致的字线干扰降低，进而提高了快闪存储器的循环周期/读写次数，提高了器件性能。
进一步地，由于相邻的存储单元(字线)之间全部为空气隙，没有填充介电材料，因此相邻字线的一致性(odd-even performance)更好。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面将参照图2A～图2J对本发明一实施方式的半导体器件的制作方法做详细描述。
首先，如图2A所示，提供半导体衬底200，所述半导体衬底200至少包括核心区200A和外围区200B，在所述半导体衬底200的核心区200A上形成有存储单元和选择栅SG，在所述半导体衬底200的外围区200B形成有逻辑栅Gate，在所述半导体衬底200的表面、所述存储单元、选择栅SG和逻辑栅Gate上形成有第一保护层205。所述存储单元包括依次堆叠设置的浮栅201、隔离层202、控制栅203和硬掩膜层204，所述控制栅与字线WL连接。所述选择栅SG和逻辑栅Gate同样包括依次堆叠设置的浮栅201、隔离层202、控制栅203和硬掩膜层204，与存储单元的不同之处在于所述选择栅SG和逻辑栅Gate中的隔离层202存在开口，以使上下的浮栅201和控制栅203彼此电连接。
其中，半导体衬底200可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
此外，在半导体衬底200中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。通过隔离结构定义半导体衬的有源区，并将有源区分隔为核心区200A和外围区200B。核心区200A用于形成存储单元和选择栅，外围区200B用于形成外围区栅极，例如逻辑栅极或其他栅极。
存储单元可以通过本领域常用的方法形成，示例性地，可以通过下述步骤制作：在半导体衬底200上沉积浮栅材料层、隔离层和控制栅材料层，以及硬掩膜层，然后通过光刻刻蚀等工艺图形化所述浮栅材料层、隔离层和控制栅材料层从而形成多个存储单元，同时形成选择栅和逻辑栅，其中选择栅和逻辑栅的浮栅和控制栅之间的隔离层形成有开口，使得选择栅和逻辑栅的浮栅和控制栅连接在一起。在此过程中，虽然硬掩膜层204被消耗掉一部分，但是所述存储单元、选择栅和外围区栅极之上还残余有硬掩膜层，如图2A中204所示。示例性地，在本实施例中，该残余的硬掩膜层204为氮化层，例如氮化硅层。
第一保护层205可以采用各种合适的材料，例如氧化物或氮化物。示例性地，在本实施例中，第一保护层205采用氧化层，其可以通过热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。示例性地，第一保护层205为高温氧化物(HTO)，其通过高温氧化工艺制作。
接着，如图2B所示，形成填充所述存储单元之间的间隙并覆盖所述存储单元、所述选择栅、所述逻辑栅和所述半导体衬底的间隙壁材料层206，并刻蚀所述间隙壁材料层206以在所述选择栅和所述逻辑栅的侧壁上形成间隙壁206A。
间隙壁材料层206可以采用各种合适的材料，例如氧化物或氮化物等，其可以通过热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。进一步地，间隙壁材料层206与第一保护层205具有较高的刻蚀选择比。示例性地，在本实施例中，间隙壁材料层206采用氮化物，例如氮化硅，其例如通过ALD工艺形成。
当沉积完成之后，可以通过合适的刻蚀工艺刻蚀所述间隙壁材料层，以去除所述间隙壁材料层位于所述存储单元、选择栅、逻辑栅顶部和半导体衬底表面的部分，保留位于所述选择栅和逻辑栅侧壁上的部分，从而在所述选择栅SG和所述逻辑栅Gate侧壁上的形成间隙壁206A。并且，应当理解，存储单元之间的间隙壁材料层由于纵向厚度较大，在此过程中不会被刻蚀掉。
进一步地，所述刻蚀工艺例如干法刻蚀工艺，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。示例性，在本实施中，在本实施中，采用反应离子蚀刻(RIE)，所述干法蚀刻的工艺参数包括：蚀刻气体包含CF4或CHF3等气体，其流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表豪托。
接着，如图2C所示，形成覆盖所述存储单元、所述选择栅和所述逻辑栅的缓冲层207，并执行源漏区离子注入。
缓冲层207可以采用各种合适的材料，例如氧化物或氮化物等，其可以通过热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。示例性地，在本实施例中，缓冲层207采用氧化物，其通过ALD工艺或高温氧化工艺形成。通过形成缓冲层207可以在后续进行离子注入时，保护半导体衬底200免受损伤。
当形成缓冲层207之后，则执行源漏区离子注入，即向源漏区注入N型或P型掺杂离子。示例性地，在本实施例中注入离子为磷，注入剂量、浓度、能量等根据器件设计确定，在此不做限定。
接着，如图2D所示，在缓冲层207上形成接触孔蚀刻停止层208。
接触孔蚀刻停止层208可以采用各种合适的材料，例如氧化物或氮化物等，其可以通过热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。示例性地，在本实施例中，接触孔蚀刻停止层208采用氮化物，其通过炉管工艺(furnace)形成在缓冲层207之上，在后续进行接触孔刻蚀时用作停止层。
接着，如图2E所示，形成覆盖所述存储单元、所述选择栅、所述逻辑栅和所述半导体衬底200的初始层间介电层209。
初始层间介电层209可以采用各种合适的材料，例如氧化物或氮化物等，其可以通过热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。示例性地，在本实施例中，初始层间介电层209采用氧化物，其通过高深宽比制程(HARP)、高密度等离子体(HDP)或等离子增强四乙氧基硅烷(PETEOS)工艺形成。
进一步地，当沉积完初始层间介电层209之后，还包括平坦化的步骤，通过诸如机械研磨、化学机械抛光(CMP)等平坦化工艺，并以接触孔蚀刻停止层208作为停止层对初始层间介电层209进行平坦化，以使表面各处高度一致。
接着，如图2F所示，去除部分所述初始层间介电层209和部分所述间隙壁材料层206和部分所述间隙壁206A，以露出部分所述控制栅、部分所述选择栅和部分所述逻辑栅。
示例性地，通过合适的湿法和/或干法刻蚀工艺去除部分所述初始层间介电层209、部分所述间隙壁材料层206和部分所述第一保护层205，以露出部分所述控制栅、部分所述选择栅和部分所述逻辑栅，也即露出半导体衬底200上的堆叠结构顶部的部分控制栅(选择栅和逻辑栅顶部也为控制栅层)。
示例性地，在本实施例中，首先，通过湿法刻蚀工艺，例如氢氟酸溶液去除表层的氧化物，即去除高度高于接触孔蚀刻停止层208的初始层间介电层209(氧化物)或接触孔蚀刻停止层208表面残余的初始层间介电层209(氧化物)，然后，通过干法刻蚀工艺执行回蚀刻，以去除部分所述初始层间介电层209、部分所述间隙壁材料层206和部分所述第一保护层205，从而露出部分所述控制栅、部分所述选择栅和部分所述逻辑栅。所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。示例性，在本实施中，在本实施中，采用反应离子蚀刻(RIE)，所述干法蚀刻的工艺参数包括：蚀刻气体包含CF4或CHF3等气体，其流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表豪托。
应当理解，在此过程中，所述存储单元、选择栅和逻辑栅顶部的硬掩膜层204被去除，并且所述缓冲层207和所述接触孔蚀刻停止层208顶部的部分也被去除。
接着，如图2G所示，在露出的部分所述控制栅、部分所述选择栅和部分所述逻辑栅的侧壁和顶部上形成第二保护层210。
第二保护层210可以采用各种合适的材料，例如氧化物或氮化物等，其可以通过热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。第二保护层210与间隙壁材料层206具有较高的选择性。示例性地，在本实施例中，间隙壁材料层采用氮化物，相应地第二保护层210采用氧化物，其通过例如通过臭氧再氧化工艺形成，以在后续步骤中保护露出的控制栅、选择栅和逻辑栅部分。
接着，如图2H所示，通过湿法刻蚀工艺去除位于相邻的所述存储单元之间以及所述存储单元和选择栅之间的间隙中的剩余的所述间隙壁材料层206。
示例性地，在本实施例中，由于间隙壁材料层206采用氮化物，因此可以通过合适浓度的磷酸溶液或包含磷酸的混合溶液去除相邻的所述存储单元之间以及所述存储单元和选择栅之间的间隙中的剩余的所述间隙壁材料层206。
并且，应当理解，在此过程中，由于间隙壁206A和接触孔蚀刻停止层208也为氮化物，因此，其也会被去除一部分。
接着，如图2I所示，执行硅化工艺，以使露出的部分所述控制栅、部分所述选择栅和部分所述逻辑栅转变为硅化物211。
示例性地，可以通过本领域常用的硅化工艺使露出的部分所述控制栅、部分所述选择栅和部分所述逻辑栅转变为硅化物211，更具体例如，在存储单元、选择栅和逻辑栅顶部沉积金属层，例如镍，然后执行一次或多次热退火，以使金属层与硅反应形成硅化物，最后去除为反应的金属层。
最后，如图2J所示，形成覆盖所述存储单元顶部，所述选择栅、所述逻辑栅和所述半导体衬底的第一层间介电层212。
第一层间介电层212可以采用各种合适的介电材料，例如氧化物或氮化物，并且采用阶梯覆盖性(step cover)较差的工艺制作，这样在形成第一层间介电层212时便会使存储单元之间或存储单元和选择栅之间的间隙顶部开口很快闭合(也即，所述第一层间介电层212未填充所述存储单元之间的间隙以及所述存储单元和所述选择栅之间的间隙)，从而使得层间介电层212不会覆盖储单元之间或存储单元和选择栅之间的间隙，从而在储单元之间或存储单元和选择栅之间的间隙中形成空气隙。示例性地，在本实施例中，第一层间介电层212采用氧化物，并通过等离子增强化学气相沉积形成。
至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例的半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制作方法的范围内。
根据本实施例的半导体器件的制作方法，通过在存储单元之间(也即字线之间)形成空气隙，以使用空气作为字线之间的介电层，从而降低字线之间介电层的介电常数，从而使得由电容耦合效应导致的字线干扰降低，进而提高了快闪存储器的循环周期/读写次数，提高了器件性能。
进一步地，由于相邻的存储单元(字线)之间全部为空气隙，没有填充介电材料，因此相邻字线的一致性(odd-even performance)更好。
实施例二
本发明还提供一种半导体器件，如图3所示，该半导体器件包括：半导体衬底300，所述半导体衬底300至少包括核心区300A和外围区300B，在所述半导体衬底300的核心区300A上形成有存储单元和选择栅，在所述半导体衬底300的外围区300B上形成有逻辑栅，所述存储单元包括依次堆叠设置的浮栅301、隔离层302、控制栅303和硅化物304；在所述选择栅和所述逻辑栅侧壁上形成有间隙壁305；层间介电层306，所述层间介电层306覆盖所述存储单元顶部，所述选择栅、所述逻辑栅和所述半导体衬底；其中，相邻的所述存储单元之间形成有空气隙307，所述空气隙307至少由相邻的所述存储单元和所述层间介电层306围成。
其中半导体衬底300可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。
在半导体衬底300中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。通过隔离结构定义半导体衬的有源区，并将有源区分隔为核心区300A和外围区300B。核心区300A用于形成存储单元和选择栅，外围区300B用于形成外围区栅极，例如逻辑栅极或其他栅极。
所述存储单元包括依次堆叠设置的浮栅301、隔离层302、控制栅303和硅化物304，所述控制栅与字线WL连接。所述选择栅SG和逻辑栅Gate同样包括依次堆叠设置的浮栅301、隔离层302、控制栅303和硅化物304，与存储单元的不同之处在于所述选择栅SG和逻辑栅Gate中的隔离层302存在开口，以使上下的浮栅301和控制栅303彼此电连接。其中，浮栅301和控制栅303可以采用本领域常用的材料，比如多晶硅等常用材料。而隔离层302则优选地采用ONO结构，即，氧化物、氮化物、氧化物结构，这样既具有良好的界面性能，也具有较高的介电常数。
层间介电层306可以采用各种合适的介电材料，示例性地，在本实施例中，层间介电层306采用等离子增强化学气相沉积氧化物(PEOXIDE)，其阶梯覆盖性较差，利于形成空气隙307，也即在相邻的存储单元之间未填充所述层间介电层306。
进一步地，在所述存储单元的侧壁上还形成由保护层308，所述空气隙307至少由相邻的所述存储单元上的所述保护层308和所述层间介电层306围成。保护层308可以采用各种合适的材料，例如氧化物或氮化物。示例性地，在本实施例中，第一保护层205采用高温氧化物(HTO)，其通过高温氧化工艺制作的氧化物。
根据本实施例的半导体器件，由于在存储单元之间(也即字线之间)形成空气隙，即使用空气作为字线之间的介电层，从而降低字线之间介电层的介电常数，使得由电容耦合效应导致的字线干扰降低，进而提高了快闪存储器的循环周期/读写次数，提高了器件性能。
进一步地，由于相邻的存储单元(字线)之间全部为空气隙，没有填充介电材料，因此相邻字线的一致性(odd-even performance)更好。
实施例三
本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：半导体衬底，所述半导体衬底至少包括核心区和外围区，在所述半导体衬底的核心区上形成有存储单元和选择栅，在所述半导体衬底的外围区上形成有逻辑栅，所述存储单元包括依次堆叠设置的浮栅、隔离层和控制栅；在所述选择栅和所述逻辑栅侧壁上形成有间隙壁；层间介电层，所述层间介电层覆盖所述存储单元顶部，所述选择栅、所述逻辑栅和所述半导体衬底；其中，相邻的所述存储单元之间形成有空气隙，所述空气隙至少由相邻的所述存储单元和所述层介电层围成。
其中，半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。在本实施例中，半导体衬底的构成材料选用单晶硅。
进一步地，浮栅和控制栅可以采用本领域常用的材料，比如多晶硅等常用材料。而隔离层则优选地采用ONO结构，即，氧化物、氮化物、氧化物结构，这样既具有良好的界面性能，也具有较高的介电常数。
进一步地，在所述控制栅的顶部还形成有硅化物。
其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
其中，图4示出手机的示例。手机400的外部设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406等。
本发明实施例的电子装置，由于所包含的半导体器件位线之间形成有字线空气隙，降低了字线之间介电层的介电常数，改善了字线之间的串扰和干扰问题，提高了器件性能。因此该电子装置同样具有类似的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (12)
1.一种半导体器件的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底至少包括核心区和外围区，在所述半导体衬底的核心区上形成有存储单元和选择栅，在所述半导体衬底的外围区上形成有逻辑栅，所述存储单元包括依次堆叠设置的浮栅、隔离层和控制栅；
在所述存储单元、所述选择栅和所述逻辑栅的侧壁上形成第一保护层；
形成填充所述存储单元之间的间隙并覆盖所述存储单元、所述选择栅、所述逻辑栅和所述半导体衬底的间隙壁材料层；
刻蚀所述间隙壁材料层，以在所述选择栅和所述逻辑栅的侧壁上形成间隙壁；
形成覆盖所述存储单元、所述选择栅、所述逻辑栅和所述半导体衬底的初始层间介电层；
去除部分所述初始层间介电层、部分所述间隙壁材料层和部分所述第一保护层，以露出部分所述控制栅、部分所述选择栅和部分所述逻辑栅；
在露出的部分所述控制栅、部分所述选择栅和部分所述逻辑栅的侧壁和顶部上形成第二保护层；
通过湿法刻蚀工艺去除位于相邻的所述存储单元之间以及所述存储单元和选择栅之间的间隙中的剩余的所述间隙壁材料层；
执行硅化工艺，以使露出的部分所述控制栅、部分所述选择栅和部分所述逻辑栅转变为硅化物；
形成覆盖所述存储单元顶部，所述选择栅、所述逻辑栅和所述半导体衬底的第一层间介电层；
其中，所述第一层间介电层密封相邻的所述存储单元之间以及所述存储单元和所述选择栅之间顶部区域的开口，以在相邻的所述存储单元之间以及所述存储单元和所述选择栅之间形成空气隙。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，在形成所述间隙壁之后，去除位于相邻的所述存储单元之间以及所述存储单元和选择栅之间的间隙中的所述间隙壁材料层之前还包括：
形成覆盖所述存储单元、所述选择栅和所述逻辑栅的缓冲层；
执行源漏区离子注入。
3.根据权利要求2所述的半导体器件的制作方法，其特征在于，还包括：
在所述缓冲层之上形成接触孔蚀刻停止层。
4.根据权利要求3所述的半导体器件的制作方法，其特征在于，在去除部分所述初始层间介电层、部分所述间隙壁材料层和部分所述第一保护层时，还去除部分所述缓冲层和部分所述接触孔蚀刻停止层。
5.根据权利要求1所述的半导体器件的制作方法，其特征在于，在所述存储单元、所述选择栅和所述逻辑栅的顶部还形成有硬掩膜层，在去除部分所述初始层间介电层、部分所述间隙壁材料层和部分所述第一保护层时，还去除所述硬掩膜层。
6.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第一保护层为氧化物，所述间隙壁材料层为氮化物。
7.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述初始层间介电层为氧化物。
8.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第一层间介电层为等离子增强化学气相沉积的氧化层。
9.一种采用权利要求1所述的半导体器件的制作方法制作的半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底至少包括核心区和外围区，在所述半导体衬底的核心区上形成有存储单元和选择栅，在所述半导体衬底的外围区上形成有逻辑栅，所述存储单元包括依次堆叠设置的浮栅、隔离层和控制栅；
在所述选择栅和所述逻辑栅侧壁上形成有间隙壁；
层间介电层，所述层间介电层覆盖所述存储单元顶部，所述选择栅、所述逻辑栅和所述半导体衬底；
其中，相邻的所述存储单元之间不具有所述间隙壁并形成有空气隙，所述空气隙至少由相邻的所述存储单元和所述层间介电层围成。
10.如权利要求9所述的半导体器件，其特征在于，在所述存储单元的侧壁上还形成由保护层，所述空气隙至少由相邻的所述存储单元上的所述保护层和所述层间介电层围成。
11.如权利要求9所述的半导体器件，其特征在于，所述层间介电层为等离子增强化学气相沉积的氧化层。
12.一种电子装置，其特征在于，包括权利要求9至11中的任一项所述的半导体器件以及与所述半导体器件相连接的电子组件。
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Legal Events
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
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| TR01 | Transfer of patent right |
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| TR01 | Transfer of patent right |