CN112530962A - 一种改善NAND flash控制栅极间形貌的方法 - Google Patents
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Abstract
本发明提供一种改善NAND flash控制栅极间形貌的方法,在基底上形成相互间隔的多个字线及间隔的选择管栅;在字线间的底部、字线侧壁及选择管栅侧壁形成一层氧化层;在字线间的间隙及字线与选择管栅间的间隙填充氮化硅;在选择管栅的侧壁形成侧墙;形成氧化硅层及氮化硅层,在选择管栅之间填充氧化物;回刻使字线头部及选择管栅头部露出;生长保护层覆盖选择管栅之间的上表面;去除字线间隙中的氮化硅;在选择管栅上形成金属硅化物;沉积介质层使的字线之间形成空气间隙。本发明将选择管及选择管之间的空隙通过一层保护层保护起来,可以使得选择管之间的介质层不会受到后续刻蚀工艺影响,避免形成空隙从而导致接触孔形成时出现导通的现象。
Description
技术领域
本发明涉及半导体技术领域,特别是涉及一种改善NAND flash控制栅极间形貌的方法。
背景技术
NAND flash作为一种重要的闪存器件,因为结构具有极高的单元密度,可以达到较高的存储密度,同时其写入和擦除的速度极快,所以被广泛的应用于各类存储卡,并且正在逐步取代机械硬盘的固态硬盘。
随着器件尺寸的缩小,NAND器件块区的字线间距的尺寸也在减小,这会使浮栅型存储器出现严重的单元间耦合干扰问题,从而影响单元阈值电压的大小、存储器阵列的编程和读取速度。为了解决这一问题,空气间隙(Airgap)隔离技术的制程工艺被引入到NANDflash的制作中,通过在浮栅极和浮栅极之间引入介电常数最低的物质-空气,来提高器件字线浮栅极之间电容耦合效应。
NAND flash中形成空气间隙的形成过程中,通过刻蚀的方法将字线间介质材料去除时,选择管旁边的介质材料也会被刻蚀,在后续为形成空气间隙过程中,通常选择的是填充性能较差的材料,字线形成空气间隙的同时,选择管之间的部分被刻蚀的位置也容易形成空隙,这种空隙的存在会引起后续选择管中间接触孔和接触孔导通。
因此需要提出一种新的方法来解决上述问题。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种改善NAND flash控制栅极间形貌的方法,用于解决现有技术中的问题。
为实现上述目的及其他相关目的,本发明提供一种改善NAND flash控制栅极间形貌的方法,至少包括:
步骤一、提供基底;所述基底上形成有相互间隔的多个字线以及位于所述多个字线一侧相互间隔的选择管栅;
步骤二、在所述字线之间的底部、字线的侧壁以及所述选择管栅的侧壁形成一层氧化层;
步骤三、在所述字线之间的间隙以及所述字线与所述选择管栅之间的间隙填充氮化硅;
步骤四、刻蚀所述氮化硅,在所述选择管栅的侧壁形成侧墙;
步骤五、形成氧化硅层,在所述氧化硅层上形成一层氮化硅层;之后在所述选择管栅之间填充氧化物,并进行表面平坦化;
步骤六、回刻使得所述字线的头部以及所述选择管栅的头部露出;
步骤七、生长保护层覆盖所述选择管栅之间的上表面;
步骤八、去除所述字线间隙中的所述氮化硅;
步骤九、在所述选择管栅上形成金属硅化物;
步骤十、沉积介质层覆盖所述字线和所述选择管栅的顶部、所述选择管栅之间部分的上表面,使得所述字线之间形成空气间隙。
优选地,所述多个字线的线宽相同;所述多个字线中相邻字线之间的间距彼此相同。
优选地,所述选择管栅自下而上由第一多晶硅层、ONO层、第二多晶硅层构成。
优选地,步骤二中的所述氧化层的材料为氧化硅。
优选地,步骤五中在所述选择管栅之间填充的所述氧化物为氧化硅。
优选地,步骤五中对所述氧化物进行表面平坦化采用的方法为化学机械研磨法。
优选地,步骤七中生长的所述保护层为二氧化硅或二氧化硅和氮化硅的叠层。
优选地,步骤七中通过炉管工艺以及化学气相沉积法生长所述保护层。
优选地,步骤九中的所述金属硅化物为镍硅化物。
如上所述,本发明的改善NAND flash控制栅极间形貌的方法,具有以下有益效果:本发明通过增加一层光罩,将选择管及选择管之间的空隙通过一层保护层保护起来,可以使得选择管之间的介质层不会受到后续刻蚀工艺影响,避免形成空隙从而导致接触孔形成时出现导通的现象。
附图说明
图1显示为本发明中位于基底上的多个字线以及选择管栅的结构示意图;
图2显示为本发明中在字线之间的底部、字线的侧壁以及选择管栅的侧壁形成氧化层和氮化硅并刻蚀形成侧墙的结构示意图;
图3显示为本发明中形成氮化硅层后在选择管栅之间填充氧化物并进行表面平坦化后的结构示意图;
图4显示为本发明中回刻使得字线的头部以及选择管栅的头部露出后的结构示意图;
图5显示为本发明中在选择管栅之间的上表面形成保护层后的结构示意图;
图6显示为本发明中去除字线之间的氮化硅形成空气栅的结构示意图;
图7显示为本发明的改善NAND flash控制栅极间形貌的方法流程图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图7。需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂。
本发明提供一种改善NAND flash控制栅极间形貌的方法,如图7所示,图7显示为本发明的改善NAND flash控制栅极间形貌的方法流程图,至少包括:
步骤一、提供基底;所述基底上形成有相互间隔的多个字线以及位于所述字线一侧相互间隔的选择管栅;如图1所示,图1显示为本发明中位于基底上的多个字线以及选择管栅的结构示意图。所述基底01上形成有相互间隔的多个字线03以及位于所述字线03一侧相互间隔的选择管栅02;图1中所述两个选择管栅02的左侧设有位于所述基底上的多个字线03,所述多个字线03彼此相互间隔;本发明进一步地,本实施例的步骤一中的所述多个字线03的线宽相同;所述多个字线中相邻字线03之间的间距彼此相同。
本发明进一步地,本实施例的步骤一中的所述选择管栅自下而上由第一多晶硅层、ONO层、第二多晶硅层构成。也就是说,本实施例的所述选择管栅02为层叠结构,该层叠结构自下而上依次包括:第一多晶硅层、ONO层(氧化硅层-氮化硅层-氧化硅层)、第二多晶硅层。
步骤二、在所述字线之间的底部、字线的侧壁以及所述选择管栅的侧壁形成一层氧化层;如图2所示,图2显示为本发明中在字线之间的底部、字线的侧壁以及选择管栅的侧壁形成氧化层和氮化硅并刻蚀形成侧墙的结构示意图。图2中,在所述字线03之间的底部、字线03的侧壁以及所述选择管栅02的侧壁形成一层氧化层04。
本发明进一步地,本实施例的步骤二中的所述氧化层的材料为氧化硅。也就是说位于所述字线03之间的底部、字线03的侧壁以及所述选择管栅02的侧壁的所述氧化层04为氧化硅,即二氧化硅。
步骤三、在所述字线之间的间隙以及所述字线与所述选择管栅之间的间隙填充氮化硅;如图2所示,也就是说,该步骤三在所述字线03之间的间隙以及所述字线03与所述选择管栅02之间的间隙填充所述氮化硅05。
步骤四、刻蚀所述氮化硅,在所述选择管栅的侧壁形成侧墙;如图2所示,也就是说该步骤四刻蚀所述氮化硅05,在所述选择管栅02的侧壁形成侧墙002。而填充于所述字线之间的所述氮化硅05则没有被刻蚀。
步骤五、形成氧化硅层,在所述氧化硅层上形成一层氮化硅层;之后在所述选择管栅之间填充氧化物,并进行表面平坦化;如图3所示,图3显示为本发明中形成氮化硅层后在选择管栅之间填充氧化物并进行表面平坦化后的结构示意图。也就是说,该步骤五步骤四(图2)的基础上,形成一层氧化硅层,该氧化硅层与步骤二中的所述氧化层一同标记为04,如图3所示,该步骤五中的所述氧化硅层覆盖了所述字线的顶部、步骤二中的所述氧化层的顶部、选择管栅的顶部、选择管栅的侧墙以及所述选择管栅之间的底部。
该步骤五形成所述氧化硅层之后,在所述氧化硅层04上形成一层氮化硅层06,之后在所述氮化硅层06上覆盖一层氧化物07,所述氧化物07填充满所述选择管栅之间的空间,然后对所述氧化物07进行平坦化至露出所述氮化硅层06的上表面为止。
本发明进一步地,本实施例的步骤五中在所述选择管栅02之间填充的所述氧化物07为氧化硅。
本发明进一步地,本实施例的步骤五中对所述氧化物07进行表面平坦化采用的方法为化学机械研磨法,化学机械研磨至露出所述氮化硅层06的上表面为止。
步骤六、回刻使得所述字线的头部以及所述选择管栅的头部露出;如图4所示,图4显示为本发明中回刻使得字线的头部以及选择管栅的头部露出后的结构示意图。也就是说,该步骤六中回刻使得所述字线03的头部以及所述选择管栅02的头部露出。回刻使得所述氧化层04、氮化硅05、氮化硅层06以及所述氧化物07被刻蚀,形成如图4中所示的结构。
步骤七、生长保护层覆盖所述选择管栅之间的上表面;如图5所示,图5显示为本发明中在选择管栅之间的上表面形成保护层后的结构示意图。在所述选择管栅之间的上表面形成保护层之前,先在如图4中所示的结构上整体覆盖一层所述保护层,之后利用光罩将除了所述选择管栅之间的部分以外的其他位置的所述保护层刻蚀去除,最后形成如图5中的只保留了所述选择管栅之间的所述保护层08。
本发明中步骤七中生长的所述保护层为二氧化硅或二氧化硅和氮化硅的叠层。本实施例的步骤七中生长的所述保护层为二氧化硅,在其他实施例中所述保护层也可以为二氧化硅和氮化硅构成的叠层。
本发明进一步地,本实施例的步骤七中通过炉管工艺以及化学气相沉积法生长所述保护层。
步骤八、去除所述字线间隙中的所述氮化硅;如图6所示,图6显示为本发明中去除字线之间的氮化硅形成空气栅的结构示意图。该步骤八去除所述字线03之间的氮化硅05后,形成如图6所示的结构。
步骤九、在所述选择管栅上形成金属硅化物;如图6所示,该步骤九在所述选择管栅03上形成金属硅化物09,本发明进一步地,本实施例的步骤九中的所述金属硅化物09为镍硅化物。在所述选择管栅上形成所述金属硅化物的同时,所述字线顶部也形成有所述金属硅化物。
步骤十、沉积介质层覆盖所述字线和所述选择管栅的顶部、所述选择管栅之间部分的上表面,使得所述字线之间形成空气间隙。如图6所示,该步骤十中沉积介质层10覆盖所述字线和所述选择管栅的顶部、所述选择管栅之间部分的上表面,在所述字线之间形成如图6所示的空气间隙。
综上所述,本发明通过增加一层光罩,将选择管及选择管之间的空隙通过一层保护层保护起来,可以使得选择管之间的介质层不会受到后续刻蚀工艺影响,避免形成空隙从而导致接触孔形成时出现导通的现象。所以,本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。
Claims (9)
1.一种改善NAND flash控制栅极间形貌的方法,其特征在于,至少包括:
步骤一、提供基底;所述基底上形成有相互间隔的多个字线以及位于所述多个字线一侧相互间隔的选择管栅;
步骤二、在所述字线之间的底部、字线的侧壁以及所述选择管栅的侧壁形成一层氧化层;
步骤三、在所述字线之间的间隙以及所述字线与所述选择管栅之间的间隙填充氮化硅;
步骤四、刻蚀所述氮化硅,在所述选择管栅的侧壁形成侧墙;
步骤五、形成氧化硅层,在所述氧化硅层上形成一层氮化硅层;之后在所述选择管栅之间填充氧化物,并进行表面平坦化;
步骤六、回刻使得所述字线的头部以及所述选择管栅的头部露出;
步骤七、生长保护层覆盖所述选择管栅之间的上表面;
步骤八、去除所述字线间隙中的所述氮化硅;
步骤九、在所述选择管栅上形成金属硅化物;
步骤十、沉积介质层覆盖所述字线和所述选择管栅的顶部、所述选择管栅之间部分的上表面,使得所述字线之间形成空气间隙。
2.根据权利要求1所述的改善NAND flash控制栅极间形貌的方法,其特征在于:步骤一中的所述多个字线的线宽相同;所述多个字线中相邻字线之间的间距彼此相同。
3.根据权利要求1所述的改善NAND flash控制栅极间形貌的方法,其特征在于:步骤一中的所述选择管栅自下而上由第一多晶硅层、ONO层、第二多晶硅层构成。
4.根据权利要求1所述的改善NAND flash控制栅极间形貌的方法,其特征在于:步骤二中的所述氧化层的材料为氧化硅。
5.根据权利要求1所述的改善NAND flash控制栅极间形貌的方法,其特征在于:步骤五中在所述选择管栅之间填充的所述氧化物为氧化硅。
6.根据权利要求1所述的改善NAND flash控制栅极间形貌的方法,其特征在于:步骤五中对所述氧化物进行表面平坦化采用的方法为化学机械研磨法。
7.根据权利要求1所述的改善NAND flash控制栅极间形貌的方法,其特征在于:步骤七中生长的所述保护层为二氧化硅或二氧化硅和氮化硅的叠层。
8.根据权利要求1所述的改善NAND flash控制栅极间形貌的方法,其特征在于:步骤七中通过炉管工艺以及化学气相沉积法生长所述保护层。
9.根据权利要求1所述的改善NAND flash控制栅极间形貌的方法,其特征在于:步骤九中的所述金属硅化物为镍硅化物。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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