CN106952919B - 快闪存储器及其制作方法 - Google Patents

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Abstract

一种快闪存储器及其制作方法，在填充相邻存储晶体管的栅极堆叠结构时，采用填充性能较差的填充工艺，以在各列位线之间的半导体衬底内、字线下的各列浮栅堆叠结构之间分别形成空气隙。该空气隙的介电常数小于二氧化硅介电层的介电常数，因而能降低读、写、擦除过程中产生的寄生电容，避免相邻存储晶体管之间相互干扰。

Description

快闪存储器及其制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种快闪存储器及其制作方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。近年来，在存储器件中，快闪存储器(闪存，flash memory)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息，因此被广泛应用于各种既需要存储的数据不会因电源中断而消失，又需要重复读写数据的存储器。而且，闪存具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机电系统、自动化控制等多项领域得到了广泛的应用。
随着高密度闪存技术的发展，各类随身电子设备的性能得到了提升，例如以闪存作为数码相机、笔记本电脑或平板电脑等电子设备中的存储器件。因此，降低闪存单元的尺寸，并以此降低闪存存储器的成本是技术发展的方向之一。
然而，随着闪存单元的尺寸减小，相邻闪存单元之间的间距变小，两者之间在读、写、擦除时易出现干扰，这造成闪存的性能不可靠。
发明内容
本发明解决的问题是如何避免相邻闪存单元在读、写、擦除时出现干扰，提高闪存性能可靠性。
为解决上述问题，本发明的一方面提供一种快闪存储器的制作方法，包括：
提供半导体衬底，在所述半导体衬底表面依次形成隧穿介质层、第一多晶硅层，所述第一多晶硅层用于形成浮栅；刻蚀所述隧穿介质层、第一多晶硅层以形成若干列沿位线方向延伸的浮栅堆叠结构；所述刻蚀过程中对各列浮栅堆叠结构之间的半导体衬底进行了部分深度去除以形成若干条隔离沟槽；
在所述浮栅堆叠结构表面以及隔离沟槽内填入第一介质层，平坦化所述第一介质层至与所述浮栅堆叠结构顶表面齐平；
在所述浮栅堆叠结构顶表面以及所述第一介质层上表面依次形成栅间介质层、第二多晶硅层，所述第二多晶硅层用于形成字线；
在所述第二多晶硅层上表面形成若干行沿字线方向延伸的图形化掩膜层；以所述图形化掩膜层为掩膜，刻蚀所述第二多晶硅层、栅间介质层、第一介质层、第一多晶硅层以及隧穿介质层直至所述半导体衬底暴露出，所述第二多晶硅层经刻蚀形成各行字线，所述字线刻蚀过程在各行字线与各列位线交叉处形成分立的存储晶体管栅极堆叠结构；
采用湿法腐蚀去除所述字线下的位于相邻浮栅堆叠结构之间的第一介质层，并对所述隔离沟槽内的第一介质层进行部分深度去除；
以各行字线为掩膜，对所述暴露出的半导体衬底进行离子注入，以形成各存储晶体管的源漏区；
在所述隔离沟槽内、半导体衬底表面以及字线表面沉积第二介质层，所述第二介质层沉积过程在所述隔离沟槽内、以及字线下的相邻浮栅堆叠结构之间形成空气隙；
对所述第二介质层进行平坦化以暴露出所述字线上表面。
可选地，所述字线刻蚀过程对所述半导体衬底表面暴露出的隔离沟槽内的第一介质层进行了部分深度去除。
可选地，所述字线刻蚀过程对半导体衬底表面暴露出的隔离沟槽内的第一介质层的去除深度范围为
可选地，所述第一介质层的材质为二氧化硅，去除所述字线下位于相邻浮栅堆叠结构之间的第一介质层的湿法腐蚀溶液为稀释的HF酸。
可选地，湿法腐蚀去除所述字线下位于相邻浮栅堆叠结构之间的第一介质层过程中，对所述隔离沟槽内的第一介质层的去除深度范围为
可选地，所述第二介质层采用等离子增强的正硅酸乙酯沉积工艺。
可选地，在所述浮栅堆叠结构表面以及隔离沟槽内填入第一介质层前，还在所述浮栅堆叠结构表面以及隔离沟槽内填入保护层，所述保护层的致密度大于所述第一介质层的致密度，用于在湿法腐蚀去除所述字线下位于相邻浮栅堆叠结构之间的第一介质层时，保护所述浮栅堆叠结构。
可选地，所述保护层采用流体化学气相沉积法或高温热氧化法形成。
可选地，先采用湿法腐蚀去除所述字线下位于相邻浮栅堆叠结构之间的第一介质层；后以各行字线为掩膜，对所述暴露出的半导体衬底进行离子注入形成各存储晶体管的源漏区。
可选地，以各行字线为掩膜，对所述暴露出的半导体衬底进行离子注入形成各存储晶体管的源漏区前，在所述暴露出的半导体衬底表面形成氧化垫层。
本发明的另一方面提供一种快闪存储器，包括：
半导体衬底，所述半导体衬底内具有若干沿列方向延伸的隔离沟槽，所述隔离沟槽内具有第一介质层，所述第一介质层未填满所述隔离沟槽；相邻列隔离沟槽之间的半导体衬底对应位线；
位于所述半导体衬底上的若干沿行方向延伸的字线；所述各行字线与各列位线交叉处为分立的存储晶体管栅极堆叠结构，所述栅极堆叠结构自所述半导体衬底表面自下而上为隧穿介质层、浮栅构成的浮栅堆叠结构、位于所述浮栅堆叠结构上的栅间介质层以及控制栅，所述控制栅由字线充当；
所述存储晶体管栅极堆叠结构两侧的半导体衬底内形成有源漏区；
包覆所述隔离沟槽内的第一介质层、半导体衬底表面以及字线表面的第二介质层，所述第二介质层的上表面与所述字线上表面齐平；所述第二介质层与所述隔离沟槽内的第一介质层之间、以及与字线下的相邻浮栅堆叠结构之间形成有空气隙。
可选地，所述浮栅堆叠结构外表面形成有保护层，所述保护层的致密度大于所述第一介质层的致密度。
可选地，所述快闪存储器为NAND闪存存储器。
与现有技术相比，本发明的技术方案具有以下优点：在刻蚀形成字线后，对字线下的位于相邻浮栅堆叠结构之间的第一介质层进行湿法腐蚀去除，上述湿法腐蚀过程中，也对位线之间的隔离沟槽内的第一介质层进行部分高度去除，后续填充相邻存储晶体管的栅极堆叠结构时，采用填充性能较差的填充工艺，以在相邻位线的隔离沟槽内、字线下的相邻浮栅堆叠结构之间形成空气隙(air gap)，该空气隙的介电常数小于二氧化硅介电层的介电常数，因而能降低读、写、擦除过程中产生的寄生电容，避免相邻存储晶体管之间相互干扰。
可选方案中，在所述堆叠结构表面形成保护层、该保护层的致密度大于第一介质层的致密度，在湿法腐蚀去除字线下位于相邻浮栅堆叠结构之间的第一介质层时能保护该浮栅堆叠结构，避免其中的隧穿介质层被腐蚀，进而避免影响存储晶体管的性能。
附图说明
图1至图8是本发明一实施例的快闪存储器在各制作阶段的结构示意图；
图9是本发明另一实施例的快闪存储器在一制作阶段的结构示意图。
具体实施方式
如背景技术中所述，现有技术中随着尺寸减小，相邻闪存单元之间的间距变小，两者之间在读、写、擦除时易出现干扰，这会造成闪存的性能不可靠。发明人经过分析，发现其产生的原因是：为对相邻位线电绝缘，各列位线之间的半导体衬底内形成有隔离沟槽，沟槽内填充有介电层，此外，为对各列浮栅堆叠结构进行电绝缘，各列浮栅堆叠结构之间也填充了介电层，上述两者介电层材质一般为二氧化硅，介电常数较大(一般为4.2左右)，这造成读、写、擦除操作充放电过程中，寄生电容过大，因而未被操作的单元容易出现被干扰现象，改变其存储状态。
基于上述分析，本发明在制作快闪存储器时，1)各列位线之间的半导体衬底内形成空气隙；2)字线下的各列浮栅堆叠结构之间也形成空气隙，以降低寄生电容，从而避免相邻存储单元之间的干扰。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图8是本发明一实施例的快闪存储器在不同制作阶段的结构示意图。以下结合图1至图8，详细介绍一实施例的快闪存储器的制作方法及制作的快闪存储器。
首先，参照图1所示，提供半导体衬底10，在半导体衬底10表面依次形成隧穿介质层11、第一多晶硅层12，第一多晶硅层12用于形成浮栅(Floating Gate，FG)。
半导体衬底10的材质可以是单晶硅、绝缘体上硅(SOI)或锗等半导体材质。隧穿介质层11的材质可以为二氧化硅，例如采用热氧化法生成。第一多晶硅层12用于形成浮栅，因而需导电，为掺杂的多晶硅。其中的掺杂元素可以为硼等P型杂质，也可以为磷等N型杂质。第一多晶硅层12的掺杂可以采用边沉积边掺杂的原位掺杂，也可以在沉积后采用离子注入掺杂。
之后，参照图2所示，刻蚀隧穿介质层11、第一多晶硅层12以形成若干条沿位线BL方向延伸的浮栅堆叠结构14；该刻蚀过程中对各列浮栅堆叠结构14之间的半导体衬底10进行了部分深度去除以形成若干条隔离沟槽15。
具体地，可以先在图1所示的第一多晶硅层12上表面形成图形化的掩膜层13，该图形化的掩膜层13可以为光刻胶，也可以为氮化硅等硬掩膜层，其对应位线BL所在区域。以图形化的掩膜层13为掩膜，采用含氟气体，例如CF4、C3F8等干法气体，刻蚀隧穿介质层11、第一多晶硅层12形成若干列浮栅堆叠结构14。刻蚀形成各列浮栅堆叠结构14同时，还对半导体衬底10进行了刻蚀，形成了若干条隔离沟槽15。
一个实施例中，隔离沟槽15的深度范围为
本步骤中，图形化的掩膜层13的材质a)若为光刻胶，则在形成隔离沟槽15后，采用灰化法去除；b)若为氮化硅等硬掩膜层，则在下一步骤平坦化第一介质层16(参见图3所示)时，作为研磨终止层。
接着，如图3所示，在浮栅堆叠结构14表面以及隔离沟槽15内填入第一介质层16，平坦化该第一介质层16至与浮栅堆叠结构14顶表面齐平。
第一介质层16的材质为二氧化硅，例如采用硅烷或TEOS化学气相沉积生成。
浮栅堆叠结构14顶表面上的多余二氧化硅可以采用化学机械研磨法去除。
再接着，参照图4所示，在浮栅堆叠结构14顶表面以及第一介质层16上表面依次形成栅间介质层17、第二多晶硅层18，第二多晶硅层18用于形成字线WL。
栅间介质层17材质可以为二氧化硅、氮化硅、二氧化硅(ONO)的三层结构。第二多晶硅层18用于形成字线WL，也即存储晶体管的控制栅(Control Gate，CG)，因而需导电，为掺杂的多晶硅。如浮栅，第二多晶硅层18中的掺杂元素可以为硼等P型杂质，也可以为磷等N型杂质，该掺杂可以采用边沉积边掺杂的原位掺杂，也可以在沉积后采用离子注入掺杂。
之后，结合图4与图5所示，在第二多晶硅层18上表面形成若干条沿字线WL方向延伸的图形化掩膜层19，字线WL方向与位线BL方向垂直；以图形化掩膜层19为掩膜，刻蚀第二多晶硅层18、栅间介质层17、第一介质层16、第一多晶硅层12以及隧穿介质层11直至半导体衬底10上表面暴露出，第二多晶硅层18经刻蚀形成各行字线WL，字线WL刻蚀过程在各行字线WL与各列位线BL交叉处形成分立的存储晶体管栅极堆叠结构20。
图形化掩膜层19可以为光刻胶，也可以为氮化硅等硬掩膜层，其对应字线WL所在区域。
本步骤的干法刻蚀气体可以为CF4、C3F8等。第二多晶硅层18经刻蚀形成各行字线WL，各列浮栅堆叠结构14中：与各行字线WL交叉的区域被保留，形成存储晶体管的浮栅堆叠结构14；未交叉的区域被腐蚀去除，其下的半导体衬底10表面暴露出。此外，本步骤刻蚀过程，也即字线WL刻蚀过程中，半导体衬底10上表面之上，未被各行字线WL保护的第一介质层16也被去除。
优选地，加大针对第一介质层16的刻蚀气体的流量，使得未被各行字线WL保护区域的隔离沟槽15内的第一介质层16上部部分高度也被去除(参见图6所示)，该部分高度的范围例如为
之后参照图6所示，采用湿法腐蚀去除字线WL下的位于相邻浮栅堆叠结构14之间的第一介质层16，并对隔离沟槽15内的第一介质层16进行部分深度去除。
第一介质层16材质为二氧化硅，本步骤的湿法腐蚀溶液例如为稀释的HF酸(DHF)。DHF经字线WL前后两侧的间隙从两侧对字线WL下的第一介质层16进行腐蚀。
图7为图6所示结构的俯视图，需要说明的是，对于半导体衬底10上表面之上：字线WL下位于相邻浮栅堆叠结构14之间的第一介质层16(对应图7中的Q区域)被腐蚀同时，位于半导体衬底10内的：字线WL间的隔离沟槽内的第一介质层16(对应图7中的P区域)也被腐蚀，因而位于半导体衬底10内的：字线WL与隔离沟槽交叉区域的第一介质层16(对应图7中的Q区域)被腐蚀去除的深度小于字线WL之间与隔离沟槽15交叉区域的第一介质层16(对应图7中的P区域)被腐蚀去除的深度。
一个实施例中，隔离沟槽15内的第一介质层16去除深度范围为
本步骤中，DHF仅去除了隔离沟槽15内部分高度的第一介质层16，沟槽15底部还保留有一定量第一介质层16。
之后仍参照图6所示，以各行字线WL为掩膜，对暴露出的半导体衬底10进行离子注入，以形成各存储晶体管的源漏区(未图示)。本步骤的离子注入也形成了存储晶体管阵列的位线BL。
可以看出，本步骤在离子注入时，字线WL两侧的半导体衬底10表面被暴露，好处在于：若未进行字线WL下、位于相邻浮栅堆叠结构14之间的第一介质层16的湿法去除工序，仅进行字线干法刻蚀，实际工艺中，字线WL两侧的半导体衬底10表面的隧穿介质层11部分区域可能未去除干净，因而相对于预定形成源漏区的半导体衬底10表面覆盖厚度不均匀的隧穿介质层11，本方案的湿法去除工序可以使得各源漏区离子注入均匀，形成的存储晶体管阵列中各存储晶体管的源漏区性能均一可控。
可选地，在离子注入形成源漏区时，可以先在各字线WL上表面、各字线WL侧表面、字线WL下的浮栅堆叠结构14侧表面以及半导体衬底10上表面沉积一氧化垫层(未图示)，例如采用原子层沉积法(ALD)。可以理解的是，由于氧化垫层采用额外工序形成，因而厚度均一，进而能使得各源漏区离子注入均匀，形成的存储晶体管阵列中各存储晶体管的源漏区性能均一可控。
之后，参照图8所示，在隔离沟槽15内、半导体衬底10表面以及字线WL表面沉积第二介质层21，第二介质层21沉积过程在隔离沟槽15内、以及字线WL下的相邻浮栅堆叠结构14之间形成空气隙22；之后对第二介质层21进行平坦化以暴露出字线WL上表面。
本步骤中，利用填充性能较差的第二介质层21形成工艺，在间距较小的：1)各列位线BL之间的半导体衬底10内形成空气隙22；2)字线WL下的各列浮栅堆叠结构14之间也形成空气隙22。该空气隙22可以降低寄生电容，避免相邻存储单元之间的干扰。一个实施例中，第二介质层21的形成采用等离子增强的正硅酸乙酯沉积工艺(PETEOS)。
参照图8所示，本实施例还提供了一种快闪存储器，包括：
半导体衬底10，半导体衬底10内具有若干沿列方向延伸的隔离沟槽15，隔离沟槽15内具有第一介质层16，第一介质层16未填满隔离沟槽15；相邻列隔离沟槽15之间的半导体衬底10对应位线BL；
位于半导体衬底10上的若干沿行方向延伸的字线WL，字线WL方向与位线BL方向垂直；各行字线WL与各列位线BL交叉处为分立的存储晶体管栅极堆叠结构20，栅极堆叠结构20自半导体衬底10表面自下而上为隧穿介质层11、浮栅12构成的浮栅堆叠结构14、位于浮栅堆叠结构14上的栅间介质层17以及控制栅18，控制栅18由字线WL充当；
存储晶体管栅极堆叠结构20两侧的半导体衬底10内形成有源漏区；
包覆隔离沟槽15内的第一介质层16、半导体衬底10表面以及字线WL表面的第二介质层21，第二介质层21的上表面与字线WL上表面齐平；第二介质层21与隔离沟槽15内的第一介质层16之间、以及与字线WL下的相邻浮栅堆叠结构14之间形成有空气隙22。
一实施例中，上述快闪存储器可以为与非门快闪存储器(NAND)。
对于上述制作方法，本发明另一实施例还对上述快闪存储器的一制作步骤进行了改进。具体地，参照图9所示，在图2所示结构基础上，在浮栅堆叠结构14表面以及隔离沟槽15内填入保护层23，该保护层23的致密度大于第一介质层16的致密度，之后，在保护层23上形成填满隔离沟槽15以及各列浮栅堆叠结构14之间间隙的第一介质层16。
保护层23例如采用流体化学气相沉积法(FCVD)或高温热氧化法(HTO)形成，作用在于：在湿法腐蚀去除字线WL下、位于相邻浮栅堆叠结构14之间的第一介质层16时，由于保护层23较致密，因而不容易去除，能保护浮栅堆叠结构14，避免其中的隧穿介质层11被腐蚀。
相应地，对于形成的快闪存储器，该保护层23也保留下来，包覆于浮栅堆叠结构14外表面。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种快闪存储器的制作方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底表面依次形成隧穿介质层、第一多晶硅层，所述第一多晶硅层用于形成浮栅；刻蚀所述隧穿介质层、第一多晶硅层以形成若干列沿位线方向延伸的浮栅堆叠结构；所述刻蚀过程中对各列浮栅堆叠结构之间的半导体衬底进行了部分深度去除以形成若干条隔离沟槽；
在所述浮栅堆叠结构表面以及隔离沟槽内填入第一介质层，平坦化所述第一介质层至与所述浮栅堆叠结构顶表面齐平；
在所述浮栅堆叠结构顶表面以及所述第一介质层上表面依次形成栅间介质层、第二多晶硅层，所述第二多晶硅层用于形成字线；
在所述第二多晶硅层上表面形成若干行沿字线方向延伸的图形化掩膜层；以所述图形化掩膜层为掩膜，刻蚀所述第二多晶硅层、栅间介质层、第一介质层、第一多晶硅层以及隧穿介质层直至所述半导体衬底暴露出，所述第二多晶硅层经刻蚀形成各行字线，所述字线刻蚀过程在各行字线与各列位线交叉处形成分立的存储晶体管栅极堆叠结构；
采用湿法腐蚀去除所述字线下的位于相邻浮栅堆叠结构之间的第一介质层，并对所述隔离沟槽内的第一介质层进行部分深度去除；
以各行字线为掩膜，对所述暴露出的半导体衬底进行离子注入，以形成各存储晶体管的源漏区；
在所述隔离沟槽内、半导体衬底表面以及字线表面沉积第二介质层，所述第二介质层沉积过程在所述隔离沟槽内、以及字线下的相邻浮栅堆叠结构之间形成空气隙；
对所述第二介质层进行平坦化以暴露出所述字线上表面。
2.根据权利要求1所述的制作方法，其特征在于，所述字线刻蚀过程对所述半导体衬底表面暴露出的隔离沟槽内的第一介质层进行了部分深度去除。
3.根据权利要求2所述的制作方法，其特征在于，所述字线刻蚀过程对半导体衬底表面暴露出的隔离沟槽内的第一介质层的去除深度范围为
4.根据权利要求1所述的制作方法，其特征在于，所述第一介质层的材质为二氧化硅，去除所述字线下位于相邻浮栅堆叠结构之间的第一介质层的湿法腐蚀溶液为稀释的HF酸。
5.根据权利要求1或4所述的制作方法，其特征在于，湿法腐蚀去除所述字线下位于相邻浮栅堆叠结构之间的第一介质层过程中，对所述隔离沟槽内的第一介质层的去除深度范围为
6.根据权利要求1所述的制作方法，其特征在于，所述第二介质层采用等离子增强的正硅酸乙酯沉积工艺。
7.根据权利要求1所述的制作方法，其特征在于，在所述浮栅堆叠结构表面以及隔离沟槽内填入第一介质层前，还在所述浮栅堆叠结构表面以及隔离沟槽内填入保护层，所述保护层的致密度大于所述第一介质层的致密度，用于在湿法腐蚀去除所述字线下位于相邻浮栅堆叠结构之间的第一介质层时，保护所述浮栅堆叠结构。
8.根据权利要求7所述的制作方法，其特征在于，所述保护层采用流体化学气相沉积法或高温热氧化法形成。
9.根据权利要求1所述的制作方法，其特征在于，先采用湿法腐蚀去除所述字线下位于相邻浮栅堆叠结构之间的第一介质层；后以各行字线为掩膜，对所述暴露出的半导体衬底进行离子注入形成各存储晶体管的源漏区。
10.根据权利要求1所述的制作方法，其特征在于，以各行字线为掩膜，对所述暴露出的半导体衬底进行离子注入形成各存储晶体管的源漏区前，在所述暴露出的半导体衬底表面形成氧化垫层。
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