CN104157616B - 闪存存储单元及其形成方法 - Google Patents

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Abstract

一种闪存存储单元及其形成方法，闪存存储单元包括：衬底，所述衬底表面具有第一介质层；位于所述第一介质层表面的浮栅，所述浮栅内具有第二开口；位于所述第二开口底部的衬底内的源线掺杂区；位于所述浮栅表面和第二开口底部的衬底表面的第二介质层；位于所述第二介质层表面的控制栅；位于所述控制栅侧壁表面的第一侧墙；位于所述浮栅侧壁表面的第三介质层；位于所述第一侧墙、控制栅、浮栅和第三介质层两侧的字线；位于所述第一侧墙、控制栅、浮栅和字线两侧的衬底内的位线掺杂区。所形成的闪存存储单元的尺寸缩小。

Description

闪存存储单元及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种闪存存储单元及其形成方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。近年来，在存储器件中，闪存(flash memory)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
图1是现有一种闪存存储单元的剖面结构示意图，包括：衬底10；位于所述衬底10表面的隧穿氧化层11；位于隧穿氧化层11表面的浮栅12，所述隧穿氧化层11和浮栅12内具有暴露出衬底10的开口(未示出)；位于所述浮栅12顶部表面和开口侧壁表面的侧墙13；位于所述开口内的源线14，所述源线14的表面不高于所述侧墙13的顶部；位于所述浮栅12、侧墙13和源线14外侧的字线15，所述字线15与浮栅12和衬底10之间通过绝缘层16相互隔离。其中，所述源线14下方的衬底10内具有源线掺杂区18，源线14和字线15两侧的衬底10内分别具有位线掺杂区17。
然而，现有的闪存存储单元的尺寸较大，进一步缩小尺寸的难度较高。
发明内容
本发明解决的问题是怎样减小形成的闪存存储单元的尺寸。
为解决上述问题，本发明提供一种闪存存储单元的形成方法，包括：提供衬底，所述衬底表面具有第一介质层；在所述第一介质层表面形成浮栅层；在所述浮栅层表面形成牺牲层，所述牺牲层内具有第一开口，所述第一开口底部暴露出所述浮栅层表面；在所述第一开口的侧壁表面形成第一侧墙；在所述第一侧墙和浮栅层表面形成第二侧墙；以所述第一侧墙和第二侧墙为掩膜，刻蚀所述第一开口底部的浮栅层，直至暴露出衬底表面为止，在所述浮栅层内形成第二开口；在形成所述第二开口之后，在所述第二开口底部的衬底内形成源线掺杂区；在形成所述源线掺杂区之后，去除所述第二侧墙；在去除所述第二侧墙之后，第一开口底部的浮栅层表面和第二开口底部的衬底表面形成第二介质层；在所述第二介质层表面的第一开口和第二开口内形成控制栅；在形成所述控制栅之后，去除所述牺牲层、以及所述牺牲层底部的浮栅层，形成浮栅；在所述浮栅的侧壁表面形成第三介质层；在所述第一侧墙、控制栅、浮栅和第三介质层两侧形成字线；在所述第一侧墙、控制栅、浮栅和字线两侧的衬底内形成位线掺杂区。
可选的，还包括：在形成第一侧墙之前，以所述牺牲层为掩膜，采用各向同性的刻蚀工艺刻蚀所述第一开口底部的部分浮栅层，在所述第一开口底部的浮栅层表面凹陷；在去除牺牲层底部的浮栅层之后，所形成的浮栅外侧的侧壁与所述浮栅的顶部表面形成尖角。
可选的，所述控制栅的形成工艺包括：在牺牲层表面、第一侧墙表面和第二介质层表面形成控制栅层；对所述控制栅层进行平坦化，直至暴露出牺牲层表面为止，在第一开口和第二开口内形成控制栅。
可选的，去除所述牺牲层、以及所述牺牲层底部的浮栅层的工艺包括：刻蚀去除所述牺牲层，并暴露出浮栅层表面；以所述第一侧墙和控制栅为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述浮栅层，直至暴露出衬底表面为止，形成浮栅。
可选的，所述字线的形成工艺包括：在所述第三介质层、第一侧墙和控制栅表面形成字线膜；回刻蚀所述字线膜，直至暴露出衬底表面为止，形成字线。
可选的，所述浮栅的长度为0.08μm～0.12μm；所述字线的长度为0.1μm～0.15μm；所述第二开口的宽度为0.12μm～0.22μm；所述位线掺杂区的长度为0.12μm～0.18μm。
可选的，所述第二开口的形成工艺为各向异性的干法刻蚀工艺。
可选的，所述控制栅的材料为多晶硅、硅锗、碳化硅或锗；所述浮栅的材料为多晶硅、硅锗、碳化硅或锗；所述字线的材料为多晶硅、硅锗、碳化硅或锗。
可选的，所述浮栅内具有P型离子或N型离子；所述控制栅内具有P型离子或N型离子；所述字线内具有P型离子或N型离子。
相应的，本发明还提供一种采用上述任一项方法所形成的闪存存储单元，包括：衬底，所述衬底表面具有第一介质层；位于所述第一介质层表面的浮栅，所述浮栅内具有暴露出衬底表面的第二开口；位于所述第二开口底部的衬底内的源线掺杂区；位于所述浮栅表面和第二开口底部的衬底表面的第二介质层；位于所述第二介质层表面的控制栅；位于所述控制栅侧壁表面的第一侧墙；位于所述浮栅侧壁表面的第三介质层；位于所述第一侧墙、控制栅、浮栅和第三介质层两侧的字线；位于所述第一侧墙、控制栅、浮栅和字线两侧的衬底内的位线掺杂区。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的方法中，在浮栅层内形成第二开口之后，在所述第二开口底部的衬底内形成源线掺杂区，之后在第一开口底部的浮栅层表面和第二开口底部的衬底表面形成第二介质层在所述第二介质层表面的第一开口和第二开口内形成控制栅。由于所述控制栅与所述浮栅相互重叠，并通过所述第二介质层相互隔离，使得所述控制栅与所述浮栅相互耦合，对所述控制栅施加的偏压能够耦合到所述浮栅，因此，通过调整所述控制栅的偏压，能够控制所述浮栅与衬底之间的电势差，从而影响编程时的热载流子的注入效率。而且，由于控制栅位于第一开口和第二开口内，因此所述控制栅与所述浮栅的顶部表面、以及所述浮栅层的第二开口侧壁表面相互重叠，使所述控制栅与浮栅之间的重叠面积较大，由所述控制栅耦合到浮栅的偏压较大；同时，所述控制栅位于第一开口和第二开口内，因此所述控制栅不会额外占用所述衬底的有效面积，有利于使所述闪存存储单元的尺寸缩小。由于所述控制栅与所述浮栅相互耦合，从而无需使所述源线掺杂区与浮栅相互耦合，因此能够减小所述源线掺杂区和浮栅之间的重叠面积，因此，所述浮栅的面积能够缩小，且所述源线掺杂区的面积能够缩小。因此，所形成的闪存存储单元的尺寸缩小。
进一步，在形成第一侧墙之前，以所述牺牲层为掩膜，采用各向同性的刻蚀工艺刻蚀所述第一开口底部的部分浮栅层，使所述第一开口底部的浮栅层表面凹陷；在去除牺牲层底部的浮栅层之后，所形成的浮栅外侧的侧壁与所述浮栅的顶部表面形成尖角。由于所述尖角处的电场强度较大，使所述尖角处用于提高载流子的隧穿效率，从而提高了所形成的闪存存储单元的擦除效率。
本发明的结构中，所述浮栅层内具有暴露出衬底表面的第二开口，所述第二开口底部的衬底内具有源线掺杂区，所述浮栅表面和第二开口底部的衬底表面具有第二介质层，而所述第二介质层表面具有控制栅。由于所述控制栅与所述浮栅之间以第二介质层相互隔离，且所述控制栅与所述浮栅相互重叠，因此所述控制栅与所述浮栅相互耦合，对所述控制栅施加的偏压能够耦合到所述浮栅，从而通过调整所述控制栅的偏压，能够控制所述浮栅与衬底之间的电势差，从而影响编程时的热载流子的注入效率。而且，由于所述控制栅与所述浮栅的顶部和侧壁表面相互重叠，所述控制栅与浮栅之间的重叠面积较大，由所述控制栅耦合到浮栅的偏压较大，同时，所述控制栅位于第二开口内以及浮栅表面，因此所述控制栅不会占用额外的衬底有效面积，有利于使所述闪存存储单元的尺寸缩小。由于通过所述控制栅与所述浮栅进行耦合，因此能够避免因耦合源线掺杂区与浮栅，而造成所述源线掺杂区和浮栅之间的重叠面积过大的问题。因此，所述浮栅的面积能够缩小，且所述源线掺杂区的面积能够缩小，从而使所述闪存存储单元的尺寸缩小。
附图说明
图1是现有一种闪存存储单元的剖面结构示意图；
图2至图14是本发明实施例的闪存存储单元的形成过程的剖面结构示意图；
图15是本发明实施例所形成的闪存存储单元构成存储电路的等效电路图示意图。
具体实施方式
如背景技术所述，现有的闪存存储单元的尺寸较大，进一步缩小尺寸的难度较高。
经过研究发现，请参考图1，当所述闪存存储单元工作时，所述源线掺杂区18与位线掺杂区17之间形成沟道区，通过源线掺杂区18对所述浮栅12施加偏压，能够控制载流子通过所述隧穿氧化层11，在所述沟道区和浮栅12之间迁移。然而，如图1所示的闪存存储单元中，为了对所述浮栅12施加偏压，需要使所述源线掺杂区18与所述浮栅12之间具有重叠区域，对所述源线掺杂区18施加的偏压能够耦合到所述浮栅12，从而使所述浮栅12具有偏压，因此控制热载流子的隧穿。而且，所述源线掺杂区18与所述浮栅12之间的重叠区域面积越大，耦合到所述浮栅的偏压越大，从而导致所述浮栅12的面积偏大。
其次，所述浮栅12未与所述源线掺杂区18重叠的部分区域底部形成沟道区，而载流子在所述沟道区和浮栅12之间迁移，由此可知，所述沟道区与浮栅12之间的重叠面积决定了在沟道区和浮栅12之间的载流子迁移效率，继而决定了闪存存储单元的擦除、编程或读取效率，因此，所述浮栅12位于源线掺杂区18重叠的部分区域面积也无法缩小。因此，现有的所存储单元的浮栅12面积较大，对于进一步缩小闪存存储单元的尺寸、提高半导体器件的集成度造成了妨碍。
为了解决上述问题，本发明提出一种闪存存储单元及其形成方法。其中，所述浮栅层内具有暴露出衬底表面的第二开口，所述第二开口底部的衬底内具有源线掺杂区，所述浮栅表面和第二开口底部的衬底表面具有第二介质层，而所述第二介质层表面具有控制栅。由于所述控制栅与所述浮栅之间以第二介质层相互隔离，且所述控制栅与所述浮栅相互重叠，因此所述控制栅与所述浮栅相互耦合，对所述控制栅施加的偏压能够耦合到所述浮栅，从而能够通过调整所述控制栅的偏压，能够控制所述浮栅与衬底之间的电势差，从而影响编程时的热载流子的注入效率。而且，由于所述控制栅与所述浮栅的顶部和侧壁表面相互重叠，所述控制栅与浮栅之间的重叠面积较大，由所述控制栅耦合到浮栅的偏压较大，同时，所述控制栅位于第二开口内以及浮栅表面，因此所述控制栅不会占用额外的衬底有效面积，有利于使所述闪存存储单元的尺寸缩小。由于通过所述控制栅与所述浮栅进行耦合，因此能够避免因耦合源线掺杂区与浮栅，而造成所述源线掺杂区和浮栅之间的重叠面积过大的问题。因此，所述浮栅的面积能够缩小，且所述源线掺杂区的面积能够缩小，从而使所述闪存存储单元的尺寸缩小。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图14是本发明实施例的闪存存储单元的形成过程的剖面结构示意图。
请参考图2，提供衬底200，所述衬底200表面具有第一介质层201；在所述第一介质层201表面形成浮栅层202。
所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓或砷化镓等。
所述第一介质层201用于形成浮栅与衬底之间的隧穿介质层，载流子通过隧穿所述第一介质层201在衬底200内的沟道区和浮栅之间迁移；所述第一介质层201的材料为氧化硅，所述第一介质层的形成工艺为化学气相沉积工艺、热氧化工艺、化学氧化工艺或原子层沉积工艺。
所述浮栅层202用于形成浮栅，所述浮栅能够存储电子，从而实现数据存储的目的；所述浮栅层202的材料为半导体材料，所述半导体材料包括多晶硅、硅锗、碳化硅或锗，所述浮栅层202的形成工艺为化学气相沉积工艺或物理气相沉积工艺；而且，所述浮栅层202内掺杂由P型离子或N型离子，所述P型离子或N型离子能够通过离子注入工艺或原位掺杂工艺在浮栅层202掺杂进所述浮栅层202内。在本实施例中，所述浮栅层202的材料为多晶硅，形成工艺为化学气相沉积工艺。
请参考图3，在所述浮栅层202表面形成牺牲层203，所述牺牲层203内具有第一开口204，所述第一开口204底部暴露出所述浮栅层202表面。
所述牺牲层203内的第一开口204定义了后续所需形成的控制栅和浮栅的形状和位置，所述控制栅形成于所述第一开口204内，而浮栅位于所述第一开口204底部。
所述牺牲层203的材料与所述浮栅层202的材料不同，所述牺牲层203的材料为氧化硅、氮氧化硅、氮氧化硅或无定形碳，在本实施例中，所述牺牲层203的材料为氮化硅；所述牺牲层203的厚度决定了后续形成的控制栅的厚度，所述牺牲层203的厚度为3500埃～4000埃。
所述牺牲层203和第一开口204的形成工艺包括：在所述浮栅层202表面形成牺牲膜；在所述牺牲膜表面形成掩膜层205，所述掩膜层205暴露出第一开口204对应位置的牺牲膜表面；以所述掩膜层205为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述牺牲膜，直至暴露出浮栅层202表面为止，形成牺牲层203和第一开口204。所形成的第一开口204侧壁能够垂直于所述浮栅层202表面，或者，所述第一开口204的侧壁相对于浮栅层202的表面倾斜，且所述第一开口204的底部尺寸大于顶部尺寸。
其中，所述掩膜层205的材料与所述牺牲层203不同，所述掩膜层205的材料为氧化硅、氮氧化硅、氮氧化硅、无定形碳中的一种或多种；本实施例中，所述掩膜层205的材料为氧化硅。所述掩膜层205能够在形成第一开口204之后去除；在本实施例中，在形成所述第一开口204之后，保留所述掩膜层205，在后续平坦化控制栅层之后，去除所述掩膜层205。
所述掩膜层205的形成工艺包括：在牺牲膜表面形成掩膜薄膜；在所述掩膜薄膜表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述掩膜薄膜，直至暴露出牺牲膜表面为止，形成掩膜层205。在形成掩膜层205之后，去除是图形化的光刻胶层，或者在形成所述第一开口204之后，去除所述光刻胶层。
请参考图4，以所述牺牲层203为掩膜，刻蚀所述第一开口204底部的部分浮栅层202，在所述第一开口204底部的浮栅层204表面凹陷。
刻蚀所述第一开口204底部的工艺为采用各向同性的刻蚀工艺，所述各向同性的刻蚀工艺能够为干法刻蚀工艺或湿法刻蚀工艺，所述各向同性的刻蚀工艺在各个方向上均具有较大的刻蚀速率，从而能够使所形成的凹陷底部到牺牲层203侧壁的过渡平缓，自所述凹陷中心到所述牺牲层203侧壁，所述浮栅层202的厚度逐渐增加，则后续去除所述牺牲层203以及牺牲层203底部的部分浮栅层202之后，所形成的浮栅外侧的侧壁能够与所述凹陷表面形成尖角，所述尖角有利于提高载流子在浮栅和字线之间的隧穿效率，从而提高所形成的闪存存储单元的擦除效率。
在本实施例中，所述浮栅层202的材料为多晶硅，所述各向同性的刻蚀工艺为干法刻蚀工艺，所述干法刻蚀工艺的参数包括：刻蚀气体包括SF6，刻蚀气体的流量为100标准毫升/分钟～1000标准毫升/分钟，压力为2毫托～200毫托，偏置功率小于100瓦，偏置电压小于10伏。
请参考图5，在所述第一开口204底部的浮栅层202表面凹陷之后，在所述第一开口204的侧壁表面形成第一侧墙206。
所述第一侧墙206用于隔离后续形成的控制栅和字线；所述第一侧墙206的材料与牺牲层203的材料不同，以保证后续去除所述牺牲层203之后，能够暴露出所述第一侧墙206，且所述第一侧墙206受到的损伤较少；所述第一侧墙206的材料为氧化硅、氮氧化硅或氮氧化硅；本实施例中，所述第一侧墙206的材料为氧化硅。所述第一侧墙206的厚度需要小于后续所需形成的浮栅长度，使得后续形成控制栅之后，所述控制栅能够覆盖于部分浮栅的顶部表面，使得所述控制栅与浮栅之间的重叠面积较大，则所述控制栅耦合到所述浮栅的电压较大。
所述第一侧墙206的形成工艺包括：在所述掩膜层205表面、以及所述第一开口204的侧壁和底部表面形成第一侧墙膜；回刻蚀所述第一侧墙膜，直至暴露出第一开口204底部的部分浮栅层202表面为止，形成第一侧墙206。所述回刻蚀工艺为各向异性的干法刻蚀工艺，所述各向异性的干法刻蚀工艺的刻蚀方向垂直于衬底200表面。在本实施例中，所述牺牲层203表面保留所述掩膜层205，因此所述第一侧墙膜形成于所述掩膜层205表面。所述第一侧墙206的厚度由所述第一侧墙膜的厚度，而所述第一侧墙膜的厚度能够通过沉积工艺进行控制，所述第一侧墙膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
请参考图6，在所述第一侧墙206和浮栅层202表面形成第二侧墙207。
所述第二侧墙207定义了后续在浮栅层202内形成的第二开口的区域位置，且位于所述第一侧墙206和第二侧墙207底部的浮栅层202用于形成浮栅。
所述第二侧墙207的材料与所述第一侧墙206不同，在后续形成第二开口，并去除所述第二侧墙207之后，能够保证所述第一侧墙206受到的损伤较少，且所述第一侧墙206的尺寸精确。所述第二侧墙207的材料为氧化硅、氮氧化硅或氮氧化硅；本实施例中，所述第二侧墙207的材料为氮化硅。所述第一侧墙206和第二侧墙207的总厚度为0.08μm～0.12μm；由于所述第一侧墙206和第二侧墙207底部的浮栅层202用于形成浮栅，因此所述第一侧墙206和第二侧墙207的总厚度为所需形成的浮栅长度。
所述第二侧墙207的形成工艺包括：在所述掩膜层205表面、第一侧墙206表面以及所述第一开口204的底部表面形成第二侧墙膜；回刻蚀所述第二侧墙膜，直至暴露出第一开口204底部的部分浮栅层202表面为止，形成第二侧墙207。所述回刻蚀工艺为各向异性的干法刻蚀工艺，所述各向异性的干法刻蚀工艺的刻蚀方向垂直于衬底200表面。在本实施例中，所述牺牲层203表面保留所述掩膜层205，因此所述第二侧墙膜形成于所述掩膜层205表面。所述第二侧墙207的厚度由所述第二侧墙膜的厚度，而所述第二侧墙膜的厚度能够通过沉积工艺进行控制，所述第二侧墙膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
请参考图7，以所述第一侧墙206和第二侧墙207为掩膜，刻蚀所述第一开口204底部的浮栅层202，在所述浮栅层202内形成第二开口208。
所述第二开口208的形成工艺为各向异性的干法刻蚀工艺，所形成的第二开口208的宽度为0.12μm～0.22μm，后续所形成的控制栅部分位于所述第二开口208，使所述控制栅能够与所述浮栅层202的侧壁相互重叠，使得控制栅与后续形成的浮栅之间的重叠面积较大，所述控制栅耦合到所述浮栅的电压较大。
在所述第二开口208内形成控制栅之前，需要在所述第二开口208底部的衬底内形成源线掺杂区，因此所述第二开口208的宽度决定了所形成的源线掺杂区的宽度，而所述源线掺杂区的宽度决定了所述源线掺杂区内的电流大小，因此，当所述第二开口208的宽度为0.12μm～0.22μm时，能够保证后续形成的源线掺杂区内的电流较大。在本实施例中，所述第二开口208的宽度为0.2μm。
形成所述第二开口208的各向异性的干法刻蚀工艺能够使所形成的第二开口208的侧壁垂直于衬底200表面。在本实施例中，所述牺牲层203表面还具有掩膜层205，所述第二开口208以所述掩膜层205、第一侧墙206和第二侧墙207为掩膜刻蚀形成，因此，所述第一开口204的宽度、以及所述第一侧墙206和第二侧墙207的厚度决定了所述第二开口208的宽度。
在本实施例中，所述浮栅层202的材料为多晶硅，所述各向异性的干法刻蚀工艺包括：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升/分钟～800标准毫升/分钟，氯气的流量为20标准毫升/分钟～100标准毫升/分钟，惰性气体的流量为50标准毫升/分钟～1000标准毫升/分钟，刻蚀腔室的压力为2毫托～200毫托。
在本实施例中，所述浮栅层202底部具有第一介质层201，在刻蚀所述第二浮栅层202之后，去除所述第二开口208底部的第一介质层201，并暴露出衬底200表面，去除所述第一介质层201的工艺为干法刻蚀工艺或湿法刻蚀工艺。
请参考图8，在形成所述第二开口208之后，在所述第二开口207底部的衬底200内形成源线掺杂区209。
所述源线掺杂区209的形成工艺为离子注入工艺，所述离子注入工艺以所述掩膜层205、第一侧墙206和第二侧墙207为掩膜进行，因此所形成的源线掺杂区209的宽度由所述第二开口208的宽度决定，所注入的离子为P型离子或N型离子；在本实施例中，所述源线掺杂区209内掺杂的离子为N型离子，所形成的闪存存储单元的载流子为电子。后续需要在所述源线掺杂区209表面形成电互连结构，用于对所述源线掺杂区209施加偏压。
在以离子注入工艺在所述第二开口208底部的衬底200内掺杂离子之后，能够采用退火工艺激活所述掺杂离子，使所述掺杂离子发生扩散，因此，所形成的源线掺杂区209部分位于所述浮栅层202底部，部分所述源线掺杂区209与后续形成的浮栅相互重叠，所述源线掺杂区209的电压能够耦合到所述浮栅。
在本实施例中，由于后续在所述第一开口和第二开口内形成控制栅，通过所述控制栅对浮栅的耦合，对所述浮栅施加偏压，因此，对浮栅施加偏压不再由所述源线掺杂区209耦合到浮栅的电压决定，从而能够缩小所述源线掺杂区209与浮栅层202之间的重叠面积，相应的使后续形成的浮栅尺寸缩小，有利于使所形成的闪存存储单元的尺寸缩小。
请参考图9，在形成所述源线掺杂区209之后，去除所述第二侧墙207(如图8所示)。
在去除所述第二侧墙207之后，能够暴露出所述浮栅层202的部分顶部表面，使后续形成的控制栅能够与所述浮栅层202的部分顶部表面重叠，则所述控制栅与浮栅层202之间的重叠面积较大，所述控制栅耦合到浮栅202的电压较大，从而能够缩小所述源线掺杂区209与浮栅层202之间的重叠面积，使得后续所形成的浮栅长度缩小，有利于使所形成的闪存存储单元占用的面积缩小。
去除所述第二侧墙207的工艺为干法刻蚀工艺或湿法刻蚀工艺，由于所述第一侧墙206与第二侧墙207之间的材料不同，所述第一侧墙206与第二侧墙207之间具有较高的刻蚀选择性，因此，在去除所述第二侧墙207之后，能够保留所述第一侧墙206，所述第一侧墙206用于使后续形成的控制栅和字线相互电隔离。在本实施例中，所述第二侧墙207的材料为氮化硅，去除所述第二侧墙207的工艺为湿法刻蚀工艺，所述湿法刻蚀的刻蚀液为磷酸；所述湿法刻蚀工艺的选择性高，对所述第一侧墙206表面的损伤较小，有利于保证所述第一侧墙206的隔离能力。
请参考图10，在去除所述第二侧墙207之后，在第一开口204底部的浮栅层202表面和第二开口208底部的衬底200表面形成第二介质层210。
所述第二介质210用于使所述浮栅层202暴露出的表面与后续形成的控制栅之间电隔离，所述控制栅与浮栅层202之间构成电容，使所述控制栅的电压能够耦合到后续形成的浮栅。
所述第二介质层210的材料为氧化硅、氮化硅、氮氧化硅、高K介质材料中的一种或多种组合。在本实施例中，所述第二介质层210的材料为氧化硅，所述第二介质层210的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺，所形成的第二介质层210还覆盖于第一侧墙206和掩膜层205表面。在其它实施例中，所述第二介质层的材料为氧化硅，所述第二介质层的形成工艺为热氧化工艺或化学氧化工艺，所述第二介质层仅形成于所述浮栅层202的顶部和侧壁表面。
请参考图11，在牺牲层203表面、第一侧墙206表面和第二介质层210表面形成控制栅层211。
所述控制栅层211用于形成控制栅，所述控制栅用于对浮栅施加偏压。所述控制栅层211的材料为半导体材料，所述半导体材料包括多晶硅、硅锗、碳化硅或锗，且所述控制栅211内具有P型离子或N型离子。所述控制栅层211的形成工艺为化学气相沉积工艺或物理气相沉积工艺，所形成的控制栅层211填充满所述第一开口204(如图10所示)和第二开口208(如图10所示)；在所述控制栅层211内掺杂的P型离子或N型离子工艺为离子注入工艺或原位掺杂工艺。
在本实施例中，所述控制栅层211的材料为多晶硅，形成所述控制栅层211的工艺为化学气相沉积工艺，在所述控制栅层211内通过原位掺杂工艺掺杂N型离子。
请参考图12，对所述控制栅层211(如图11所示)进行平坦化，直至暴露出牺牲层203表面为止，在第一开口204(如图10所示)和第二开口208(如图10所示)内形成控制栅211a。
所述平坦化工艺为化学机械抛光工艺。在本实施例中，所述牺牲层203表面还具有掩膜层205(如图11所示)，所述掩膜层205表面还具有第二介质层210(如图11所示)，所述掩膜层205和第二介质层210能够作为所述化学机械抛光工艺的停止层，在抛光所述控制栅层211直至暴露出所述第二介质层210表面之后，进行过抛光直至暴露出所述牺牲层表面为止。
在所述化学机械抛光工艺之后，还能够对所述控制栅211a进行刻蚀，使所述控制栅211a的表面低于所述牺牲层203的表面，从而避免所述控制栅211a与后续形成的字线发生桥接，保证了所述第一侧墙206的隔离效果。
请参考图13，在形成所述控制栅211a之后，去除所述牺牲层203(如图12所示)、以及所述牺牲层203底部的浮栅层202(如图12所示)，形成浮栅202a。
去除所述牺牲层203、以及所述牺牲层203底部的浮栅层202的工艺包括：刻蚀去除所述牺牲层203，并暴露出浮栅层202表面；以所述第一侧墙206和控制栅211a为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述浮栅层202，直至暴露出衬底200表面为止，形成浮栅202a。
所述去除牺牲层203的工艺为干法刻蚀工艺或湿法刻蚀工艺，所述干法刻蚀工艺为各向同性的刻蚀工艺或各向异性的刻蚀工艺，由于所述牺牲层203的材料与第一侧墙206和控制栅211a的材料不同，因此在去除所述牺牲层203时，对所述第一侧墙206和控制栅211a的损伤较低。在本实施例中，所述牺牲层203的材料为氮化硅，去除所述牺牲层203的工艺为湿法刻蚀工艺，所述湿法刻蚀的刻蚀液为磷酸，所述湿法刻蚀工艺的选择性较高，对所述第一侧墙206和控制栅211a的损伤较小。
所述刻蚀浮栅层202的工艺为各向异性的干法刻蚀工艺，刻蚀形成的浮栅202a的外部侧壁垂直于所述衬底200表面，所述各向异性的干法刻蚀工艺由所述第一侧墙206和所述控制栅211a为掩膜，因此，所述浮栅202a的长度由所述第一开口204(如图10所示)和第二开口208(如图10所示)决定。
在本实施例中，刻蚀所述浮栅层202至暴露出衬底200表面为止，后续在形成字线之前，在所述衬底200表面和浮栅202a的外部侧壁表面形成介质层。
所形成的浮栅202a的长度为0.08μm～0.12μm。由于所述控制栅211a形成于第一开口204和第二开口208内，所述控制栅211a与部分浮栅202a的顶部表面和侧壁表面重叠，所述控制栅211a与浮栅202a之间的重叠面积较大，使所述控制栅211a耦合到浮栅202a的电压较大，因此所述浮栅202a电压由所述控制栅211a决定，相应的能够减小所述源线掺杂区209与所述浮栅202a的重叠面积，从而使得所述浮栅202a的面积减小，所述浮栅202a的长度缩短，有利于减小所形成的闪存存储单元所占用的面积。
在本实施例中，在形成第一开口204(如图10所示)之后，在所述第一开口204底部的浮栅层202表面形成凹陷，自所述凹陷的中心到第一开口204的侧壁，所述浮栅层202的厚度逐渐增加，因此在刻蚀所述浮栅层202之后，所形成的浮栅202a的外部侧壁能够与所述浮栅层202的顶部表面构成尖角，所述尖角有利于提高载流子在浮栅202a和字线之间的隧穿效率，从而提高所形成的闪存存储单元的擦除效率。
请参考图14，在所述浮栅202a的侧壁表面形成第三介质层212；在所述第一侧墙206、控制栅211a、浮栅202a和第三介质层212两侧形成字线213；在所述第一侧墙206、控制栅211a、浮栅202a和字线两213侧的衬底内形成位线掺杂区214。
所述第三介质层212用于使所述字线213与浮栅202a，衬底200之间电隔离，所述第三介质层212的材料为氧化硅、氮化硅或氮氧化硅，形成工艺为化学气相沉积工艺、原子层沉积工艺、氧化工艺或氮化工艺。在本实施例中，所述第三介质层212的材料为氧化硅，形成工艺为化学气相沉积工艺，所述第三介质层还形成于控制栅211a的表面，则所述第三介质层能够在后续形成字线的过程中，作为回刻蚀字线膜的停止层。
所述字线213的材料为多晶硅、硅锗、碳化硅或锗，且所述字线213内具有P型离子或N型离子。所述字线213的形成工艺包括：在所述第三介质层212表面形成字线膜；回刻蚀所述字线膜直至暴露出第三介质层212表面为止，形成字线213。所述字线213的长度为0.1μm～0.15μm，在本实施例中为0.12μm。
位线掺杂区214的形成工艺为离子注入工艺，所注入的离子为P型离子或N型离子，本实施例中为N型离子；所述位线掺杂区214的长度为0.12μm～0.18μm，本实施例中为0.15微米。
在形成所述位线掺杂区之前，还包括在所述字线213、第一侧墙206和控制栅211a两侧形成第三侧墙(未标示)；所述第三侧墙的材料为氧化硅、氮氧化硅、氮化硅中的一种或多种；所述第三侧墙的形成工艺不包括：在第一介质层201、字线213、第一侧墙206和控制栅211a表面形成第三侧墙膜；回刻蚀所述第三侧墙膜，形成第三侧墙。所述第三侧墙用于增加所述位线掺杂区214到字线213的距离，避免后续形成于位线掺杂区214表面的导电结构与字线发生桥连。
本实施例中，在浮栅层内形成第二开口之后，在所述第二开口底部的衬底内形成源线掺杂区，之后在第一开口底部的浮栅层表面和第二开口底部的衬底表面形成第二介质层在所述第二介质层表面的第一开口和第二开口内形成控制栅。由于所述控制栅与所述浮栅相互重叠，并通过所述第二介质层相互隔离，使得所述控制栅与所述浮栅相互耦合，对所述控制栅施加的偏压能够耦合到所述浮栅，因此，通过调整所述控制栅的偏压，能够控制所述浮栅与衬底之间的电势差，从而影响编程时的热载流子的注入效率。而且，由于控制栅位于第一开口和第二开口内，因此所述控制栅与所述浮栅的顶部表面、以及所述浮栅层的第二开口侧壁表面相互重叠，使所述控制栅与浮栅之间的重叠面积较大，由所述控制栅耦合到浮栅的偏压较大；同时，所述控制栅位于第一开口和第二开口内，因此所述控制栅不会额外占用所述衬底的有效面积，有利于使所述闪存存储单元的尺寸缩小。由于所述控制栅与所述浮栅相互耦合，从而无需使所述源线掺杂区与浮栅相互耦合，因此能够减小所述源线掺杂区和浮栅之间的重叠面积，因此，所述浮栅的面积能够缩小，且所述源线掺杂区的面积能够缩小。因此，所形成的闪存存储单元的尺寸缩小。
相应的，本发明还提供一种采用上述方法所形成的闪存存储单元的结构，请继续参考图14，包括：衬底200，所述衬底表面具有第一介质层201；位于所述第一介质层201表面的浮栅202a，所述浮栅202a内具有暴露出衬底200表面的第二开口(未示出)；位于所述第二开口底部的衬底200内的源线掺杂区209；位于所述浮栅202a表面和第二开口底部的衬底200表面的第二介质层210；位于所述第二介质层210表面的控制栅211a；位于所述控制栅211a侧壁表面的第一侧墙206；位于所述浮栅202a侧壁表面的第三介质层212；位于所述第一侧墙206、控制栅211a、浮栅202a和第三介质层212两侧的字线213；位于所述第一侧墙206、控制栅211a、浮栅202a和字线213两侧的衬底200内的位线掺杂区214。
本实施例中，所述字线213、第一侧墙206和控制栅211a两侧还具有第三侧墙(未标示)。
所述浮栅202a的长度为0.08μm～0.12μm；所述字线213的长度为0.1μm～0.15μm；所述第二开口的宽度为0.12μm～0.22μm；所述位线掺杂区214的长度为0.12μm～0.18μm。本实施例中，所述浮栅202a的长度为0.1μm；所述字线213的长度为0.12μm；所述第二开口的宽度为0.2μm；所述位线掺杂区214的长度为0.15μm。
本实施例中，所述浮栅层内具有暴露出衬底表面的第二开口，所述第二开口底部的衬底内具有源线掺杂区，所述浮栅表面和第二开口底部的衬底表面具有第二介质层，而所述第二介质层表面具有控制栅。由于所述控制栅与所述浮栅之间以第二介质层相互隔离，且所述控制栅与所述浮栅相互重叠，因此所述控制栅与所述浮栅相互耦合，对所述控制栅施加的偏压能够耦合到所述浮栅，从而通过调整所述控制栅的偏压，能够控制所述浮栅与衬底之间的电势差，从而影响编程时的热载流子的注入效率。而且，由于所述控制栅与所述浮栅的顶部和侧壁表面相互重叠，所述控制栅与浮栅之间的重叠面积较大，由所述控制栅耦合到浮栅的偏压较大，同时，所述控制栅位于第二开口内以及浮栅表面，因此所述控制栅不会占用额外的衬底有效面积，有利于使所述闪存存储单元的尺寸缩小。由于通过所述控制栅与所述浮栅进行耦合，因此能够避免因耦合源线掺杂区与浮栅，而造成所述源线掺杂区和浮栅之间的重叠面积过大的问题。因此，所述浮栅的面积能够缩小，且所述源线掺杂区的面积能够缩小，从而使所述闪存存储单元的尺寸缩小。
请参考图15，图15是本发明实施例所形成的闪存存储单元构成存储电路的等效电路图示意图，包括：呈矩形阵列排布的若干闪存存储单元，所述若干闪存存储单元中包括单元sel、单元a、单元b和单元c，所述单元sel、单元a、单元b和单元c由字线WLm-1、控制栅Vcgm、源线Vssm、字线WLm、位线BLn-1、位线BLn、位线BLn+1、位线BLn+2构成，其中字线WLm和字线WLm-1共用所述控制栅Vcgm和源线Vssm。
当所述闪存存储单元处于擦除(Erase)状态时，所述闪存存储单元中的位线、源线和控制栅的偏压均为0伏，而共用同一控制栅Vcgm和源线Vssm的字线中，字线WLm-1为0伏，字线WLm为11伏。
当所述存储单元sel处于编程(Program)状态时，所述控制栅Vcgm为10伏，所述源线Vssm为5伏，所述字线WLm为1.5伏，所述位线BLn约为0.4伏(0.38伏～0.42伏)；而当所述存储单元sel处于编程状态时，其它闪存存储单元(例如单元a、单元b和单元c)均未进行编程操作，则所述字线WLm-1为0伏，位线BLn-1、位线BLn+1和位线BLn+2均为器件工作电压(Vdd)。
当所述存储单元sel处于读取(Read)状态时，所述控制栅Vcgm为2.1伏，所述源线Vssm为0伏，所述字线WLm为2.5伏，所述位线BLn为0.8伏(0.38伏～0.42伏)；而当所述存储单元sel处于编程状态时，其它闪存存储单元(例如单元a、单元b和单元c)均未进行读取操作，则所述字线WLm-1、位线BLn-1、位线BLn+1和位线BLn+2均为0伏。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种闪存存储单元的形成方法，其特征在于，包括：
提供衬底，所述衬底表面具有第一介质层；
在所述第一介质层表面形成浮栅层；
在所述浮栅层表面形成牺牲层，所述牺牲层内具有第一开口，所述第一开口底部暴露出所述浮栅层表面；
在所述第一开口的侧壁表面形成第一侧墙；
在所述第一侧墙和浮栅层表面形成第二侧墙；
以所述第一侧墙和第二侧墙为掩膜，刻蚀所述第一开口底部的浮栅层和第一介质层，直至暴露出衬底表面为止，在所述浮栅层内形成第二开口；
在形成所述第二开口之后，在所述第二开口底部的衬底内形成源线掺杂区；
在形成所述源线掺杂区之后，去除所述第二侧墙；
在去除所述第二侧墙之后，第一开口底部的浮栅层表面和第二开口底部的衬底表面形成第二介质层；
在所述第二介质层表面的第一开口和第二开口内形成控制栅；
在形成所述控制栅之后，去除所述牺牲层、以及所述牺牲层底部的浮栅层，形成浮栅；
在所述浮栅的侧壁表面形成第三介质层；
在所述第一侧墙、控制栅、浮栅和第三介质层两侧形成字线；
在所述第一侧墙、控制栅、浮栅和字线两侧的衬底内形成位线掺杂区。
2.如权利要求1所述的闪存存储单元的形成方法，其特征在于，还包括：在形成第一侧墙之前，以所述牺牲层为掩膜，采用各向同性的刻蚀工艺刻蚀所述第一开口底部的部分浮栅层，在所述第一开口底部的浮栅层表面凹陷；在去除牺牲层底部的浮栅层之后，所形成的浮栅外侧的侧壁与所述浮栅的顶部表面形成尖角。
3.如权利要求1所述的闪存存储单元的形成方法，其特征在于，所述控制栅的形成工艺包括：在牺牲层表面、第一侧墙表面和第二介质层表面形成控制栅层；对所述控制栅层进行平坦化，直至暴露出牺牲层表面为止，在第一开口和第二开口内形成控制栅。
4.如权利要求1所述的闪存存储单元的形成方法，其特征在于，去除所述牺牲层、以及所述牺牲层底部的浮栅层的工艺包括：刻蚀去除所述牺牲层，并暴露出浮栅层表面；以所述第一侧墙和控制栅为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述浮栅层，直至暴露出衬底表面为止，形成浮栅。
5.如权利要求1所述的闪存存储单元的形成方法，其特征在于，所述字线的形成工艺包括：在所述第三介质层、第一侧墙和控制栅表面形成字线膜；回刻蚀所述字线膜，直至暴露出衬底表面为止，形成字线。
6.如权利要求1所述的闪存存储单元的形成方法，其特征在于，所述浮栅的长度为0.08μm～0.12μm；所述字线的长度为0.1μm～0.15μm；所述第二开口的宽度为0.12μm～0.22μm；所述位线掺杂区的长度为0.12μm～0.18μm。
7.如权利要求1所述的闪存存储单元的形成方法，其特征在于，所述第二开口的形成工艺为各向异性的干法刻蚀工艺。
8.如权利要求1所述的闪存存储单元的形成方法，其特征在于，所述控制栅的材料为多晶硅、硅锗、碳化硅或锗；所述浮栅的材料为多晶硅、硅锗、碳化硅或锗；所述字线的材料为多晶硅、硅锗、碳化硅或锗。
9.如权利要求1所述的闪存存储单元的形成方法，其特征在于，所述浮栅内具有P型离子或N型离子；所述控制栅内具有P型离子或N型离子；所述字线内具有P型离子或N型离子。
10.一种采用如权利要求1至9任一项方法所形成的闪存存储单元，其特征在于，包括：
衬底，所述衬底表面具有第一介质层；
位于所述第一介质层表面的浮栅，所述浮栅内具有暴露出衬底表面的第二开口；
位于所述第二开口底部的衬底内的源线掺杂区；
位于所述浮栅表面和第二开口底部的衬底表面的第二介质层；
位于所述第二介质层表面的控制栅；
位于所述控制栅侧壁表面的第一侧墙；
位于所述浮栅侧壁表面的第三介质层；
位于所述第一侧墙、控制栅、浮栅和第三介质层两侧的字线；
位于所述第一侧墙、控制栅、浮栅和字线两侧的衬底内的位线掺杂区。
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