CN110364531A - 存储器及其形成方法 - Google Patents

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Abstract

一种存储器及其形成方法，其中方法包括：提供基底，所述基底上具有第一鳍部，所述第一鳍部包括：擦除区和浮栅区，所述浮栅区与擦除区邻接，且所述浮栅区分别位于擦除区两侧，所述基底上还具有第二鳍部，且在垂直于第一鳍部的延伸方向上，所述第二鳍部分别位于擦除区的两侧，所述擦除区和第二鳍部表面具有牺牲层；在所述基底上形成横跨所述浮栅区的浮栅极结构，且所述浮栅极结构表面低于牺牲层顶部表面；去除所述牺牲层，在所述浮栅极结构和第一侧墙内形成开口，所述开口底部暴露出擦除区表面和第二鳍部表面；在所述开口内形成擦除栅极结构，且所述擦除栅极结构表面齐平于第一侧墙顶部表面。所述方法形成的存储器的性能较好。

Description

存储器及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种存储器及其形成方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中，存储器是数字电路中的一个重要类型。而在存储器中，近年来快闪存储器(Flash Memory，简称闪存)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储信息，且具有集成度高、存储速度快、易于擦除和重写等优点，因此，在微机、自动化控制等多项领域得到了广泛的应用。
快闪存储器分为两种类型：叠栅(stack gate)快闪存储器和分栅(split gate)快闪存储器。叠栅快闪存储器具有浮栅和位于浮栅的上方的控制栅。叠栅快闪存储器存在过擦除的问题。与叠栅快闪存储器不同的是，分栅快闪存储器在浮栅的一侧形成作为擦除栅极的字线。分栅快闪存储器能有效的避免过擦除效应。
然而，现有的分栅快闪存储器的性能较差。
发明内容
本发明解决的技术问题是提供一种存储器及其形成方法，以提高存储器的性能。
为解决上述技术问题，本发明实施例提供一种存储器的形成方法，包括：提供基底，所述基底上具有第一鳍部，所述第一鳍部包括：擦除区和浮栅区，所述浮栅区与擦除区邻接，且所述浮栅区分别位于擦除区两侧，所述基底上还具有第二鳍部，且在垂直于第一鳍部的延伸方向上，所述第二鳍部分别位于擦除区的两侧，所述擦除区和第二鳍部表面具有牺牲层；在所述基底上形成横跨所述浮栅区的浮栅极结构，且所述浮栅极结构表面低于牺牲层顶部表面；在所述基底上形成位于所述浮栅极结构顶部表面和侧壁表面的第一侧墙膜，且所述第一侧墙膜顶部表面齐平于牺牲层顶部表面；去除所述牺牲层，在所述浮栅极结构和第一侧墙膜内形成开口，所述开口底部暴露出擦除区表面和第二鳍部表面；在所述开口内形成擦除栅极结构，且所述擦除栅极结构表面齐平于第一侧墙顶部表面。
可选的，所述浮栅极结构的形成方法包括：在基底上形成位于所述第一鳍部顶部表面和侧壁表面、第二鳍部侧壁表面、以及牺牲层顶部表面和侧壁表面的初始浮栅极材料膜；平坦化所述初始浮栅极材料膜，直至暴露出牺牲层顶部表面，在所述基底上形成浮栅极材料膜，且所述浮栅极材料膜表面齐平于牺牲层顶部表面；在所述浮栅极材料膜表面形成第一图形化层，所述第一图形化层位于浮栅区上的浮栅极材料膜表面、以及沿垂直于第一鳍部的延伸方向上，浮栅区两侧上的部分浮栅极材料膜表面；以所述第一图形化层为掩膜，刻蚀所述浮栅极材料膜，直至暴露出基底表面，在所述基底上形成横跨所述浮栅区的初始浮栅极结构；回刻蚀所述初始浮栅极结构，形成浮栅极结构，使所述浮栅极结构的顶部表面低于牺牲层的顶部表面。
可选的，所述初始浮栅极材料膜包括：位于所述第一鳍部顶部表面和侧壁表面、第二鳍部侧壁表面的初始浮栅介质膜、以及位于初始浮栅介质膜表面和牺牲层顶部表面和侧壁表面的初始浮栅电极膜；所述初始浮栅介质膜的材料包括：氧化硅或者高K介质材料，所述初始浮栅电极膜的材料包括：多晶硅或者金属材料。
可选的，所述第一侧墙膜的形成方法包括：在所述基底上形成覆盖第一鳍部和第二鳍部的第一侧墙材料膜，所述第一侧墙材料膜位于浮栅极结构顶部表面和侧壁表面、以及牺牲层表面；平坦化所述第一侧墙材料膜，直至暴露出牺牲层顶部表面，在所述基底上形成位于浮栅极结构顶部表面和侧壁表面的第一侧墙膜。
可选的，所述牺牲层的材料和第一侧墙膜的材料不同；所述牺牲层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅；所述第一侧墙膜的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
可选的，还包括：形成所述开口之后，形成擦除栅极结构之前，在所述开口底部的第一鳍部的擦除区内和第二鳍部内形成源极；所述源极的形成方法包括：以所述浮栅极结构和第一侧墙膜为掩膜，对所述开口底部的第一鳍部的擦除区和第二鳍部进行离子注入工艺，形成所述源极。
可选的，所述擦除栅极结构的形成方法包括：在所述开口内、以及第一侧墙膜顶部表面形成擦除栅极膜；平坦化所述擦除栅极膜，直至暴露出第一侧墙膜顶部表面，在第一鳍部的擦除区和第二鳍部上形成所述擦除栅极结构。
可选的，所述擦除栅极膜包括：位于开口侧壁表面和底部表面、以及第一侧墙膜顶部表面的擦除介质膜、以及位于所述擦除介质膜表面的擦除电极膜；所述擦除介质膜的材料包括：氧化硅或者高K介质材料，所述擦除电极膜的材料包括：多晶硅或者金属材料。
可选的，形成所述擦除栅极结构之后，还包括：刻蚀部分所述第一侧墙膜，直至暴露出基底表面，形成第一侧墙，所述第一侧墙位于浮栅极结构顶部表面和侧壁表面；在形成所述第一侧墙之后，在第一鳍部的延伸方向上，在所述第一侧墙的侧壁表面形成字线结构，所述字线结构位于所述第一鳍部的侧壁表面和顶部表面；在第一鳍部的延伸方向上，在所述字线结构侧壁表面形成第二侧墙；在所述第一侧墙、擦除栅极结构、第二侧墙以及字线结构两侧的第一鳍部内形成位线结构。
可选的，所述字线结构的形成方法包括：在基底上形成位于所述第一鳍部顶部表面和侧壁表面、擦除栅极结构表面以及第一侧墙侧壁表面和顶部表面的初始字线材料膜；平坦化所述初始字线材料膜，直至暴露出擦除栅极结构表面，在所述基底上形成字线材料膜，且在第一鳍部的延伸方向上，所述字线材料膜位于第一侧墙侧壁表面；在所述字线材料膜表面形成第三图形化层，所述第三图形化层位于擦除栅极结构和第一侧墙、以及部分字线材料膜表面；以所述第三图形化层为掩膜，刻蚀所述字线材料膜，直至暴露出基底表面，形成所述字线结构。
可选的，所述初始字线材料膜包括：位于所述第一鳍部顶部表面和侧壁表面以及擦除栅极结构表面的初始字线介质膜、以及位于所述初始字线介质膜表面和第一侧墙侧壁表面和顶部表面的的初始字线电极膜；所述初始字线介质膜的材料包括：氧化硅或者高K介质材料，所述初始字线电极膜的材料包括：多晶硅或者金属材料。
可选的，刻蚀部分所述第一侧墙膜的方法包括：在所述第一侧墙膜表面形成第二图形化层，所述第二图形化层位于浮栅区上的第一侧墙膜表面、以及沿垂直于第一鳍部的延伸方向上，浮栅区两侧上的第一侧墙膜表面；以所述第二图形化层为掩膜，刻蚀所述第一侧墙膜，暴露出基底表面，形成所述第一侧墙。
可选的，所述位线结构的形成方法包括：以所述第一侧墙、擦除栅极结构、第二侧墙以及字线结构为掩膜，对所述第一鳍部进行离子注入工艺，在所述第一鳍部内形成位线结构。
可选的，所述位线结构的形成方法包括：以所述第一侧墙、擦除栅极结构、第二侧墙以及字线结构为掩膜，刻蚀所述第一鳍部，在所述第一鳍部内形成凹槽；通过外延工艺在所述凹槽内形成外延层，从而形成位线结构。
相应的，本发明实施例还提供一种采用上述任一项方法形成的存储器，包括：基底，所述基底上具有第一鳍部，所述第一鳍部包括：擦除区和浮栅区，所述浮栅区与擦除区邻接，且所述浮栅区分别位于擦除区两侧，所述基底上还具有第二鳍部，且在垂直于第一鳍部的延伸方向上，所述第二鳍部分别位于擦除区的两侧；位于所述基底上横跨所述第一鳍部的浮栅区的浮栅极结构，且所述浮栅极结构表面低于牺牲层顶部表面；位于所述浮栅极结构顶部表面和侧壁表面的第一侧墙，且所述第一侧墙表面齐平于牺牲层顶部表面；位于第一鳍部的擦除区和第二鳍部上的擦除栅极结构，且所述擦除栅极结构表面齐平于第一侧墙表面可选的，还包括：位于第一鳍部的擦除区内和第二鳍部内的源极。
可选的，还包括：位于第一鳍部的擦除区内和第二鳍部内的源极。
可选的，还包括：在第一鳍部的延伸方向上，位于第一侧墙侧壁表面的字线结构，且所述字线结构横跨所述第一鳍部；在第一鳍部的延伸方向上，位于所述字线结构侧壁表面的第二侧墙，所述第二侧墙横跨所述第一鳍部；位于所述第一侧墙、擦除栅极结构、第二侧墙以及字线结构两侧的第一鳍部内的位线结构。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的存储器的形成方法中，在所述浮栅区上形成浮栅极结构膜，所述浮栅极结构膜横跨第一鳍部的浮栅区的顶部表面和侧壁表面，从而后续通过刻蚀所述浮栅极结构膜，使形成的浮栅极结构横跨第一鳍部的浮栅区的顶部表面和侧壁表面，即，所述浮栅极结构环绕第一鳍部的浮栅区。进而，所述浮栅极结构与后续在第二鳍部和第一鳍部的擦除区内形成的源极的耦合面积增大，从而提高源极与浮栅极结构的耦合率，使得编程时源极对浮栅极结构的耦合电压增大。同时，所述擦除栅极结构位于擦除区和第二鳍部表面，所述擦除栅极结构为平面结构，所述擦除栅极结构和浮栅的耦合面积较小。综上，所述方法使得擦除栅极对浮栅极结构的耦合面积，相对于源极与浮栅极结构之间的耦合面积减小，降低擦除栅对浮栅结构的耦合率，有利于提高擦写效率，使得形成的存储器的性能较好。
进一步，所述浮栅极结构和字线结构共同用于控制存储器的读取状态。所述浮栅极结构横跨第一鳍部的浮栅区的顶部表面和侧壁表面，即，所述浮栅极结构环绕第一鳍部的浮栅区，有利于提高位于浮栅极结构底部的沟道的有效宽度，从而降低源极和位线结构之间的沟道电阻，从而有利于提高读取电流，使得形成的存储器的性能较好。
附图说明
图1是一种快闪存储器的剖面示意图；
图2至图19是本发明一实施例中的存储器形成方法的各步骤的剖面示意图。
具体实施方式
正如背景技术所述，快闪存储器的性能较差。
图1是一种快闪存储器的剖面示意图。
一种快闪存储器，请参考图1，包括：半导体衬底100，所述半导体衬底100包括擦除区A和浮栅区B，所述浮栅区B与擦除区A邻接且位于所述擦除区A两侧；位于半导体衬底100的擦除区A上的擦除栅极结构130；分别位于半导体衬底100的浮栅区B上的浮栅极结构120；位于浮栅极结构120一侧的字线结构140，所述浮栅极结构120位于擦除栅极结构130和字线结构140之间；位于半导体衬底100擦除区A内的源极110；位于半导体衬底100内的位线结构150，所述位线结构150位于相邻快闪存储器的字线结构140之间。
典型的单元操作如下，编程时，选中的单元源极110电压为6伏～9伏，字线结构140电压为0.7伏～1伏，位线结构150输入恒流2微安～5微安，擦除栅极结构130电压为4伏～6伏；擦除时，选中的单元源极110、字线结构140、以及位线结构150电压均为0伏，擦除栅极结构130电压为11伏-13伏；读取时，选中的单元源极110电压为0伏，字线结构140电压为1伏～2.5伏，位线结构150电压为0.5伏～1伏，擦除栅结构130电压为0伏。
为增加编程时源极110对浮栅极结构120的耦合电压，一种方法为提高浮栅极结构120与源极110的耦合面积，从而提高浮栅极结构120与源极110的耦合率。在进行编程操作时，由于耦合率高，浮栅极结构120上产生较高的耦合电压，更多热电子被吸引到浮栅极结构120上，从而对浮栅极结构120进行编程。
上述快闪存储器的结构中，浮栅沟道区域占浮栅极结构120尺寸的一半左右；而位于源极110上方的浮栅极结构120用于电压的耦合作用。为了提高编程时浮栅极结构120具有较高的电压，要保证源极110与浮栅极结构120重叠区域具有较大的尺寸，从而导致整个快闪存储器的尺寸较大，不符合半导体器件微小化的趋势。
为解决所述技术问题，本发明实施例提供一种存储器的形成方法，包括：提供基底，所述基底上具有第一鳍部，所述第一鳍部包括：擦除区和浮栅区，所述浮栅区与擦除区邻接，且所述浮栅区分别位于擦除区两侧，所述基底上还具有第二鳍部，且在垂直于第一鳍部的延伸方向上，所述第二鳍部分别位于擦除区的两侧，所述擦除区和第二鳍部表面具有牺牲层；在所述基底上形成横跨所述浮栅区的浮栅极结构，且所述浮栅极结构表面低于牺牲层顶部表面；去除所述牺牲层，在所述浮栅极结构和第一侧墙内形成开口，所述开口底部暴露出擦除区表面和第二鳍部表面；在所述开口内形成擦除栅极结构，且所述擦除栅极结构表面齐平于第一侧墙顶部表面。所述方法形成的存储器的性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图19是本发明一实施例中的存储器形成方法的各步骤的剖面示意图。
请参考图2至3，图3为图2沿M-N切线方向的剖面示意图，提供基底200，所述基底200上具有第一鳍部221，所述第一鳍部221包括：擦除区A和浮栅区B，所述浮栅区B与擦除区A邻接，且所述浮栅区B分别位于擦除区A两侧，所述基底200上还具有第二鳍部222，且在垂直于第一鳍部221的延伸方向上，所述第二鳍部222分别位于擦除区A的两侧，所述擦除区A和第二鳍部222表面具有牺牲层230。
在本实施例中，所述基底200包括：衬底201和位于衬底201表面的隔离结构202，所述隔离结构202位于第一鳍部221侧壁表面和第二鳍部222侧壁表面，且所述隔离结构202顶部表面低于第一鳍部221顶部表面和第二鳍部222的顶部表面。
所述隔离结构202用于实现不同器件之间的电隔离。
所述衬底201的材料为半导体材料。在本实施例中，所述衬底201的材料为硅。在其他实施例中，所述第一基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
在本实施例中，形成隔离结构202之前，还包括：对所述第一鳍部221和第二鳍部222进行离子注入工艺，在第一鳍部221内形成第一阱区(图中未示出)，在第二鳍部222内形成第二阱区(图中未示出)。
在本实施例中，所述第一阱区和第二阱区的导电类型为P型，所述第一阱区和第二阱区内掺杂的离子为P型离子，包括：硼离子，镓离子或者铟离子。在其他实施例中，所述第一阱区和第二阱区的导电类型为N型，所述第一阱区和第二阱区内掺杂的离子为P型离子，包括：磷离子和砷离子。
所述牺牲层230的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
在本实施例中，所述牺牲层230的材料为氮化硅。
在本实施例中，所述第一鳍部221的擦除区A表面和第二鳍部222表面还具有保护层(图中未示出)，所述保护层位于牺牲层230和第一鳍部221的擦除区和第二鳍部222之间。所述保护层用于保护擦除区A和第二鳍部222表面，避免受到后续刻蚀工艺的损伤。
接着，在所述基底上形成横跨所述浮栅区的浮栅极结构，且所述浮栅极结构表面低于牺牲层顶部表面，具体形成所述浮栅极结构的过程请参考图4至图9。
请参考图4至图5，图4为在图2基础上的示意图，图5为在图3基础上的示意图，在基底200上形成位于所述第一鳍部221顶部表面和侧壁表面、第二鳍部222侧壁表面、以及牺牲层230顶部表面和侧壁表面的初始浮栅极材料膜(图中示出)；平坦化所述初始浮栅极材料膜，直至暴露出牺牲层230顶部表面，在所述基底200上形成浮栅极材料膜240，且所述浮栅极材料膜240表面齐平于牺牲层230顶部表面。
所述初始浮栅极材料膜为后续形成浮栅极结构提供材料层。
所述浮栅极材料膜240包括：所述浮栅介质膜241和浮栅电极膜242。
在本实施例中，所述浮栅介质膜241为初始浮栅介质膜。
所述初始浮栅极材料膜包括：位于所述第一鳍部221顶部表面和侧壁表面、第二鳍部222侧壁表面的初始浮栅介质膜、以及位于初始浮栅介质膜表面和牺牲层230顶部表面和侧壁表面的初始浮栅电极膜(图中未示出)。
所述初始浮栅介质膜的材料包括：氧化硅或者高K介质材料，所述初始浮栅电极膜的材料包括：多晶硅或者金属材料。
在本实施例中，所述初始浮栅介质膜的材料为氧化硅，所述初始浮栅电极膜的材料为多晶硅。
通过在所述浮栅区B上形成浮栅极结构膜240，所述浮栅极结构膜240横跨第一鳍部221浮栅区B的顶部表面和侧壁表面，从而后续通过刻蚀所述浮栅极结构膜240，使形成的浮栅极结构260横跨第一鳍部221的浮栅区B的顶部表面和侧壁表面，即，所述浮栅极结构260环绕第一鳍部221的浮栅区B。进而，所述浮栅极结构260与后续在第二鳍部222和第一鳍部221的擦除区A内形成的源极的耦合面积增大，从而提高源极与浮栅极结构260的耦合率，使得编程时源极对浮栅极结构260的耦合电压增大。同时，后续形成的擦除栅极结构位于擦除区A和第二鳍部222表面，所述擦除栅极结构为平面结构，所述擦除栅极结构和浮栅极结构260的耦合面积较小。综上，所述方法使得擦除栅极对浮栅极结构的耦合面积，相对于源极结构与浮栅极结构260之间的耦合面积减小，降低擦除栅极结构对浮栅结构的耦合率，有利于提高擦写效率，使得形成的存储器的性能较好。
请参考图6至图7，图6为在图4基础上的示意图，图7为在图5基础上的示意图，在所述浮栅极材料膜240表面形成第一图形化层(图中未示出)，所述第一图形化层位于浮栅区B上的浮栅极材料膜240表面、以及沿垂直于第一鳍部221的延伸方向上，浮栅区B两侧上的部分浮栅极材料膜240表面；以所述第一图形化层为掩膜，刻蚀所述浮栅极材料膜240，直至暴露出基底200表面，在所述基底200上形成横跨所述浮栅区B的初始浮栅极结构250。
在本实施例中，刻蚀所述浮栅极材料膜240，直至暴露出隔离结构202表面。
所述初始浮栅极结构250用于后续形成浮栅极结构。
所述初始浮栅极结构250包括：初始浮栅介质层251和位于初始浮栅介质层251表面的初始浮栅电极层252。
在本实施例中，所述初始浮栅介质层251为浮栅极材料膜240中的浮栅介质膜241。
在本实施例中，刻蚀所述浮栅极材料膜240，还暴露出位于第一鳍部221顶部表面和侧壁表面的初始浮栅介质层251。
请参考图8至图9，图8为在图6基础上的示意图，图9为在图7基础上的示意图，回刻蚀所述初始浮栅极结构250，形成浮栅极结构260，使所述浮栅极结构260的顶部表面低于牺牲层230的顶部表面。
所述浮栅极结构260用于存储电子。
所述浮栅极结构260包括：位于第一鳍部221的浮栅区B顶部表面和侧壁表面的浮栅介质层261和位于浮栅介质层261表面的浮栅电极层262。
在本实施例中，所述浮栅介质层261为初始浮栅结构250中的初始浮栅介质层251。
接着，在所述基底上形成位于所述浮栅极结构顶部表面和侧壁表面的第一侧墙膜，且所述第一侧墙膜顶部表面齐平于牺牲层顶部表面，具体形成所述第一侧墙膜的过程请参考图10至11。
请参考图10至图11，图10为在图8基础上的示意图，图11为在图9基础上的示意图，在所述基底200上形成覆盖第一鳍部221和第二鳍部222的第一侧墙材料膜(图中未示出)，所述第一侧墙材料膜位于浮栅极结构260顶部表面和侧壁表面、以及牺牲层230表面；平坦化所述第一侧墙材料膜，直至暴露出牺牲层230顶部表面，在所述基底200上形成覆盖浮栅极结构260顶部表面和侧壁表面的第一侧墙膜270。
所述第一侧墙膜270用于后续形成第一侧墙。
所述牺牲层230的材料和第一侧墙膜270的材料不同，有利于后续去除牺牲层230的刻蚀过程中，避免对第一侧墙膜270造成影响。
所述第一侧墙膜270的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
在本实施例中，所述第一侧墙膜270的材料为氧化硅。
平坦化所述第一侧墙材料膜的工艺包括：化学机械研磨工艺。
请参考图12至13，图12为在图10基础上的示意图，图13为在图11基础上的示意图，形成所述第一侧墙膜270之后，去除所述牺牲层230，在所述浮栅极结构260和第一侧墙膜270内形成开口280，所述开口280底部暴露出擦除区A表面和第二鳍部222表面。
去除所述牺牲层230的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，去除所述牺牲层230的工艺为湿法刻蚀工艺。
接着，在所述开口内形成擦除栅极结构，且所述擦除栅极结构表面齐平于第一侧墙膜顶部表面，具体形成所述擦除栅极结构的过程请参考图14至图15
请参考图14至图15，图14为在图12基础上的示意图，图15为在图13基础上的示意图，在所述开口280内、以及第一侧墙膜270顶部表面形成擦除栅极膜(图中未示出)；平坦化所述擦除栅极膜，直至暴露出第一侧墙膜顶部表面，在第一鳍部221的擦除区A和第二鳍部222上形成所述擦除栅极结构290。
在本实施例中，所述擦除栅极结构290包括：位于开口280侧壁表面和底部表面的擦除栅介质层(图中未标出)和位于擦除栅介质层表面的擦除栅电极层(图中未标出)。
所述擦除栅极膜包括：位于开口280侧壁表面和底部表面、以及第一侧墙膜270顶部表面的擦除介质膜、以及位于所述擦除介质膜表面的擦除电极膜。所述擦除介质膜的材料包括：氧化硅或者高K介质材料，所述擦除电极膜的材料包括：多晶硅或者金属材料。
在本实施例中，所述擦除介质膜的材料为氧化硅，所述擦除电极膜的材料为多晶硅。
在本实施例中，所述擦除栅极结构290的形成方法还包括：在所述开口280内、以及第一侧墙膜270顶部表面形成擦除栅极膜之前，去除开口280侧壁暴露出的部分第一侧墙膜270，使得后续形成的擦除栅极结构290和浮栅极结构260之间的重叠区域具有尖角，有利于浮栅极结构260的放电，从而有利于提高擦除效率。
在本实施例中，形成所述开口280之后，后续形成擦除栅极结构之前，还包括：在所述开口280底部的第一鳍部221的擦除区B内和第二鳍部222内形成源极281。
所述源极281的形成方法包括：以所述浮栅极结构260和第一侧墙膜270为掩膜，对所述开口280底部的第一鳍部221的擦除区A内和第二鳍部222进行离子注入工艺，形成所述源极281。
请参考图16和图17，图16为在图14基础上的示意图，图17为在图15基础上的示意图，刻蚀部分所述第一侧墙膜270，直至暴露出第一鳍部221顶部表面和基底200表面，形成第一侧墙271，所述第一侧墙271位于浮栅极结构260顶部表面和侧壁表面。
所述第一侧墙271用于隔离浮栅极结构260和后续形成的字线结构。
刻蚀部分所述第一侧墙膜270的方法包括：在所述第一侧墙膜270表面形成第二图形化层(图中未示出)，所述第二图形化层位于浮栅区B上的第一侧墙膜270表面、以及沿垂直于第一鳍部的延伸方向上，浮栅区B两侧上的第一侧墙膜270表面；以所述第二图形化层为掩膜，刻蚀所述第一侧墙膜270，暴露出基底200表面，形成所述第一侧墙271。
在本实施例中，刻蚀部分所述第一侧墙膜270的过程中，还刻蚀位于部分第一鳍部221顶部表面和侧壁表面的浮栅介质层261，暴露出部分第一鳍部221顶部表面和侧壁表面。
请参考图18和图19，图18为在图16基础上的示意图，图19为在图17基础上的示意图，在形成所述第一侧墙271之后，在第一鳍部221的延伸方向上，在所述第一侧墙271的侧壁表面形成字线结构291，所述字线结构291位于所述第一鳍部221的侧壁表面和顶部表面；在第一鳍部221的延伸方向上，在所述字线结构291侧壁表面形成第二侧墙292；在所述第一侧墙271、擦除栅极结构290、第二侧墙292以及字线结构291两侧的第一鳍部221内形成位线结构293。
所述字线结构291用于浮栅单元的选择管。
所述字线结构291的形成方法包括：在基底200上形成位于所述第一鳍部221顶部表面和侧壁表面、擦除栅极结构290表面以及第一侧墙271侧壁表面和顶部表面的初始字线材料膜(图中未示出)；平坦化所述初始字线材料膜，直至暴露出擦除栅极结构290表面，在所述基底200上形成字线材料膜(图中未示出)，且在第一鳍部221的延伸方向上，所述字线材料膜位于第一侧墙271侧壁表面；在所述字线材料膜表面形成第三图形化层(图中未示出)，所述第三图形化层位于擦除栅极结构290和第一侧墙271、以及部分字线材料膜表面；以所述第三图形化层为掩膜，刻蚀所述字线材料膜，直至暴露出基底200表面，形成所述字线结构291。
所述初始字线材料膜包括：位于所述第一鳍部221顶部表面和侧壁表面以及擦除栅极结构290表面的初始字线介质膜(图中未示出)、以及位于所述初始字线介质膜表面和第一侧墙271顶部表面和侧壁表面的初始字线电极膜(图中未示出)。
所述初始字线介质膜的材料包括：氧化硅或者高K介质材料，所述初始字线电极膜的材料包括：多晶硅或者金属材料。
所述第二侧墙292用于保护所述字线结构291侧壁表面，避免后续的硅的金属化工艺对字线结构291造成影响。
在本实施例中，所述位线结构293的形成方法包括：以所述第一侧墙271、擦除栅极结构290、第二侧墙292以及字线结构291为掩膜，刻蚀所述第一鳍部221，在所述第一鳍部221内形成凹槽(图中未示出)；通过外延工艺在所述凹槽内形成外延层(图中未示出)，从而形成位线结构293。
在本实施例中，所述位线结构293的形成工艺还包括：采用原位掺杂工艺在外延层内掺杂离子，从而形成所述位线结构293。
在其他实施例中，所述位线结构的形成方法包括：以所述第一侧墙、擦除栅极结构、第二侧墙以及字线结构为掩膜，对所述第一鳍部进行离子注入工艺，在所述第一鳍部内形成位线结构。
所述浮栅极结构260和字线结构291共同用于控制存储器的读取状态。所述浮栅极结构260横跨第一鳍部221的浮栅区B的顶部表面和侧壁表面，即，所述浮栅极结构260环绕第一鳍部221的浮栅区B，有利于提高位于浮栅极结构260底部的沟道的有效宽度，从而降低源极281和位线结构293之间的沟道电阻，从而有利于提高读取电流，使得形成的存储器的性能较好。
相应的，本发明实施例还提供一种采用上述方法形成的存储器，请继续参考图14，包括：基底200，所述基底200上具有第一鳍部221，所述第一鳍部221包括：擦除区A和浮栅区B，所述浮栅区B与擦除区A邻接，且所述浮栅区B分别位于擦除区A两侧，所述基底200上还具有第二鳍部222，且在垂直于第一鳍部221的延伸方向上，所述第二鳍部222分别位于擦除区A的两侧；位于所述基底200上覆盖所述浮栅极结构顶部表面和侧壁表面的第一侧墙271，且所述第一侧墙271表面齐平于牺牲层230顶部表面；位于第一鳍部221的擦除区A和第二鳍部222上的擦除栅极结构290，且所述擦除栅极结构290表面齐平于第一侧墙271表面。
所述存储器还包括：位于第一鳍部221的擦除区A内和第二鳍部222内的源极281。
所述存储器还包括：在第一鳍部221的延伸方向上，位于第一侧墙271侧壁表面的字线结构291，且所述字线结构291横跨所述第一鳍部221；在第一鳍部221的延伸方向上，位于所述字线结构侧壁表面的第二侧墙292，所述第二侧墙292横跨所述第一鳍部221；位于所述第一侧墙271、擦除栅极结构290、第二侧墙292以及字线结构291两侧的第一鳍部221内的位线结构293。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种存储器的形成方法，其特征在于，包括：
提供基底，所述基底上具有第一鳍部，所述第一鳍部包括：擦除区和浮栅区，所述浮栅区与擦除区邻接，且所述浮栅区分别位于擦除区两侧，所述基底上还具有第二鳍部，且在垂直于第一鳍部的延伸方向上，所述第二鳍部分别位于擦除区的两侧，所述擦除区和第二鳍部表面具有牺牲层；
在所述基底上形成横跨所述浮栅区的浮栅极结构，且所述浮栅极结构表面低于牺牲层顶部表面；
在所述基底上形成位于所述浮栅极结构顶部表面和侧壁表面的第一侧墙膜，且所述第一侧墙膜顶部表面齐平于牺牲层顶部表面；
去除所述牺牲层，在所述浮栅极结构和第一侧墙膜内形成开口，所述开口底部暴露出擦除区表面和第二鳍部表面；
在所述开口内形成擦除栅极结构，且所述擦除栅极结构表面齐平于第一侧墙顶部表面。
2.如权利要求1所述的存储器的形成方法，其特征在于，所述浮栅极结构的形成方法包括：在基底上形成位于所述第一鳍部顶部表面和侧壁表面、第二鳍部侧壁表面、以及牺牲层顶部表面和侧壁表面的初始浮栅极材料膜；平坦化所述初始浮栅极材料膜，直至暴露出牺牲层顶部表面，在所述基底上形成浮栅极材料膜，且所述浮栅极材料膜表面齐平于牺牲层顶部表面；在所述浮栅极材料膜表面形成第一图形化层，所述第一图形化层位于浮栅区上的浮栅极材料膜表面、以及沿垂直于第一鳍部的延伸方向上，浮栅区两侧上的部分浮栅极材料膜表面；以所述第一图形化层为掩膜，刻蚀所述浮栅极材料膜，直至暴露出基底表面，在所述基底上形成横跨所述浮栅区的初始浮栅极结构；回刻蚀所述初始浮栅极结构，形成浮栅极结构，使所述浮栅极结构的顶部表面低于牺牲层的顶部表面。
3.如权利要求2所述的存储器的形成方法，其特征在于，所述初始浮栅极材料膜包括：位于所述第一鳍部顶部表面和侧壁表面、第二鳍部侧壁表面的初始浮栅介质膜、以及位于初始浮栅介质膜表面和牺牲层顶部表面和侧壁表面的初始浮栅电极膜；所述初始浮栅介质膜的材料包括：氧化硅或者高K介质材料，所述初始浮栅电极膜的材料包括：多晶硅或者金属材料。
4.如权利要求1所述的存储器的形成方法，其特征在于，所述第一侧墙膜的形成方法包括：在所述基底上形成覆盖第一鳍部和第二鳍部的第一侧墙材料膜，所述第一侧墙材料膜位于浮栅极结构顶部表面和侧壁表面、以及牺牲层表面；平坦化所述第一侧墙材料膜，直至暴露出牺牲层顶部表面，在所述基底上形成位于浮栅极结构顶部表面和侧壁表面的第一侧墙膜。
5.如权利要求1所述的存储器的形成方法，其特征在于，所述牺牲层的材料和第一侧墙膜的材料不同；所述牺牲层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅；所述第一侧墙膜的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
6.如权利要求1所述的存储器的形成方法，其特征在于，还包括：形成所述开口之后，形成擦除栅极结构之前，在所述开口底部的第一鳍部的擦除区内和第二鳍部内形成源极；所述源极的形成方法包括：以所述浮栅极结构和第一侧墙膜为掩膜，对所述开口底部的第一鳍部的擦除区和第二鳍部进行离子注入工艺，形成所述源极。
7.如权利要求1所述的存储器的形成方法，其特征在于，所述擦除栅极结构的形成方法包括：在所述开口内、以及第一侧墙膜顶部表面形成擦除栅极膜；平坦化所述擦除栅极膜，直至暴露出第一侧墙膜顶部表面，在第一鳍部的擦除区和第二鳍部上形成所述擦除栅极结构。
8.如权利要求7所述的存储器的形成方法，其特征在于，所述擦除栅极膜包括：位于开口侧壁表面和底部表面、以及第一侧墙膜顶部表面的擦除介质膜、以及位于所述擦除介质膜表面的擦除电极膜；所述擦除介质膜的材料包括：氧化硅或者高K介质材料，所述擦除电极膜的材料包括：多晶硅或者金属材料。
9.如权利要求1所述的存储器的形成方法，其特征在于，形成所述擦除栅极结构之后，还包括：刻蚀部分所述第一侧墙膜，直至暴露出基底表面，形成第一侧墙，所述第一侧墙位于浮栅极结构顶部表面和侧壁表面；在形成所述第一侧墙之后，在第一鳍部的延伸方向上，在所述第一侧墙的侧壁表面形成字线结构，所述字线结构位于所述第一鳍部的侧壁表面和顶部表面；在第一鳍部的延伸方向上，在所述字线结构侧壁表面形成第二侧墙；在所述第一侧墙、擦除栅极结构、第二侧墙以及字线结构两侧的第一鳍部内形成位线结构。
10.如权利要求9所述的存储器的形成方法，其特征在于，所述字线结构的形成方法包括：在基底上形成位于所述第一鳍部顶部表面和侧壁表面、擦除栅极结构表面以及第一侧墙侧壁表面和顶部表面的初始字线材料膜；平坦化所述初始字线材料膜，直至暴露出擦除栅极结构表面，在所述基底上形成字线材料膜，且在第一鳍部的延伸方向上，所述字线材料膜位于第一侧墙侧壁表面；在所述字线材料膜表面形成第三图形化层，所述第三图形化层位于擦除栅极结构和第一侧墙、以及部分字线材料膜表面；以所述第三图形化层为掩膜，刻蚀所述字线材料膜，直至暴露出基底表面，形成所述字线结构。
11.如权利要求10所述的存储器的形成方法，其特征在于，所述初始字线材料膜包括：位于所述第一鳍部顶部表面和侧壁表面以及擦除栅极结构表面的初始字线介质膜、以及位于所述初始字线介质膜表面和第一侧墙侧壁表面和顶部表面的的初始字线电极膜；所述初始字线介质膜的材料包括：氧化硅或者高K介质材料，所述初始字线电极膜的材料包括：多晶硅或者金属材料。
12.如权利要求9所述的存储器的形成方法，其特征在于，刻蚀部分所述第一侧墙膜的方法包括：在所述第一侧墙膜表面形成第二图形化层，所述第二图形化层位于浮栅区上的第一侧墙膜表面、以及沿垂直于第一鳍部的延伸方向上，浮栅区两侧上的第一侧墙膜表面；以所述第二图形化层为掩膜，刻蚀所述第一侧墙膜，暴露出基底表面，形成所述第一侧墙。
13.如权利要求9所述的存储器的形成方法，其特征在于，所述位线结构的形成方法包括：以所述第一侧墙、擦除栅极结构、第二侧墙以及字线结构为掩膜，对所述第一鳍部进行离子注入工艺，在所述第一鳍部内形成位线结构。
14.如权利要求9所述的存储器的形成方法，其特征在于，所述位线结构的形成方法包括：以所述第一侧墙、擦除栅极结构、第二侧墙以及字线结构为掩膜，刻蚀所述第一鳍部，在所述第一鳍部内形成凹槽；通过外延工艺在所述凹槽内形成外延层，从而形成位线结构。
15.一种存储器，其特征在于，包括：
基底，所述基底上具有第一鳍部，所述第一鳍部包括：擦除区和浮栅区，所述浮栅区与擦除区邻接，且所述浮栅区分别位于擦除区两侧，所述基底上还具有第二鳍部，且在垂直于第一鳍部的延伸方向上，所述第二鳍部分别位于擦除区的两侧，；
位于所述基底上横跨所述第一鳍部的浮栅区的浮栅极结构，且所述浮栅极结构表面低于牺牲层顶部表面；
位于所述浮栅极结构顶部表面和侧壁表面的第一侧墙，且所述第一侧墙表面齐平于牺牲层顶部表面；
位于第一鳍部的擦除区和第二鳍部上的擦除栅极结构，且所述擦除栅极结构表面齐平于第一侧墙表面。
16.如权利要求15所述的存储器，其特征在于，还包括：位于第一鳍部的擦除区内和第二鳍部内的源极。
17.如权利要求15所述的存储器，其特征在于，还包括：在第一鳍部的延伸方向上，位于第一侧墙侧壁表面的字线结构，且所述字线结构横跨所述第一鳍部；在第一鳍部的延伸方向上，位于所述字线结构侧壁表面的第二侧墙，所述第二侧墙横跨所述第一鳍部；位于所述第一侧墙、擦除栅极结构、第二侧墙以及字线结构两侧的第一鳍部内的位线结构。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111341776B (zh) * 2020-03-18 2023-11-14 上海华虹宏力半导体制造有限公司 存储器及其形成方法、存储器单元阵列及其驱动方法
JP2022055951A (ja) * 2020-09-29 2022-04-08 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US20230033348A1 (en) * 2021-08-02 2023-02-02 Globalfoundries Singapore Pte. Ltd. Non-volatile memory devices with a charge-detrap mechanism

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050133851A1 (en) * 2003-12-17 2005-06-23 Micron Technology, Inc. Vertical NAND flash memory array
CN103811498A (zh) * 2014-02-25 2014-05-21 北京芯盈速腾电子科技有限责任公司 一种低电场源极抹除非挥发性内存单元及其制造方法
US20160064398A1 (en) * 2014-09-02 2016-03-03 Globalfoundries Singapore Pte. Ltd. Integrated circuits with finfet nonvolatile memory
CN105431944A (zh) * 2013-07-31 2016-03-23 高通股份有限公司 逻辑finfet高k/导电栅极嵌入式可多次编程闪存
US9406758B2 (en) * 2013-12-08 2016-08-02 Iman Rezanezhad Gatabi Semiconductor devices with sharp gate edges and methods to fabricate same
CN107230677A (zh) * 2016-03-24 2017-10-03 上海复旦微电子集团股份有限公司 一种nand闪存的数据单元阵列结构及其制造方法
CN109196649A (zh) * 2016-05-24 2019-01-11 硅存储技术公司 将finfet cmos器件与嵌入式非易失性存储器单元集成的方法
CN109712981A (zh) * 2019-01-02 2019-05-03 上海华虹宏力半导体制造有限公司 存储器及其形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10164061B2 (en) * 2016-05-19 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating non-volatile memory device array
CN110739312B (zh) * 2018-07-19 2021-05-14 合肥晶合集成电路股份有限公司 分栅式非易失性存储器及其制备方法
CN111180448B (zh) * 2018-11-13 2021-01-01 合肥晶合集成电路股份有限公司 一种非易失性存储器及其制作方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050133851A1 (en) * 2003-12-17 2005-06-23 Micron Technology, Inc. Vertical NAND flash memory array
CN105431944A (zh) * 2013-07-31 2016-03-23 高通股份有限公司 逻辑finfet高k/导电栅极嵌入式可多次编程闪存
US9406758B2 (en) * 2013-12-08 2016-08-02 Iman Rezanezhad Gatabi Semiconductor devices with sharp gate edges and methods to fabricate same
CN103811498A (zh) * 2014-02-25 2014-05-21 北京芯盈速腾电子科技有限责任公司 一种低电场源极抹除非挥发性内存单元及其制造方法
US20160064398A1 (en) * 2014-09-02 2016-03-03 Globalfoundries Singapore Pte. Ltd. Integrated circuits with finfet nonvolatile memory
CN107230677A (zh) * 2016-03-24 2017-10-03 上海复旦微电子集团股份有限公司 一种nand闪存的数据单元阵列结构及其制造方法
CN109196649A (zh) * 2016-05-24 2019-01-11 硅存储技术公司 将finfet cmos器件与嵌入式非易失性存储器单元集成的方法
CN109712981A (zh) * 2019-01-02 2019-05-03 上海华虹宏力半导体制造有限公司 存储器及其形成方法

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