CN105428319A - 闪存结构的制造方法 - Google Patents
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Abstract
一种闪存结构的制造方法，包括：提供包括第一区域的衬底；在衬底上依次形成浮置栅层和硬掩膜层；在硬掩膜层、浮置栅层和衬底中形成沟槽，包括第一区域的第一沟槽；在第一沟槽中填充隔离材料；以硬掩膜层作为停止层，研磨去除高于硬掩膜层的隔离材料，在第一沟槽形成具有第一厚度值的第一初始隔离结构；根据第一初始隔离结构的目标厚度值与第一厚度值的差值进行动态调节刻蚀，去除部分厚度的第一初始隔离结构形成第一隔离结构。本发明根据目标厚度值与第一厚度值的差值进行动态调节刻蚀，去除部分厚度的第一初始隔离结构，形成第一隔离结构，并使差值减小，避免引起第一隔离结构两侧衬底的拐角处暴露在外的问题，进而提高闪存结构的电学性能。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种闪存结构的制造方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中，存储器件是数字电路中的一个重要类型。而在存储器件中，近年来闪速存储器(FlashMemory，简称闪存)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
闪存结构与常规的MOS晶体管结构不同。常规的MOS晶体管结构的栅极与导电沟道间由栅极绝缘层隔开；而闪存在控制栅极(ControlGate，CG，)与导电沟道间还包括浮置栅极(FloatingGate，FG)。由于浮置栅极的存在，闪存可以完成三种基本的操作模式，即读、写及擦除的操作模式。即使在没有电源供电的情况下，闪存通过浮置栅极可以保持存储数据的完整性。
但是，现有技术中闪存结构的电学性能和良率有待提高。
发明内容
本发明解决的问题是提供一种闪存结构的制造方法，提高闪存结构的电学性能和良率。
为解决上述问题，本发明提供一种闪存结构的制造方法，包括如下步骤：提供衬底，所述衬底包括用于形成存储单元的第一区域、用于形成外围器件的第三区域以及位于所述第一区域和第三区域之间且用于形成隔离区的第二区域；在所述衬底上形成浮置栅层；在所述浮置栅层上形成硬掩膜层；在所述硬掩膜层、浮置栅层和衬底中形成沟槽，所述沟槽包括位于所述第一区域的第一沟槽、位于所述第二区域的第二沟槽以及位于所述第三区域的第三沟槽；在所述第一沟槽、第二沟槽和第三沟槽中填充隔离材料；以所述硬掩膜层作为停止层，通过平坦化工艺去除高于所述硬掩膜层的隔离材料，在所述第一沟槽内形成第一初始隔离结构，在所述第二沟槽内形成第二隔离结构，在所述第三沟槽内形成第三隔离结构，所述第一初始隔离结构具有第一厚度值；根据所述第一初始隔离结构的目标厚度值与所述第一厚度值的差值，获得第二厚度值；根据所述第二厚度值进行动态调节刻蚀，去除部分厚度的所述第一初始隔离结构，形成第一隔离结构，使所述第一隔离结构的厚度值与目标厚度值的差值减小；形成所述第一隔离结构后，去除所述硬掩膜层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在形成所述第一初始隔离结构、第二隔离结构和第三隔离结构后，使所述第一初始隔离结构具有第一厚度值，然后根据所述第一初始隔离结构的目标厚度值与所述第一厚度值的差值，获得第二厚度值，再根据所述第二厚度值进行动态调节刻蚀，去除部分厚度的所述第一初始隔离结构，形成第一隔离结构，并使所述第一隔离结构与目标厚度值的差值减小，从而可以保持所述第一隔离结构顶部与衬底表面的高度差的稳定性，使所述第一隔离结构的厚度不至于引起所述第一隔离结构两侧衬底的拐角处暴露在外的问题，进而可以提高闪存结构的电学性能和良率。
可选方案中，由于所述硬掩膜层为形成所述第三隔离结构的研磨停止层，所述第三隔离结构的厚度值由研磨工艺后所述硬掩膜层的厚度值决定，通过将所述硬掩膜层的厚度控制在至的范围内，使所述第三隔离结构的厚度不至于使后续形成的第三区域第三侧壁层的高度过高，从而可以在不影响衬底质量的同时去除所述第三区域第三侧壁层和第三区域浮置栅，进而可以提高闪存结构的电学性能和良率。
附图说明
图1和图2是现有技术闪存结构一实施例的结构示意图；
图3至图23是本发明闪存结构的制造方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有技术形成的闪存结构电学性能和良率有待提高。
参考图1和图2，示出了现有技术闪存结构的结构示意图。分析其原因在于：
参考图1，图1(a)为形成第一隔离结构(未标示)、第二隔离结构740和第三隔离结构720后的结构示意图，图1(b)为经过后续工艺步骤形成第三区域侧壁层730后的结构示意图，且图1(a)和图1(b)为不同方向的剖面结构示意图。所述衬底700包括第一区域I、第二区域II和第三区域III。
所述第一区域I为存储单元区域，所述第三区域III衬底700为外围器件区域，所述第二区域II为所述第一区域I和第三区域III之间的隔离区域。
所述第一区域I形成有第一隔离结构(未标示)、所述第二区域II形成有第二隔离结构740、所述第三区域III形成有第三隔离结构720，其中，形成所述第三隔离结构720的步骤包括：在所述衬底700上形成浮置栅层710，在所述浮置栅层710上形成硬掩膜层750；在所述硬掩膜层750、第三区域III的浮置栅层710和第三区域III衬底700内形成第三沟槽(图未示)；向所述第三沟槽内填充满隔离材料层，所述隔离材料层的顶部高于所述硬掩膜层750的顶部；以所述硬掩膜层750作为研磨停止层，研磨去除高于所述硬掩膜层750的隔离材料层，形成第一隔离结构、第二隔离结构740和第三隔离结构720。因此，所述第一隔离结构、第二隔离结构740和第三隔离结构720的厚度由所述硬掩膜层750的厚度决定，所述硬掩膜层750的厚度越厚，所述第一隔离结构、第二隔离结构740和第三隔离结构720的厚度就越大。而在后续工艺还会在所述第三隔离层720的侧壁形成第三区域侧壁层730，如果所述第三隔离结构720的厚度越高，相应的，所述第三区域侧壁层730的高度也越高，这容易增加去除所述第三区域侧壁层730所覆盖的第三区域III的浮置栅层710的工艺难度，从而导致所述第三区域III的浮置栅层710产生残留，或者去除所述第三区域侧壁层730和第三区域III的浮置栅层710后容易导致衬底700被损耗，进而降低闪存结构的电学性能和良率。
为了避免所述第三区域III的浮置栅层710发生残留或者衬底700被损耗的问题，可以通过减小所述硬掩膜层750的厚度来降低所述第三隔离结构720的厚度。但所述硬掩膜层750还为形成第一隔离结构的研磨停止层，减小所述硬掩膜层750的厚度会引起第一隔离结构(图未示)厚度的减小，当所述硬掩膜层750的厚度过小时，所述第一隔离结构较薄，所述第一隔离结构两侧的衬底700拐角处A(如图2虚线框所示区域)容易暴露在外，后续在衬底700拐角处A形成的栅介质层厚度相应也会较薄，成为工艺薄弱区域，由于窄沟效应，容易导致闪存结构的阈值电压降低，进而降低存储单元的电学性能和良率。
为了解决所述技术问题，本发明提供一种闪存结构的制造方法，包括：提供衬底，所述衬底包括用于形成存储单元的第一区域、用于形成外围器件的第三区域以及位于所述第一区域和第三区域之间且用于形成隔离区的第二区域；在所述衬底上形成浮置栅层；在所述浮置栅层上形成硬掩膜层；在所述硬掩膜层、浮置栅层和衬底中形成沟槽，所述沟槽包括位于所述第一区域的第一沟槽、位于所述第二区域的第二沟槽以及位于所述第三区域的第三沟槽；在所述第一沟槽、第二沟槽和第三沟槽中填充隔离材料；以所述硬掩膜层作为停止层，通过平坦化工艺去除高于所述硬掩膜层的隔离材料，在所述第一沟槽内形成第一初始隔离结构，在所述第二沟槽内形成第二隔离结构，在所述第三沟槽内形成第三隔离结构，所述第一初始隔离结构具有第一厚度值；根据所述第一初始隔离结构的目标厚度值与所述第一厚度值的差值，获得第二厚度值；根据所述第二厚度值进行动态调节刻蚀，去除部分厚度的所述第一初始隔离结构，形成第一隔离结构，使所述第一隔离结构与目标厚度值的差值减小；去除所述硬掩膜层。
本发明在形成所述第一初始隔离结构、第二隔离结构和第三隔离结构后，使所述第一初始隔离结构具有第一厚度值，然后根据所述第一初始隔离结构的目标厚度值与所述第一厚度值的差值，获得第二厚度值，再根据所述第二厚度值进行动态调节刻蚀，去除部分厚度的所述第一初始隔离结构，形成第一隔离结构，并使所述第一隔离结构与目标厚度值的差值减小，从而可以保持所述第一隔离结构顶部与衬底表面的高度差的稳定性，使所述第一隔离结构的厚度不至于引起所述第一隔离结构两侧衬底的拐角处暴露在外的问题，进而可以提高闪存结构的电学性能和良率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图23是本发明闪存结构的制造方法一实施例中各步骤对应的结构示意图。
参考图3，提供衬底100，所述衬底100包括用于形成存储单元的第一区域I、用于形成外围器件的第二区域II以及位于所述第一区域I和第二区域II之间且用于形成隔离区的第三区域III。
所述衬底100为后续形成闪存结构提供工艺平台。
所述衬底100的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底100还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述衬底100为硅衬底。
参考图4，在所述衬底100上形成浮置栅层120。
本实施例中，所述浮置栅层120的材料为多晶硅。
需要说明的是，在形成所述浮置栅层120之前，还包括：在所述衬底100表面形成第一栅介质层110。
本实施例中，所述第一栅介质层110的材料为氧化硅。
继续参考图4，在所述浮置栅层120上形成硬掩膜层130。
所述硬掩膜层130用于在后续进行平坦化工艺时起到停止层的作用，所述硬掩膜层130还能够起到保护所述浮置栅层120顶部的作用。
本实施例中，所述硬掩膜层130的材料为氮化硅。
结合参考图5至图7，在所述硬掩膜层130、浮置栅层120和衬底100中形成沟槽，所述沟槽包括位于所述第一区域I的第一沟槽101、位于所述第二区域II的第二沟槽102以及位于所述第三区域III的第三沟槽103。
其中，图5为俯视图，图6为沿AA1方向的结构示意图，图7为沿BB1方向的结构示意图。
具体地，形成所述第一沟槽101、第二沟槽102以及第三沟槽103的步骤包括：在所述硬掩膜层130表面形成图形化的光刻胶层(图未示)，所述光刻胶层内具有第一沟槽图形、第二沟槽图形和第三沟槽图形；以所述光刻胶层为掩膜，依次刻蚀所述硬掩膜层130、浮置栅层120、第一栅介质层110和衬底100，在所述硬掩膜层130、浮置栅层120、第一栅介质层110和衬底100中形成沟槽，所述沟槽包括位于所述第一区域I的第一沟槽101、位于所述第二区域II的第二沟槽102以及位于所述第三区域III的第三沟槽103；去除所述光刻胶层。
参考图8，图8为基于图6的结构示意图，在所述第一沟槽101、第二沟槽102和第三沟槽103中填充隔离材料；以所述硬掩膜层130作为研磨停止层，通过平坦化工艺去除高于所述硬掩膜层130的隔离材料，在所述第一沟槽101(如图6所示)内形成第一初始隔离结构111，在所述第二沟槽102(如图6所示)内形成第二隔离结构112，在所述第三沟槽103(如图7所示)内形成第三隔离结构(图未示)，所述第一初始隔离结构111具有第一厚度值H2。
本实施例中，所述硬掩膜层130为进行研磨工艺以形成所述第一初始隔离结构111、第二隔离结构112和第三隔离结构时起到研磨停止层的作用。因此，所述硬掩膜层130的厚度可以决定所述第一初始隔离结构111、第二隔离结构112和第三隔离结构的厚度。本实施例中，形成所述第一初始隔离结构111、第二隔离结构112和第三隔离结构之后，所述硬掩膜层130具有预设厚度值H1，所述硬掩膜层130的预设厚度值H1不宜过厚，也不宜过薄。
具体地，当所述硬掩膜层130的预设厚度值H1过厚时，相应地，所述第一初始隔离结构111、第二隔离结构112和第三隔离结构的厚度过大，而在后续工艺还会在所述第三隔离结构侧壁形成第三区域第三侧壁层，所述第三区域第三侧壁层以及所述第三区域第三侧壁层所覆盖的第三区域III的浮置栅层120为需要被去除的结构，如果所述第三隔离结构的厚度越高，相应的，所述第三区域第三侧壁层的高度也过高，这容易增加去除所述第三区域第三侧壁层所覆盖的第三区域III的浮置栅层120的工艺难度，从而导致所述第三区域III的浮置栅层120产生残留，或者去除所述第三区域第三侧壁层以及第三区域III的浮置栅层120后，使所述第三区域III的衬底100被损耗，进而降低闪存结构的电学性能和良率。
当所述硬掩膜层130的预设厚度值H1过薄时，相应地，所述第一初始隔离结构111、第二隔离结构112和第三隔离结构的厚度过小，而在后续还需去除部分厚度的所述第一初始隔离结构111以形成第一隔离结构，因此所述第一隔离结构的厚度也相应过小，所述第一隔离结构两侧衬底100的拐角处容易暴露在外，后续在衬底100拐角处形成的栅介质层厚度相应也会较薄，成为工艺薄弱区域，从而容易降低闪存结构的阈值电压，进而降低存储单元的电学性能和良率。
为此，可选的，形成所述第一初始隔离结构111、第二隔离结构112和第三隔离结构之后，所述硬掩膜层130的预设厚度值H1为至从而不仅可以避免第三区域III的浮置栅层120产生残留或第三区域III的衬底100被损耗的问题，还可以避免第一隔离结构两侧衬底100的拐角处暴露在外的问题，从而提高闪存结构的电学性能和良率。在本实施例中，所述硬掩膜层130的预设厚度值H1为
需要说明的是，形成所述第一初始隔离结构111后，所述第一初始隔离结构111具有第一厚度值H2，所述形成方法还包括：根据所述第一初始隔离结构111的目标厚度值与所述第一厚度值H2的差值，获得第二厚度值H3。
还需要说明的是，由于所述第二沟槽102(如图7所示)的密度小于所述第三沟槽103(如图7所示)的密度，因此，所述第二沟槽102内的隔离材料层的研磨速率大于所述第三沟槽103内的隔离材料层的研磨速率，最终形成所述第二隔离结构112和第三隔离结构后，所述第二隔离结构112的厚度低于所述第三隔离结构的厚度。
参考图9，图9为基于图8的结构示意图，根据所述第二厚度值H3进行动态调节刻蚀，去除部分厚度的所述第一初始隔离结构111(如图8所示)，形成第一隔离结构114，使所述第一隔离结构114与目标厚度值的差值减小。
本实施例中，所述第一区域I为存储单元区域，因此，所述第一隔离结构114的厚度小于所述第二隔离结构112和第三隔离结构(图未示)的厚度，在形成所述第一初始隔离结构111(如图8所示)、第二隔离结构112(如图8所示)和第三隔离结构(图未示)之后，还需去除部分厚度的所述第一初始隔离结构111，形成第一隔离结构114。
具体地，形成所述第一隔离结构114的步骤包括：在所述第二区域II和第三区域III的衬底100上形成第一图形层(图未示)，所述第一图形层露出所述第一区域I的第一初始隔离结构111(如图8所示)；以所述第一图形层为掩膜，根据所述硬掩膜层130的厚度值动态调节所述第一初始隔离结构111的刻蚀量，去除部分厚度的所述第一初始隔离结构111，形成所述第一隔离结构114；去除所述第一图形层。
本实施例中，采用湿法刻蚀工艺，刻去除部分厚度的所述第一初始隔离结构111，所述湿法刻蚀工艺所采用的刻蚀溶液为氢氟酸。
需要说明的是，形成所述第一初始隔离结构111、第二隔离结构112和第三隔离结构之后，所述闪存结构的制造方法还包括：对所述第一初始隔离结构111进行初始湿法刻蚀工艺，使所述第一初始隔离结构111的顶部至所述浮置栅层120表面的高度达到预设值。其中，所述刻蚀工艺具有初始刻蚀量。
本实施例中，所述初始刻蚀量为至所述动态调节所述第一初始隔离结构111的刻蚀量的步骤为基于所述初始刻蚀量进行调节
具体地，结合参考图10，示出了动态调节刻蚀的设置表。
需要说明的是，所述硬掩膜层130为形成所述第一初始隔离结构111的研磨停止层，相应的，所述硬掩膜层130的预设厚度值H1可以决定所述第一初始隔离结构111的第一厚度值H2。因此，本实施例中，根据所述第二厚度值H3进行动态调节刻蚀，去除部分厚度的所述第一初始隔离结构111(如图8所示)的步骤是根据所述硬掩膜层130的厚度值动态调节所述第一初始隔离结构111的刻蚀量。
具体地，当所述硬掩膜层130的厚度值在至的范围内时，通过调节刻蚀，使所述第一初始隔离结构111的刻蚀量比所述初始刻蚀量多当所述硬掩膜层130的厚度值在至的范围内时，通过调节刻蚀，使所述第一初始隔离结构111的刻蚀量比所述初始刻蚀量多当所述硬掩膜层130的厚度值在至的范围内时，通过调节刻蚀，使所述第一初始隔离结构111的刻蚀量比所述初始刻蚀量多当所述硬掩膜层130的厚度值在至的范围内时，通过调节刻蚀，使所述第一初始隔离结构111的刻蚀量比所述初始刻蚀量少当所述硬掩膜层130的厚度值在至的范围内时，通过调节刻蚀，使所述第一初始隔离结构111的刻蚀量比所述初始刻蚀量少当所述硬掩膜层130的厚度值在至的范围内时，通过调节刻蚀，使所述第一初始隔离结构111的刻蚀量比所述初始刻蚀量少
本实施例中，动态调节所述第一初始隔离结构111的刻蚀量的步骤是通过动态调节湿法刻蚀时间来调节刻蚀量。
参考图11，示出了沿图5所示的BB1方向的结构示意图。去除所述硬掩膜层130(如图9所示)。
去除所述硬掩膜层130的工艺可以为干法刻蚀工艺或湿法刻蚀工艺。本实施例中，采用湿法刻蚀工艺去除所述硬掩膜层130，所述湿法刻蚀工艺所采用的溶液为磷酸溶液。
需要说明的是，后续工艺步骤提供的结构示意图均为沿BB1方向的结构示意图。
参考图12，在所述浮置栅层120上形成控制栅层140，所述控制栅层140还覆盖所述第一隔离结构(图未示)、第二隔离结构112和第三隔离结构113的顶部。
本实施例中，所述控制栅层140的材料为多晶硅。
需要说明的是，在形成所述控制栅层140之前，所述制造方法还包括：在所述浮置栅层120表面形成第二栅介质层125。
本实施例中，所述第二栅介质层125的材料为氧化硅。
继续参考图12，在所述控制栅层140上形成第二硬掩膜层150。
所述第二硬掩膜层150用于在后续进行平坦化工艺时起到停止层的作用，所述第二硬掩膜层150还用于后续刻蚀所述控制栅层140和浮置栅层120的刻蚀掩膜层。此外，所述第二硬掩膜层150还能够起到保护所述控制栅层140顶部的作用。
本实施例中，所述第二硬掩膜层150的材料为氮化硅。
参考图13，刻蚀所述第一区域I的第二硬掩膜层150和控制栅层140，在所述第一区域I的第二硬掩膜层150以及所述第一区域I的控制栅层140的部分深度内形成第一区域开口121。
需要说明的是，在形成所述第一区域开口121的同时，还在所述第二区域II的第二硬掩膜层150以及所述第二区域II的控制栅层140的部分深度内形成第二区域开口122。
本实施例中，采用等离子体干法刻蚀工艺刻蚀第二硬掩膜层150以及部分厚度的控制栅层140。
参考图14，在所述第一区域开口121的侧壁上形成第一区域第一侧壁层131。
需要说明的是，在形成所述第一区域第一侧壁层131的同时，还在所述第二区域开口122的侧壁上形成第二区域第一侧壁层132，所述第一区域第一侧壁层131和第二区域第一侧壁层132在同一道工艺步骤中形成。
所述第一区域第一侧壁层131用作后续刻蚀剩余所述控制栅层140、第二栅介质层125、浮置栅层120和第一栅介质层110的刻蚀掩膜层。
本实施例中，所述第一区域第一侧壁层131和第二区域第一侧壁层132为单层结构，所述第一区域第一侧壁层131和第二区域第一侧壁层132的材料为氧化硅。
参考图15，以所述第二硬掩膜层150和所述第一区域第一侧壁层131为掩膜，对所述第一区域开口121(如图14所示)和第一区域第一侧壁层131露出的控制栅层140进行刻蚀直至露出所述衬底100表面，形成贯穿所述控制栅层140、第二栅介质层125、浮置栅层120和第一栅介质层110的第一区域沟槽124。
所述第一区域沟槽124为后续形成第一区域源线提供空间位置。
需要说明的是，所述第二区域开口122(如图14所示)所露出的第二区域II的控制栅层140用于实现外部电连接，因此形成贯穿所述第一区域沟槽124时，需保留所述第二区域开口122所露出的第二区域II的控制栅层140。
具体地，形成所述第一区域沟槽124的步骤包括：在所述第二区域开口122内形成第三图形层230，所述第三图形层230暴露出所述第一区域开口121；以所述第二硬掩膜层150和所述第一区域第一侧壁层131为掩膜，依次刻蚀所述第一区域I的控制栅层140、第二栅介质层125、浮置栅层120和第一栅介质层110，形成贯穿所述控制栅层140、第二栅介质层125、浮置栅层120和第一栅介质层110的第一区域沟槽124；去除所述第三图形层230。
参考图16，在所述第一区域沟槽124的侧壁形成第一区域第二侧壁层141，所述第一区域第二侧壁层141还覆盖部分所述第一区域第一侧壁层131。
需要说明的是，在形成所述第一区域第二侧壁层141的同时，还在所述第二区域第一侧壁层132的部分表面形成第二区域第二侧壁层142，所述第一区域第二侧壁层141和第二区域第二侧壁层142在同一道工艺步骤中形成。
本实施例中，所述第一区域第二侧壁层141和第二区域第二侧壁层142的材料为氧化硅。
参考图17，在所述第一区域开口121(如图14所示)和第一区域沟槽124(如图16所示)中形成第一区域源线151。
需要说明的是，在所述第一区域开口121和第一区域沟槽124中形成第一区域源线151的同时，还在所述第二区域开口122(如图16所示)中形成第二区域源线152，所述第一区域源线151和第二区域源线152在同一道工艺步骤中形成。
所述第一区域源线151用于实现闪存结构的数据存储功能。
在闪存结构的编程过程中，在所述第一区域源线151上施加高电压，产生热电子以及耦合电压至浮置栅层120，使浮置栅层120的电位高于沟道区的电位，产生由沟道区至所述浮置栅层120的纵向电场，从而将所述热电子吸引至所述浮置栅层120中，实现数据存储功能。
具体地，形成所述第一区域源线151和第二区域源线152的步骤包括：向所述第一区域开口121、第一区域沟槽124以及第二区域开口122内填充源线材料，所述源线材料还覆盖所述第二硬掩膜层150的顶部表面；研磨去除高于所述第二硬掩膜层150顶部表面的源线材料，在所述第一区域开口121和第一区域沟槽124中形成第一区域源线151，在所述第二区域开口122中形成第二区域源线152。
本实施例中，所述第一区域源线151和第二区域源线152的材料为多晶硅，采用炉管工艺向所述第一区域开口121、第一区域沟槽124以及第二区域开口122内填充源线材料；采用化学机械研磨工艺，研磨去除高于所述第二硬掩膜层150顶部表面的字线材料。
参考图18，去除所述第二区域第一侧壁层132两侧的部分第二硬掩膜层150，在所述第二硬掩膜层150内形成第二区域第二开口154。
所述第二区域第二开口154为后续形成第二区域绝缘层提供空间位置。
参考图19，在所述第二区域第二开口154(如图18所示)内形成第二区域绝缘层300。
本实施例中，所述第二区域绝缘层300的材料为氧化硅，采用炉管工艺形成所述第二区域绝缘层300。
需要说明的是，在形成所述第二区域绝缘层300的工艺过程中，所述第一区域源线151和第二区域源线152的顶部暴露在所述炉管工艺环境中，因此，所述第一区域源线151和第二区域源线152的顶部材料被氧化成氧化硅。
还需要说明的是，形成所述第二区域绝缘层300之后，所述方法还可以包括：对所述第一区域源线151进行N型离子注入工艺，以降低所述第一区域源线151的阻值。
参考图20，去除所述第二硬掩膜层150(如图19所示)。
具体的，去除所述第二硬掩膜层150的步骤包括：采用无掩膜刻蚀工艺，去除所述第二硬掩膜层150，直至露出所述控制栅层140表面。
去除所述第二硬掩膜层150的工艺可以为干法刻蚀工艺或湿法刻蚀工艺。本实施例中，采用湿法刻蚀工艺去除所述第二硬掩膜层150，所述湿法刻蚀工艺所采用的溶液为磷酸溶液。
参考图21，刻蚀由所述第一区域第一侧壁层131、第二区域第一侧壁层132和第二区域绝缘层300露出的控制栅层140(如图20所示)，在所述第一区域形成第一区域控制栅161，在所述第二区域形成第二区域控制栅162。
本实施例中，采用无掩膜刻蚀工艺，刻蚀去除由所述第一区域第一侧壁层131、第二区域第一侧壁层132和第二区域绝缘层300露出的控制栅层140，直至露出所述第二栅介质层125表面。所述无掩膜刻蚀工艺为等离子体干法刻蚀工艺。
需要说明的是，在所述无掩膜刻蚀工艺过程中，所述第三区域III的控制栅层140被刻蚀去除。
参考图22，在所述第一区域第一侧壁层131的侧壁表面形成第一区域第三侧壁层401，在所述第二区域第一侧壁层132的侧壁表面以及第二区域绝缘层300的侧壁表面形成第二区域第三侧壁层402，在所述第三隔离结构113的侧壁表面形成第三区域第三侧壁层403。
所述第一区域第三侧壁层401、第二区域第三侧壁层402和第三区域第三侧壁层403用作后续刻蚀所述第二栅介质层125和浮置栅层120的刻蚀掩膜层。
本实施例中，所述第一区域第三侧壁层401、第二区域第三侧壁层402和第三区域第三侧壁层403为氧化硅层400和氮化硅层500构成的叠层结构。
本实施例中，所述第一区域第三侧壁层401、第二区域第三侧壁层402和第三区域第三侧壁层403在同一道工艺步骤中形成。
参考图23，以所述第一区域第三侧壁层401、第二区域第三侧壁层402和第三区域第三侧壁层403为掩膜，对所述第一区域第三侧壁层401、第二区域第三侧壁层402和第三区域第三侧壁层403露出的第二栅介质层125进行刻蚀直至露出所述第一栅介质层110表面。
本实施例中，采用无掩膜刻蚀工艺，对所述第一区域第三侧壁层401、第二区域第三侧壁层402和第三区域第三侧壁层403露出的第二栅介质层125进行刻蚀，在所述第一区域I形成第一区域第二栅介质层171和第一区域浮置栅181，在所述第三区域III形成第三区域第二栅介质层173和第三区域浮置栅183。
需要说明的是，所述第三区域第三侧壁层403、第三区域第二栅介质层173和第三区域浮置栅183为后续需去除的结构，如果所述第三隔离结构113的厚度过厚，相应地，所述第三区域第三侧壁层403的高度也越大，会增加去除所述第三区域第三侧壁层403所覆盖的第三区域第二栅介质层173和第三区域浮置栅183的工艺难度，容易导致所述第三区域浮置栅183发生残留，或者，去除所述第三区域第三侧壁层403、第三区域第二栅介质层173和第三区域浮置栅183后容易导致衬底100被损耗，进而降低闪存结构的电学性能和良率。
本发明在形成所述第一初始隔离结构、第二隔离结构和第三隔离结构后，使所述第一初始隔离结构具有第一厚度值，然后根据所述第一初始隔离结构的目标厚度值与所述第一厚度值的差值，获得第二厚度值，再根据所述第二厚度值进行动态调节刻蚀，去除部分厚度的所述第一初始隔离结构，形成第一隔离结构，并使所述第一隔离结构与目标厚度值的差值减小，从而可以保持所述第一隔离结构顶部与衬底表面的高度差的稳定性，使所述第一隔离结构的厚度不至于引起所述第一隔离结构两侧衬底的拐角处暴露在外的问题，进而可以提高闪存结构的电学性能和良率。
可选方案中，由于所述硬掩膜层为形成所述第三隔离结构的研磨停止层，所述第三隔离结构的厚度值由研磨工艺后所述硬掩膜层的厚度值决定，通过将所述硬掩膜层的厚度控制在至的范围内，使所述第三隔离结构的厚度不至于使后续形成的第三区域第三侧壁层的高度过高，从而可以在不影响衬底质量的同时去除所述第三区域浮置栅，进而可以提高闪存结构的电学性能和良率。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种闪存结构的制造方法，其特征在于，包括：
提供衬底，所述衬底包括用于形成存储单元的第一区域、用于形成外围器件的第三区域以及位于所述第一区域和第三区域之间且用于形成隔离区的第二区域；
在所述衬底上形成浮置栅层；
在所述浮置栅层上形成硬掩膜层；
在所述硬掩膜层、浮置栅层和衬底中形成沟槽，所述沟槽包括位于所述第一区域的第一沟槽、位于所述第二区域的第二沟槽以及位于所述第三区域的第三沟槽；
在所述第一沟槽、第二沟槽和第三沟槽中填充隔离材料；
以所述硬掩膜层作为停止层，通过平坦化工艺去除高于所述硬掩膜层的隔离材料，在所述第一沟槽内形成第一初始隔离结构，在所述第二沟槽内形成第二隔离结构，在所述第三沟槽内形成第三隔离结构，所述第一初始隔离结构具有第一厚度值；
根据所述第一初始隔离结构的目标厚度值与所述第一厚度值的差值，获得第二厚度值；
根据所述第二厚度值进行动态调节刻蚀，去除部分厚度的所述第一初始隔离结构，形成第一隔离结构，使所述第一隔离结构的厚度值与目标厚度值的差值减小；
形成所述第一隔离结构后，去除所述硬掩膜层。
2.如权利要求1所述的闪存结构的制造方法，其特征在于，所述硬掩膜层的材料为氮化硅。
3.如权利要求1所述的闪存结构的制造方法，其特征在于，所述硬掩膜层具有预设厚度值，所述预设厚度值为至
4.如权利要求1所述的闪存结构的制造方法，其特征在于，形成所述第一隔离结构的步骤包括：
在所述第二区域和第三区域的衬底上形成第一图形层，所述第一图形层露出所述第一区域的第一初始隔离结构；
以所述第一图形层为掩膜，根据所述硬掩膜层的厚度值动态调节所述第一初始隔离结构的刻蚀量，去除部分厚度的所述第一初始隔离结构，形成所述第一隔离结构；
去除所述第一图形层。
5.如权利要求4所述的闪存结构的制造方法，其特征在于，去除部分厚度的所述第一初始隔离结构的步骤具有初始刻蚀量，动态调节所述第一初始隔离结构的刻蚀量的步骤为基于所述初始刻蚀量进行调节。
6.如权利要求5所述的闪存结构的制造方法，其特征在于，所述硬掩膜层的厚度值在至的范围内，通过调节刻蚀，使所述第一初始隔离结构的刻蚀量比所述初始刻蚀量多
或者，所述硬掩膜层的厚度值在至的范围内，通过调节刻蚀，使所述第一初始隔离结构的刻蚀量比所述初始刻蚀量多
或者，所述硬掩膜层的厚度值在至的范围内，通过调节刻蚀，使所述第一初始隔离结构的刻蚀量比所述初始刻蚀量多
或者，所述硬掩膜层的厚度值在至的范围内，通过调节刻蚀，使所述第一初始隔离结构的刻蚀量比所述初始刻蚀量少
或者，所述硬掩膜层的厚度值在至的范围内，通过调节刻蚀，使所述第一初始隔离结构的刻蚀量比所述初始刻蚀量少
或者，所述硬掩膜层的厚度值在至的范围内，通过调节刻蚀，使所述第一初始隔离结构的刻蚀量比所述初始刻蚀量少
7.如权利要求4所述的闪存结构的制造方法，其特征在于，动态调节所述第一初始隔离结构的刻蚀量的步骤中，通过动态调节刻蚀时间来调节刻蚀量。
8.如权利要求1所述的闪存结构的制造方法，其特征在于，去除部分厚度的所述第一初始隔离结构的刻蚀工艺为湿法刻蚀工艺。
9.如权利要求8所述的闪存结构的制造方法，其特征在于，所述湿法刻蚀工艺所述采用的刻蚀溶液为氢氟酸。
10.如权利要求1所述的闪存结构的制造方法，其特征在于，去除所述硬掩膜层之后，所述制造方法还包括：在所述浮置栅层上形成控制栅层，所述控制栅层还覆盖所述第一隔离结构、第二隔离结构和第三隔离结构的顶部；
在所述控制栅层表面形成第二硬掩膜层；
刻蚀所述第一区域的第二硬掩膜层和控制栅层，在所述第二硬掩膜层以及所述控制栅层的部分深度内形成第一区域开口；
在所述第一区域开口的侧壁上形成第一区域第一侧壁层；
以所述第二硬掩膜层和所述第一区域第一侧壁层为掩膜，对所述第一区域开口和第一区域第一侧壁层露出的控制栅层进行刻蚀直至露出所述衬底表面，形成贯穿所述控制栅层和浮置栅层的第一区域沟槽；
在所述第一区域沟槽的侧壁上形成第一区域第二侧壁层，所述第一区域第二侧壁层还覆盖部分所述第一区域第一侧壁层；
形成所述第一区域第二侧壁层之后，在所述第一区域开口和第一区域沟槽中形成第一区域字线；
去除所述第二硬掩膜层；
刻蚀由所述第一区域第一侧壁层露出的控制栅层，形成第一区域控制栅，并去除所述第三区域的控制栅层；
在所述第一区域第一侧壁层和第一区域控制栅的侧壁表面形成第一区域第三侧壁层，在所述第三隔离结构的侧壁表面形成第三区域第三侧壁层；
刻蚀由所述第一区域第三侧壁层露出的浮置栅层，形成第一区域浮置栅，刻蚀由所述第三区域第三侧壁层露出的浮置栅层，形成第三区域浮置栅；
去除所述第三区域第三侧壁层和第三区域浮置栅。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106158757A (zh) * | 2016-07-27 | 2016-11-23 | 上海华虹宏力半导体制造有限公司 | 闪存器件制造方法 |
| WO2018161835A1 (en) * | 2017-03-07 | 2018-09-13 | Yangtze Memory Technologies Co., Ltd. | Openings layout of three-dimensional memory device |
| CN109768010A (zh) * | 2019-01-22 | 2019-05-17 | 上海华虹宏力半导体制造有限公司 | 改善半导体器件良率的方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060001308A (ko) * | 2004-06-30 | 2006-01-06 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 |
| CN1722410A (zh) * | 2004-07-12 | 2006-01-18 | 海力士半导体有限公司 | 快闪存储器件的制造方法 |
-
2016
- 2016-01-26 CN CN201610052576.1A patent/CN105428319B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060001308A (ko) * | 2004-06-30 | 2006-01-06 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 |
| CN1722410A (zh) * | 2004-07-12 | 2006-01-18 | 海力士半导体有限公司 | 快闪存储器件的制造方法 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106158757B (zh) * | 2016-07-27 | 2019-03-26 | 上海华虹宏力半导体制造有限公司 | 闪存器件制造方法 |
| CN106158757A (zh) * | 2016-07-27 | 2016-11-23 | 上海华虹宏力半导体制造有限公司 | 闪存器件制造方法 |
| JP2022010277A (ja) * | 2017-03-07 | 2022-01-14 | 長江存儲科技有限責任公司 | 半導体構造および半導体構造の形成方法 |
| CN110121776A (zh) * | 2017-03-07 | 2019-08-13 | 长江存储科技有限责任公司 | 三维存储器设备的开口布局 |
| KR20190122797A (ko) * | 2017-03-07 | 2019-10-30 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 3차원 메모리 디바이스의 개구 레이아웃 |
| CN110121776B (zh) * | 2017-03-07 | 2020-09-25 | 长江存储科技有限责任公司 | 三维存储器设备的开口布局 |
| US10804283B2 (en) | 2017-03-07 | 2020-10-13 | Yangtze Memory Technologies Co., Ltd. | Openings layout of three-dimensional memory device |
| WO2018161835A1 (en) * | 2017-03-07 | 2018-09-13 | Yangtze Memory Technologies Co., Ltd. | Openings layout of three-dimensional memory device |
| KR102357176B1 (ko) | 2017-03-07 | 2022-01-27 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 3차원 메모리 디바이스의 개구 레이아웃 |
| US11574919B2 (en) | 2017-03-07 | 2023-02-07 | Yangtze Memory Technologies Co., Ltd. | Openings layout of three-dimensional memory device |
| US11903195B2 (en) | 2017-03-07 | 2024-02-13 | Yangtze Memory Technologies Co., Ltd. | Openings layout of three-dimensional memory device |
| CN109768010A (zh) * | 2019-01-22 | 2019-05-17 | 上海华虹宏力半导体制造有限公司 | 改善半导体器件良率的方法 |
| CN109768010B (zh) * | 2019-01-22 | 2021-01-29 | 上海华虹宏力半导体制造有限公司 | 改善半导体器件良率的方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |