CN105655341A - 半导体器件的形成方法 - Google Patents
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Abstract
一种半导体器件的形成方法，包括：在逻辑栅极膜表面形成第二介质层；去除存储区以及隔离区的第二介质层；去除存储区的逻辑栅极膜以及第一介质层顶部的逻辑栅极膜，保留第二隔离区的逻辑栅极膜；去除第一介质层和第二介质层，在第二隔离区的逻辑栅极膜顶部和侧壁表面、第一隔离区表面、存储栅极膜表面、以及部分逻辑区的逻辑栅极膜顶部表面形成图形化掩膜层；以图形化掩膜层为掩膜，刻蚀逻辑区的逻辑栅极膜直至暴露出逻辑区基底表面，形成逻辑栅极结构，在形成逻辑栅极结构后，第二隔离区剩余逻辑栅极膜为支撑栅结构，第二隔离区的图形化掩膜层覆盖支撑栅结构表面；去除图形化掩膜层。本发明中避免或减少了脱落源，从而提高半导体器件的生产良率。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件的形成方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。而在存储器件中，近年来快闪存储器(flashmemory，简称闪存)的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
随着半导体技术发展，对存储器件进行更为广泛的应用，需要将所述存储器件与其他器件区同时形成在一个芯片上，以形成嵌入式半导体存储装置。例如将所述存储器件内嵌置于中央处理器，则需要使得所述存储器件与嵌入的中央处理器平台进行兼容，并且保持原有的存储器件的规格及对应的电学性能。一般地，需要将所述存储器件与嵌入的标准逻辑装置进行兼容。对于嵌入式半导体器件来说，其通常分为逻辑区和存储区，逻辑区通常包括逻辑晶体管，存储区则包括存储晶体管(快闪存储器)。
然而，现有技术在同一晶圆上形成逻辑晶体管和存储晶体管时，晶圆上制造的半导体器件良率有待进一步提高。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，提高半导体器件的生产良率。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底包括存储区、逻辑区、以及位于存储区和逻辑区之间的隔离区，所述隔离区包括与存储区相邻接的第一隔离区、以及与逻辑区相邻接的第二隔离区，所述存储区基底表面形成有存储栅极膜、以及位于存储栅极膜表面的第一介质层，所述第一介质层还位于第一隔离区表面且暴露出第二隔离区表面；形成覆盖所述第一介质层表面、第二隔离区表面、以及逻辑区基底表面的逻辑栅极膜；在所述逻辑栅极膜表面形成第二介质层；去除所述存储区以及隔离区的第二介质层，保留逻辑区的逻辑栅极膜表面的第二介质层；去除所述存储区的逻辑栅极膜以及第一介质层顶部表面的逻辑栅极膜，保留第二隔离区的逻辑栅极膜；去除所述第一介质层和第二介质层；在所述第二隔离区的逻辑栅极膜顶部和侧壁表面、第一隔离区表面、存储栅极膜表面、以及部分逻辑区的逻辑栅极膜顶部表面形成图形化掩膜层；以所述图形化掩膜层为掩膜，刻蚀逻辑区的逻辑栅极膜直至暴露出逻辑区基底表面，形成逻辑栅极结构，且在形成逻辑栅极结构后，第二隔离区剩余逻辑栅极膜为支撑栅结构，第二隔离区的图形化掩膜层覆盖支撑栅结构表面；去除所述图形化掩膜层。
可选的，所述图形化掩膜层覆盖第二隔离区的逻辑栅极膜部分或全部顶部；在形成所述逻辑栅极结构后，第二隔离区的部分或全部逻辑栅极膜为支撑栅结构。
可选的，所述图形化掩膜层覆盖第二隔离区的部分逻辑栅极膜顶部时，在平行于存储区指向逻辑区的方向上，位于第二隔离区的逻辑栅极膜顶部的图形化掩膜层的宽度范围为大于最小特征尺寸。
可选的，所述逻辑区的第二介质层顶部低于存储区的第一介质层顶部；或者，所述逻辑区的第二介质层顶部与存储区的第一介质层顶部齐平。
可选的，去除所述存储区的逻辑栅极膜以及第一介质层顶部表面的逻辑栅极膜的方法包括：采用化学机械研磨工艺，研磨去除高于第一介质层顶部的逻辑栅极膜。
可选的，所述逻辑区的第二介质层顶部高于存储区的第一介质层顶部；去除所述存储区的逻辑栅极膜顶部表面和逻辑栅极膜的方法包括：采用化学机械研磨工艺，研磨去除高于第二介质层顶部的逻辑栅极膜；接着，采用回刻蚀工艺刻蚀去除高于第一介质层顶部的逻辑栅极膜。
可选的，采用湿法刻蚀工艺刻蚀去除所述图形化掩膜层。
可选的，所述图形化掩膜层的材料为氮化硅、氮氧化硅、碳氮氧化硅或氮化硼。
可选的，形成所述图形化掩膜层的工艺步骤包括：形成覆盖所述第二隔离区的逻辑栅极膜顶部和侧壁表面、第一隔离区表面、存储栅极膜表面、以及逻辑区的逻辑栅极膜顶部表面的初始硬掩膜层；在所述初始硬掩膜层表面形成第二图形层；以所述第二图形层为掩膜，刻蚀去除部分逻辑区的部分初始硬掩膜层，形成所述图形化掩膜层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供一种半导体器件的形成方法，在形成定义逻辑栅极结构的图形化掩膜层之前，保留位于与存储区相邻的第二隔离区的逻辑栅极膜，且形成的图形化掩膜层位于第二隔离区的逻辑栅极膜顶部和侧壁表面；在刻蚀形成逻辑栅极结构的过程中，第二隔离区的逻辑栅极膜受到图形化掩膜层的保护作用，使得在刻蚀存储栅极结构后，位于第二隔离区的逻辑栅极膜被保留下来作为支撑栅结构，所述支撑栅结构对第二隔离区的图形化掩膜层起到支撑作用。由于支撑栅结构对图形化掩膜层具有支撑作用，使得在去除图形化掩膜层的过程中，第二隔离区的图形化掩膜层不易倒塌，减少了半导体器件形成过程的脱落源，继而提高半导体器件的生产良率。
进一步，所述图形化掩膜层覆盖第二隔离区的逻辑栅极膜部分或全部顶部，使得图形化掩膜层的工艺窗口较大，在提高半导体器件生产良率的同时，减小半导体工艺难度。
更进一步，所述图形化掩膜层覆盖第二隔离区的部分逻辑栅极膜顶部时，在平行于存储区指向逻辑区的方向上，位于第二隔离区的逻辑栅极膜顶部的图形化掩膜层的宽度范围为大于最小特征尺寸，所述第二隔离区的图形化掩膜层的宽度较宽，进一步有效的防止第二隔离区的逻辑栅极膜暴露在刻蚀形成逻辑栅极结构的刻蚀环境中。
附图说明
图1至图6为一实施例提供的半导体器件形成过程的剖面结构示意图；
图7至图16为本发明实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术制造的半导体器件包含逻辑器件和存储器件时，半导体器件的良率有待提高，具体的，在半导体器件的制造过程中出现了结构脱落(peeling)的问题，脱落的结构对半导体器件的其他区域造成损伤。
图1至图6为一实施例半导体器件形成过程的剖面结构示意图。
参考图1，提供基底100，所述基底100包括存储区101、逻辑区102、以及位于存储区101和逻辑区102之间的隔离区103；所述存储区101基底100表面形成有存储栅极膜，包括由下至上依次堆叠的隧穿介质膜111、浮栅导电膜112、栅间介质膜113、以及控制栅导电膜114，所述存储栅极膜表面、隔离区103表面以及逻辑区102基底100表面还形成有介质层105，其中，所述存储区101基底100表面还形成有贯穿介质层105以及存储栅极膜的字线层106，所述字线层106顶部与介质层104顶部齐平，其中，在高于存储栅极膜顶部的字线层106侧壁表面还形成有存储侧墙107。
参考图2，刻蚀去除位于逻辑区102基底100表面介质层105，且刻蚀去除与逻辑区102相邻的部分隔离区103上方的介质层105；接着，在所述字线层106表面、介质层105表面、逻辑区102基底100表面、以及暴露出的隔离区103表面沉积逻辑栅极膜，所述逻辑栅极膜包括逻辑栅介质膜121和位于逻辑栅介质膜121表面的逻辑栅电极膜122。
参考图3，刻蚀去除位于存储区101上方的逻辑栅极膜，且位于介质层105侧壁表面的逻辑栅极膜为第一栅极侧墙122，所述第一栅极侧墙122位于部分隔离区103表面，且在刻蚀后，逻辑栅极膜还位于与逻辑区102相邻的部分隔离区103表面。
参考图4，去除所述介质层105(参考图3)；形成覆盖存储栅极膜表面、字线层106表面、第一栅极侧墙122表面、逻辑栅极膜表面、以及暴露出的隔离区103表面的初始掩膜层108。
参考图5，图形化所述初始掩膜层108(参考图4)形成图形化掩膜层109；以所述图形化掩膜层109为掩膜，刻蚀逻辑区102的逻辑栅极膜，形成逻辑栅极结构，所述逻辑栅极结构包括逻辑栅介质层131以及位于逻辑栅介质层131表面的逻辑栅电极层132。
参考图6，去除所述图形化掩膜层109(参考图5)。
后续还包括步骤：图形化存储栅极膜，形成存储栅极结构。
经分析发现，在去除图形化掩膜层109的工艺步骤之前，未在半导体制造工艺中发生脱落源(peelingsource)，而在去除图形化掩膜层109之后，在半导体制造工艺中出现了脱落的结构。进一步分析发现，导致去除图形化掩膜层109的工艺为脱落源的原因包括：
参考图5，前述形成的图形化掩膜层109覆盖存储区101上方，还位于隔离区103上方，然而图形化掩膜层109仅覆盖逻辑栅极膜位于隔离区103的侧壁上，使得在刻蚀形成存储栅极结构的工艺过程中，与逻辑区102相邻的隔离区103上方的逻辑栅极膜被消耗，因此，图形化掩膜层109具有无支撑区域A，所述无支撑区域A的图形化掩膜层109为孤立结构。后续通常采用湿法刻蚀工艺刻蚀去除图形化掩膜层109，在湿法刻蚀工艺过程中，所述无支撑区域A的图形化掩膜层109易发生倒塌问题，从而从基底100上脱落，对基底100造成损伤。
为解决上述问题，本发明提供一种半导体器件的形成方法，在形成定义逻辑栅极结构的图形化掩膜层之前，保留位于与存储区相邻的第二隔离区的逻辑栅极膜，且形成的图形化掩膜层位于第二隔离区的逻辑栅极膜顶部和侧壁表面；在刻蚀形成逻辑栅极结构的过程中，第二隔离区的逻辑栅极膜受到图形化掩膜层的保护作用，使得在刻蚀存储栅极结构后，位于第二隔离区的逻辑栅极膜被保留下来作为支撑栅结构，所述支撑栅结构对第二隔离区的图形化掩膜层起到支撑作用。由于支撑栅结构对图形化掩膜层具有支撑作用，使得在去除图形化掩膜层的过程中，第二隔离区的图形化掩膜层不易倒塌，减少了半导体器件形成过程的脱落源，继而提高半导体器件的生产良率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图7至图16为本发明实施例提供的半导体器件形成过程的剖面结构示意图。
参考图7，提供基底200，所述基底200包括存储区201、逻辑区202、以及位于存储区201和逻辑区202之间的隔离区，所述隔离区包括与存储区201相邻接的第一隔离区251、以及与逻辑区202相邻接的第二隔离区252。
所述基底200为后续形成逻辑器件和存储器件提供工艺平台。具体的，所述存储区201为后续形成存储器件提供工艺平台；所述逻辑区202为后续形成逻辑器件提供工艺平台；所述隔离区内形成有隔离结构230，从而起到将存储区201与逻辑区202电隔离的作用，所述隔离结构230的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离结构230顶部与存储区201基底200表面、以及逻辑区202基底200表面齐平。在其他实施例中，所述隔离结构的顶部还可以高于存储区基底表面以及逻辑区基底表面。
本实施例中，所述第一隔离区251与第二隔离区252相邻。后续在刻蚀逻辑栅极膜的工艺过程中，会保留位于第二隔离区252上方的部分逻辑栅极膜或全部栅极膜，将所述保留的逻辑栅极膜作为支撑栅结构。在平行于存储区201指向逻辑区202的方向上，所述第二隔离区252的宽度尺寸与后续形成的支撑栅结构的宽度尺寸有关。
所述第二隔离区252的宽度尺寸不宜过小，否则后续在刻蚀逻辑栅极膜的工艺过程中，由于第二隔离区252上方的逻辑栅极膜的宽度尺寸较小，导致位于第二隔离区252上方的逻辑栅极膜宽度小于最小特征尺寸，造成难以在第二隔离区252上方形成支撑栅结构；为了提高器件集成度，满足器件小型化微型化的发展趋势，所述第二隔离区252的宽度尺寸也不宜过大。
为此，本实施例中，在平行于存储区201指向逻辑区202的方向上，所述第二隔离区252的宽度范围为大于最小特征尺寸。所述基底200的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述基底200还能够为绝缘体上的硅衬底或绝缘体上的锗衬底。本实施例中，所述基底200的材料为氧化硅。
继续参考图7，所述存储区201基底200表面形成有存储栅极膜、以及位于存储栅极膜表面的第一介质层205，所述第一介质层205还位于第一隔离区251表面且暴露出第二隔离区252表面，其中，所述存储区201基底200表面还形成有贯穿所述第一介质层205以及存储栅极膜的字线层206。
所述存储栅极膜为后续形成存储器的存储栅极结构提供工艺基础。本实施例中，所述存储栅极膜还位于部分第一隔离区251表面。在其他实施例中，所述存储栅极结构也可以仅位于存储区基底表面。
本实施例中，所述存储栅极膜包括：隧穿介质膜211、位于隧穿介质膜211表面的浮栅导电膜212、位于浮栅导电膜212表面的栅间介质膜213、以及位于栅间介质膜213表面的控制栅导电膜214。
具体的，所述隧穿介质膜211的材料为氧化硅、氮化硅或氮氧化硅中的一种或多种；所述浮栅导电膜212的材料为多晶硅或掺杂的多晶硅；所述栅间介质膜213的材料为氧化硅、氮化硅或氮氧化硅中的一种或多种，本实施例中，所述栅间介质膜213为氧化硅层-氮化硅层-氧化硅层(ONO，Oxide-Nitride-Oxide)的叠层结构；所述控制栅导电膜214的材料为多晶硅或掺杂的多晶硅。
所述字线层206的材料为多晶硅、掺杂的多晶硅或导电金属，导电金属例如为铜、铝、钨、钛或氮化钛等。本实施例中，所述字线层206的材料为浮栅导电膜212和控制栅导电膜214的材料不同，可以采用导电金属作为字线层206的材料。
本实施例中，在高于存储栅极膜顶部的字线层206侧壁表面还形成有存储侧墙207。所述存储侧墙207的材料与第一介质层205的材料不同，本实施例中，所述第一介质层205的材料为氮化硅，所述存储侧墙207的材料为氧化硅。
在一具体实施例中，形成所述存储栅极膜、第一介质层205、字线层206、以及存储侧墙207的工艺步骤包括：在所述存储区201基底200表面、逻辑区202基底200表面、以及隔离区表面形成存储栅极膜；刻蚀去除位于逻辑区202基底200表面以及第二隔离区252表面的存储栅极膜，且还刻蚀去除第一隔离区251表面的部分或全部存储栅极膜；接着，在所述存储栅极膜表面形成介质膜，所述介质膜覆盖存储栅极膜侧壁表面、第一隔离区251表面、第二隔离区252表面、以及逻辑区202基底200表面；图形化位于存储区201的介质膜形成第一介质层205，直至暴露出存储栅极膜顶部表面；在所述存储区201的第一介质层205侧壁表面形成存储侧墙207；以所述存储侧墙207为掩膜，刻蚀相邻存储侧墙207暴露出的存储栅极膜，直至暴露出存储区201基底200表面，在所述存储区201上方形成开口；接着，形成填充满所述开口的字线层206；刻蚀去除位于逻辑区202基底200表面以及第二隔离区252表面的介质膜。
参考图8，形成覆盖所述第一介质层205表面、字线层206表面、第二隔离区252表面、以及逻辑区202基底200表面的逻辑栅极膜。
所述逻辑栅极膜为后续形成逻辑器件的逻辑栅极结构提供工艺基础。采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺，形成所述逻辑栅极膜。本实施例中，所述第二隔离区252的逻辑栅极膜顶部高于逻辑区202的逻辑栅极膜顶部，所述第二隔离区252的逻辑栅极膜的厚度大于存储区201的逻辑栅极膜的厚度。
所述逻辑栅极膜包括逻辑栅介质膜221、以及位于逻辑栅介质膜221表面的逻辑栅导电膜222。本实施例中，所述逻辑栅介质膜221的材料为氧化硅，所述逻辑栅导电膜222的材料为多晶硅。
参考图9，在所述逻辑栅极膜表面形成第二介质层253；去除所述存储区201以及隔离区的第二介质层253，保留逻辑区202的逻辑栅极膜表面的第二介质层253。
所述第二介质层253起到保护逻辑区202的逻辑栅极膜的作用。本实施例中，所述第二介质层253顶部高于存储区201的第一介质层205顶部，后续采用化学机械研磨工艺和回刻蚀工艺相结合，去除存储区201的逻辑栅极膜。
在本发明另一实施例中，后续仅采用化学机械研磨工艺去除存储区的逻辑栅极膜时，在去除存储区的逻辑栅极膜的工艺过程中，所述第二介质层作为研磨工艺的停止层。因此，所述逻辑区的第二介质层顶部低于存储区的第一介质层顶部；或者，所述逻辑区的第二介质层顶部与存储区的第一介质层齐平。
本实施例中，所述第二介质层253位于整个逻辑区202表面，在其他实施例中，所述第二介质层253可以位于部分逻辑区的逻辑栅极膜的顶部表面。本实施例中，所述第二介质层253的材料为氮化硅。
参考图10，去除存储区201的逻辑栅极膜以及第一介质层205顶部表面的逻辑栅极膜，保留第二隔离区252的逻辑栅极膜。
采用化学机械研磨工艺，研磨去除高于第二介质层253顶部的逻辑栅极膜；接着，采用回刻蚀工艺，刻蚀去除高于第一介质层205顶部的逻辑栅极膜。本实施例中，由于第二介质层253暴露出第二隔离区252的逻辑栅极膜表面，因此，在研磨去除存储区201的逻辑栅极膜以及第一介质层205顶部表面的逻辑栅极膜的过程中，还研磨去除第二隔离区252的部分厚度的逻辑栅极膜。由于第二隔离区252的逻辑栅极膜厚度大于存储区201的逻辑栅极膜厚度，因此当存储区201的逻辑栅极膜被研磨去除时，第二隔离区252仍被部分厚度的逻辑栅极膜覆盖。
在另一实施例中，第二介质层顶部低于存储区的第一介质层顶部或者与第一介质层顶部齐平时，去除所述存储区的逻辑栅极膜顶部表面和逻辑栅极膜的方法包括：采用化学机械研磨工艺，研磨去除高于第一介质层顶部的逻辑栅极膜。
参考图11，去除所述第一介质层205(参考图10)和第二介质层253(参考图10)；形成覆盖所述字线层206表面、存储栅极膜表面、第二隔离区252的逻辑栅极膜的顶部和侧壁表面、第一隔离区251表面、以及逻辑区202的逻辑栅极膜表面的初始掩膜层301。
具体的，刻蚀去除所述第一介质层205，暴露出存储栅极膜顶部表面，还暴露出第一隔离区251表面。
本实施例中，所述第一介质层205的材料为氮化硅，所述第二介质层253的材料为氮化硅，采用湿法刻蚀工艺刻蚀去除所述第一介质层205和第二介质层253，所述湿法刻蚀工艺采用的刻蚀液体为热磷酸溶液。
采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺，形成所述初始掩膜层301。所述初始掩膜层301的材料为氧化硅、氮化硅、氮氧化硅、碳氮氧化硅或氮化硼中的一种或多种。
本实施例中，所述初始掩膜层301的材料为氮化硅，采用化学气相沉积工艺形成所述初始掩膜层301。
参考图12，在所述第二隔离区252的逻辑栅极膜顶部和侧壁表面、第一隔离区251表面、存储栅极膜表面、字线层206表面、以及部分逻辑区202的逻辑栅极膜顶部表面形成图形化掩膜层302。
所述图形化掩膜层302的材料为氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅或氮化硼。本实施例中，所述图形化掩膜层302的材料为氮化硅。
所述图形化掩膜层302起到保护存储栅极膜、字线层206以及第一隔离区251的作用，所述图形化掩膜层302还起到保护第二隔离区252的逻辑栅极的作用，并且，所述图形化掩膜层302还作为后续刻蚀逻辑区202的逻辑栅极膜形成逻辑栅极结构的掩膜。
所述图形化掩膜层302覆盖第二隔离区252的逻辑栅极膜部分或全部顶部。本实施例中，以所述图形化掩膜层302覆盖第二隔离区252的全部逻辑栅极膜顶部为例。
为了使得在后续刻蚀形成逻辑栅极结构的刻蚀工艺过程中，所述第二隔离区252的图形化掩膜层302不会被过度消耗，所述第二隔离区252的逻辑栅极膜顶部的图形化掩膜层302的宽度不宜过小。为此，所述图形化掩膜层302覆盖第二隔离区252的部分逻辑栅极膜顶部时，在平行于存储区201指向逻辑区202的方向上，位于第二隔离区252的逻辑栅极膜顶部的图形化掩膜层302的宽度范围为大于最小特征尺寸。
具体的，形成所述图形化掩膜层302的工艺步骤包括：在所述初始掩膜层301(参考图11)表面形成第二图形层，所述第二图形层横跨存储区201以及第一隔离区251，还覆盖部分或全部第二隔离区252，且所述第二图形层还位于逻辑区202的部分初始掩膜层301顶部表面；以所述第二图形层为掩膜，刻蚀去除被所述第二图形层暴露出的初始掩膜层301，形成所述图形化掩膜层302。
参考图13，以所述图形化掩膜层302为掩膜，刻蚀逻辑区202的逻辑栅极膜直至暴露出逻辑区202基底200表面，形成逻辑栅极结构，且在形成逻辑栅极结构后，第二隔离区252剩余逻辑栅极膜为支撑结构，第二隔离区252的图形化掩膜层302覆盖支撑栅结构表面。
刻蚀所述逻辑区202的逻辑栅极膜的工艺为干法刻蚀工艺，例如为反应离子刻蚀工艺或等离子体刻蚀工艺。所述逻辑栅极结构包括：逻辑栅介质层231、以及位于逻辑栅介质层231表面的逻辑栅导电层232。
在刻蚀形成逻辑栅极结构的工艺过程中，位于第二隔离区252的逻辑栅极膜顶部始终被图形化掩膜层302覆盖，当存储栅极结构形成之后，第二隔离区252的逻辑栅极膜被保留作为支撑栅结构。
所述支撑栅结构的宽度尺寸与位于第二隔离区252的逻辑栅极膜顶部的图形化掩膜层302的宽度尺寸有关。本实施例中，在平行于存储区201指向逻辑区202的方向上，所述支撑栅结构的宽度范围为大于最小特征尺寸。
参考图14，去除所述图形化掩膜层302(参考图13)。
具体的，去除位于存储区201以及逻辑区202的图形化掩膜层302，还去除位于支撑栅结构表面的图形化掩膜层302。
采用湿法刻蚀工艺刻蚀去除所述图形化掩膜层302。本实施例中，所述图形化掩膜层302的材料为氮化硅，湿法刻蚀工艺采用的刻蚀液体为磷酸溶液，其中，磷酸质量百分比为65％至85％，溶液温度为120摄氏度至200摄氏度。
由于第二隔离区252上方的图形化掩膜层302得到了支撑栅结构的支撑作用，因此，在去除图形化掩膜层302的过程中，所述第二隔离区252上方的图形化掩膜层302不会发生倒塌问题，从而防止了脱落源的产生，避免脱落的图形化掩膜层302对基底200或其他器件造成损伤，从而提高了半导体器件的生产良率。
参考图15，成覆盖所述逻辑栅极结构表面、逻辑区202基底200表面、支撑栅结构表面、以及第一隔离区251表面的第三图形层240。
在后续刻蚀存储栅极膜的工艺过程中，所述第三图形层240对逻辑区202以及第一隔离区251提供保护作用。
本实施例中，所述第三图形层240的材料为光刻胶材料。在一个具体实施例中，形成所述第三图形层204的工艺步骤包括：形成覆盖存储区201、逻辑区202以及隔离区的光刻胶膜；对所述光刻胶膜进行曝光处理以及显影处理，形成所述第三图形层240。
参考图16，刻蚀去除位于相邻字线层206之间的存储栅极膜直至暴露出存储区201基底200表面，形成存储栅极结构。
具体的，以所述第三图形层240(参考图15)为掩膜，刻蚀去除位于相邻字线层206之间的存储栅极结构直至暴露出存储区201基底200表面。接着，去除所述第三图形层240。
本实施例中，所述存储栅极结构包括：隧穿介质层241、位于隧穿介质层241表面的浮栅导电层242、位于浮栅导电层242表面的栅间介质层243、以及位于栅间介质层243表面的控制栅导电层244。
本实施例在形成存储器件和逻辑器件的工艺过程中，避免或减少了脱落源的产生，从而提高了半导体器件的生产良率。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底包括存储区、逻辑区、以及位于存储区和逻辑区之间的隔离区，所述隔离区包括与存储区相邻接的第一隔离区、以及与逻辑区相邻接的第二隔离区，所述存储区基底表面形成有存储栅极膜、以及位于存储栅极膜表面的第一介质层，所述第一介质层还位于第一隔离区表面且暴露出第二隔离区表面；
形成覆盖所述第一介质层表面、第二隔离区表面、以及逻辑区基底表面的逻辑栅极膜；
在所述逻辑栅极膜表面形成第二介质层；
去除所述存储区以及隔离区的第二介质层，保留逻辑区的逻辑栅极膜表面的第二介质层；
去除所述存储区的逻辑栅极膜以及第一介质层顶部表面的逻辑栅极膜，保留第二隔离区的逻辑栅极膜；
去除所述第一介质层和第二介质层；
在所述第二隔离区的逻辑栅极膜顶部和侧壁表面、第一隔离区表面、存储栅极膜表面、以及部分逻辑区的逻辑栅极膜顶部表面形成图形化掩膜层；
以所述图形化掩膜层为掩膜，刻蚀逻辑区的逻辑栅极膜直至暴露出逻辑区基底表面，形成逻辑栅极结构，且在形成逻辑栅极结构后，第二隔离区剩余逻辑栅极膜为支撑栅结构，第二隔离区的图形化掩膜层覆盖支撑栅结构表面；
去除所述图形化掩膜层。
2.如权利要求1所述的形成方法，其特征在于，所述图形化掩膜层覆盖第二隔离区的逻辑栅极膜部分或全部顶部；在形成所述逻辑栅极结构后，第二隔离区的部分或全部逻辑栅极膜为支撑栅结构。
3.如权利要求1所述的形成方法，其特征在于，所述图形化掩膜层覆盖第二隔离区的部分逻辑栅极膜顶部时，在平行于存储区指向逻辑区的方向上，位于第二隔离区的逻辑栅极膜顶部的图形化掩膜层的宽度范围为大于最小特征尺寸。
4.如权利要求1所述的形成方法，其特征在于，所述逻辑区的第二介质层顶部低于存储区的第一介质层顶部；或者，所述逻辑区的第二介质层顶部与存储区的第一介质层顶部齐平。
5.如权利要求4所述的形成方法，其特征在于，去除所述存储区的逻辑栅极膜以及第一介质层顶部表面的逻辑栅极膜的方法包括：采用化学机械研磨工艺，研磨去除高于第一介质层顶部的逻辑栅极膜。
6.如权利要求1所述的形成方法，其特征在于，所述逻辑区的第二介质层顶部高于存储区的第一介质层顶部；去除所述存储区的逻辑栅极膜顶部表面和逻辑栅极膜的方法包括：采用化学机械研磨工艺，研磨去除高于第二介质层顶部的逻辑栅极膜；接着，采用回刻蚀工艺刻蚀去除高于第一介质层顶部的逻辑栅极膜。
7.如权利要求1所述的形成方法，其特征在于，在去除存储区的逻辑栅极膜以及第一介质层顶部表面的逻辑栅极膜的过程中，还去除第二隔离区的部分厚度的逻辑栅极膜。
8.如权利要求1所述的形成方法，其特征在于，采用湿法刻蚀工艺刻蚀去除所述图形化掩膜层。
9.如权利要求1所述的形成方法，其特征在于，所述图形化掩膜层的材料为氮化硅、氮氧化硅、碳氮氧化硅或氮化硼。
10.如权利要求1所述的形成方法，其特征在于，形成所述图形化掩膜层的工艺步骤包括：形成覆盖所述第二隔离区的逻辑栅极膜顶部和侧壁表面、第一隔离区表面、存储栅极膜表面、以及逻辑区的逻辑栅极膜顶部表面的初始硬掩膜层；在所述初始硬掩膜层表面形成第二图形层；以所述第二图形层为掩膜，刻蚀去除部分逻辑区的部分初始硬掩膜层，形成所述图形化掩膜层。
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