CN104752428A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了半导体器件和制造半导体器件的方法。半导体器件包括：具有通过浅沟槽隔离(STI)区划分的第一有源区和第二有源区的衬底；位于STI区上的保护结构；位于第一有源区上的第一半导体结构；以及位于衬底的第二有源区上的第二半导体结构，第二半导体结构包括高k介电层和位于高k介电层上方的金属栅极层。用于制造半导体器件的方法是在形成第一半导体结构和第二半导体结构之前沉积高k介电层的工艺。本发明涉及半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
具有各种功能的诸如存储器、晶体管、电容器的半导体器件可以嵌入在同一集成电路(IC)中。因此，用于具有不同材料的不同半导体器件的制造工艺需要被设计和集成在一起。
存储器件通常嵌入在具有如互补金属氧化物半导体(CMOS)逻辑电路的外围电路的片上系统(SOC)集成电路中。一般来说，在存储结构中以及如p型金属氧化物半导体(MOS)、N型金属氧化物半导体(NMOS)、和CMOS逻辑电路的逻辑电路中具有易失性存储器或非易失性存储器(NVM)，易失性存储器诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)，非易失性存储器(NVM)包括只读存储器(ROM)和闪存。非易失性存储器通常包括堆叠栅极结构和分离栅极单元结构，堆叠栅极结构具有浮置栅极和直接设置在浮置栅极之上的控制栅极，分离栅极单元结构具有设置在浮置栅极之上但是与浮置栅极偏移的控制栅极。分离栅极单元通常包括称为选择栅极的额外的栅极，选择栅极涉及相对复杂的制造加工操作。在这方面，将分离栅极存储单元集成到SOC上需要利用更多掩模或分划板和更高成本的额外的光刻步骤。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种用于制造半导体器件的方法，包括：提供衬底，所述衬底具有依次彼此邻近的第一有源区、伪区和第二有源区；在所述衬底上方沉积高k堆叠件和第一介电层；去除所述第一有源区上方的所述第一介电层和所述高k堆叠件以及去除所述衬底的所述伪区的部分以在紧邻所述伪区和所述第二有源区的边界的所述伪区上形成所述高k堆叠件的侧壁；在所述伪区上方形成紧邻所述高k堆叠件的侧壁的保护间隔件；在衬底表面上沉积第一中间层并且在所述第一中间层和所述第一介电层上方沉积导电栅极堆叠件；去除位于紧邻所述保护间隔件的所述伪区的部分上的所述导电栅极堆叠件和所述第一中间层以及位于所述高k堆叠件上的所述导电栅极堆叠件和所述第一介电层；在所述第一有源区上形成第一半导体结构；以及在所述第二有源区上形成第二半导体结构。
在上述方法中，在所述衬底上方沉积所述高k堆叠件和所述第一介电层包括：在所述衬底上方沉积第二中间层；在所述第二中间层上方沉积高k介电层；在所述高k介电层上方沉积蚀刻停止层；在所述蚀刻停止层上方沉积第一导电层；在所述第一导电层上方沉积第一保护层；以及在所述第一保护层上方沉积所述第一介电层。
在上述方法中，在所述伪区上方形成紧邻所述高k堆叠件的侧壁的所述保护间隔件中，所述保护间隔件的高度在所述第一保护层至所述衬底的高度之间以密封所述第一导电层和所述高k介电层。
在上述方法中，在所述衬底表面上沉积所述第一中间层并且在所述第一中间层和所述第一介电层上方沉积所述导电栅极堆叠件包括：在所述衬底表面上沉积所述第一中间层；在所述第一中间层和所述第一介电层上方沉积第二导电层；以及在所述第二导电层上方沉积第二保护层。
在上述方法中，在所述第一有源区上形成所述第一半导体结构包括：在所述第一有源区上形成第一栅极堆叠件和在所述伪区上形成第三栅极堆叠件；在栅极堆叠件、所述高k堆叠件、所述保护间隔件和所述衬底上方沉积第一存储堆叠件；蚀刻所述第一存储堆叠件的部分以形成紧邻堆叠件的多个第一侧壁间隔件；以及蚀刻所述第一存储堆叠件的部分以形成多个第二存储堆叠件。
在上述方法中，在所述第二有源区上形成所述第二半导体结构包括：蚀刻所述高k堆叠件以在所述衬底上的所述第二有源区上形成第二栅极堆叠件和在紧邻所述第二有源区的所述伪区上形成第四栅极堆叠件；在所述衬底上形成紧邻所述栅极堆叠件和存储堆叠件的多个第二侧壁间隔件；在所述衬底的所述第一有源区和所述第二有源区上的第二侧壁间隔件之间形成多个掺杂区；在所述衬底上方沉积第一层间介电层；平坦化所述半导体器件以暴露所述栅极堆叠件中的导电层；通过将所述第一导电层替换成第二栅极结构中的金属栅极层，形成高k金属栅极结构；在所述半导体器件上方沉积第二层间介电层；形成至所述掺杂区的多个接触件；以及在所述第二层间介电层上方沉积金属层。
根据本发明的另一方面，还提供了一种半导体器件，包括：衬底，具有通过浅沟槽隔离(STI)区划分的第一有源区和第二有源区；保护结构，形成在所述衬底的所述第二有源区的边界处的STI区的上方，包括具有高k介电层的第一伪栅极堆叠件和紧邻所述第一伪栅极堆叠件的保护间隔件；第一半导体结构，形成在所述衬底的所述第一有源区上方，包括具有第一中间层和位于所述第一中间层上方的第二导电层的第一栅极结构；以及第二半导体结构，形成在所述衬底的第二有源区上方，包括高k介电层和位于所述高k介电层上方的金属栅极层。
在上述半导体器件中，所述保护结构还包括：紧邻所述保护间隔件的存储结构；以及紧邻所述第一伪栅极堆叠件的第二侧壁间隔件。
在上述半导体器件中，还包括：伪结构，形成在所述STI区上方，邻近所述第一半导体结构，包括：第二伪栅极堆叠件；紧邻所述第二伪栅极堆叠件的存储结构；紧邻所述第二伪栅极堆叠件的另一侧的第二介电层；以及紧邻所述第二介电层的第二侧壁间隔件。
在上述半导体器件中，所述保护结构和所述伪结构的宽度均在从约0.1μm至约0.4μm的范围内。
在上述半导体器件中，所述第一半导体结构包括存储结构、透镜、传感器、放大器、振荡器、发光二极管或它们的组合。
在上述半导体器件中，所述第一半导体结构包括动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、非易失性存储器或它们的组合。
在上述半导体器件中，所述非易失性存储器包括闪存。
在上述半导体器件中，所述第二半导体结构包括p型金属氧化物半导体(PMOS)、n型金属氧化物半导体(NMOS)、互补金属氧化物半导体(COMS)或它们的组合。
根据本发明的又一方面，还提供了一种半导体器件，包括：衬底，具有通过浅沟槽隔离(STI)区划分的第一有源区和第二有源区；保护结构，形成在邻近所述衬底的第二有源区的所述STI区的上方，包括具有高k介电层的第一伪栅极堆叠件和紧邻所述第一伪栅极堆叠件的保护间隔件；伪结构，具有形成在所述衬底的所述STI区上方的第二伪栅极堆叠件；存储器件，位于所述衬底的所述第一有源区上；以及逻辑器件，位于所述衬底的所述第二有源区上。
在上述半导体器件中，所述存储器件包括薄膜分离栅极闪存。
在上述半导体器件中，所述逻辑器件包括高k介电层金属栅极结构。
在上述半导体器件中，所述高k介电层金属栅极结构包括高压氧化物层。
在上述半导体器件中，所述保护结构还包括：存储结构，紧邻所述保护间隔件；以及第二侧壁间隔件，紧邻所述第一伪栅极堆叠件。
在上述半导体器件中，所述伪结构包括：存储结构，紧邻所述第二伪栅极堆叠件；第二介电层，紧邻所述第二伪栅极堆叠件的另一侧；以及第二侧壁间隔件，紧邻所述第二介电层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的一些实施例的半导体器件的截面图；
图2至图16是根据本发明的各个实施例的半导体器件在制造的各个阶段的截面图；以及
图17是根据本发明的各个实施例的半导体器件的截面图。
具体实施方式
应当理解，以下公开内容提供了许多用于实施本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚的目的可以以不同比例任意地绘制各个部件。
如本文中所使用的，术语“包括”、“包含”、“具有”、“含有”、“涉及”等将被理解为开放式的，即，意为包括但不限于。
除非上下文中另有明确指示，否则本文中使用的单数形成“一个”、“一”、“所述”包括多个参照对象。因此，例如，除非上下文中另有明确指示，否则参考介电层包括具有两个以上这种介电层的实施例。在整个说明书中参考“一个实施例”或“实施例”是指结合该实施例描述的特定部件、结构或特征包括在本发明的至少一个实施例中。因此，在整个说明书的各个位置处出现的短语“在一个实施例中”或“在实施例中”不必全部是指同一个实施例。此外，特定的部件、结构或特征可以以任何合适的方式组合在一个或多个实施例中。应当理解，以下附图并非按比例绘制的；相反，这些图旨在用于说明。
很多的研究和开发一直致力于不同的半导体器件的工艺集成。半导体器件制造工艺可以包括存储器件和逻辑器件，例如，具有多晶硅栅极的NVM和具有高k介电层和金属栅极(HKMG)的CMOS，其中存储器件形成在逻辑器件形成之前。在形成存储器件之后，在逻辑器件中沉积高k介电层。因此，在形成高k介电层之前，需要覆盖存储器件。此后，当形成逻辑结构时，需要去除在存储器件上方形成的覆盖层和高k介电层。然而，上述工艺需要两个额外的掩模，以去除层从而使存储器件和逻辑器件分隔开。第一掩模用于蚀刻残存在逻辑器件和存储器件之间的高k介电层和将存储器件和逻辑器件分隔开，第二掩模用于去除覆盖层以暴露存储器件。额外的掩模意味着额外的时间和成本，也对形成的逻辑结构带来了污染问题。
因此，根据本发明的各个实施例，提供了一种用于制造半导体器件的方法，其中，在该方法中，在形成存储器件之前，进行形成高k介电层的操作。在根据本发明的实施例的方法中，不需要上述的两个掩模而需要一个掩模；因此能够避免污染问题。此外，根据本发明的各个实施例提供了形成半导体器件的机制。
图1是根据本发明的各个实施例的半导体器件的截面图。该半导体器件100的特征是在不同的半导体结构的两个有源区210、220之间具有一个保护结构1580。在本发明的各个实施例中，半导体器件100也包括邻近保护结构1580的伪结构1570。在本发明的各个实施例中，该半导体器件100包括衬底200、保护结构1580、存储器件1560和逻辑器件1620，存储器件1560包括1560A和1560B，逻辑器件1620包括1620A和1620B。衬底200具有通过浅沟槽隔离(STI)区240分开的有源区210和有源区220。衬底200也包括各个掺杂区1410，诸如n阱和p阱。在有源区220的边界处的STI区240上方形成保护结构1580。在衬底200的有源区210上方形成存储器件1560。在衬底200的有源区220上方形成逻辑器件1620。存储器件1560和逻辑器件1620是形成作为半导体器件100的一部分的器件。例如，半导体器件100可以包括闪存和/或其他逻辑电路、诸如P沟道场效应晶体管(PFET)、N沟道FET(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高电压晶体管、高频晶体管、其他存储单元的有源器件，和诸如电阻器、电容器和电感器的无源部件或它们的组合。在本发明的各个实施例中，半导体器件100还包括设置在保护结构1580和存储器件1560之间的伪结构1570。在邻近有源区210的STI区240上方形成伪结构1570。
在本发明的各个实施例中，存储器件1560可以包括易失性存储器或非易失性存储器或它们的组合，易失性存储器包括DRAM、SRAM，非易失性存储器包括ROM和闪存，并且逻辑器件1620可以包括p型金属氧化物半导体(PMOS)、n型金属氧化物半导体(NMOS)、互补金属氧化物半导体(CMOS)或它们的组合。
在本发明的各个实施例中，存储器件1560包括中间层610和位于中间层610上方的导电层620，其中导电层620包括多晶硅。逻辑器件1620包括高k介电层320和位于高k介电层320上方的金属栅极层1610。在本发明的各个实施例中，存储器件1560是薄膜分离栅极闪存，并且逻辑器件1620是包括高k介电层和金属栅极(HKMG)结构的CMOS。
在本发明的各个实施例中，在嵌入系统中形成存储器件1560和逻辑器件1620之前，在用于形成高k介电层320的工艺期间形成保护结构1580以将位于不同的有源区210，220上的存储器件1560和逻辑器件1620分隔开。保护结构1580可以在制造工艺期间保护逻辑器件1620。在本发明的各个实施例中，保护结构1580包括具有高k介电层320的伪栅极堆叠件1540和紧邻伪栅极堆叠件1540的保护间隔件500。在本发明的各个实施例中，保护结构1580还包括紧邻保护间隔件500的存储结构1550和紧邻伪栅极堆叠件1540的侧壁间隔件1310。存储结构1550是在形成存储结构的相同的操作中形成的。伪栅极堆叠件1540包括位于衬底200上方的中间层310、位于中间层310上方的高k介电层320、位于高k介电层320上方的蚀刻停止层330、以及位于蚀刻停止层330上方的导电层340。存储结构1550包括位于衬底200上方的具有L形的存储层910、位于存储层910上方的具有L形的导电层920、以及位于导电层920上方的保护层930。存储层910包括纳米点存储层和夹住纳米点存储层的两个氧化物层(其中，夹层结构在图中只表示为一个存储层)。紧邻伪栅极堆叠件1540的保护间隔件500在制造工艺中是有用的结构，保护间隔件500保护在有源区220上方形成的结构在存储器件1560的形成期间不受污染，以及也在形成逻辑器件1620时，防止残存物越过保护间隔件500而污染其他器件。保护结构的长度L1是在从约0.1μm到约0.4μm的范围内。
在本发明的各个实施例中，存储器件1560包括栅极结构1510、紧邻栅极结构1510的存储结构1550、和位于栅极结构1510的另一侧的侧壁上的介电层1110、分别紧邻存储结构1550和介电层1110的两个侧壁间隔件1310。栅极结构1510包括位于衬底200上方的中间层610和位于中间层610上方的导电层620。
在本发明的各个实施例中，逻辑器件1620包括位于衬底200上方的中间层310、位于中间层310上方的高k介电层320、位于高k介电层320上方的蚀刻停止层330、位于蚀刻停止层330上方的金属栅极层1610、以及紧邻金属栅极层1610的位于衬底200上的两个侧壁间隔件1310。
在本发明的各个实施例中，存储器件1560和逻辑器件1620还包括掺杂区1410，掺杂区1410包括作为源极/漏极区的轻掺杂区和重掺杂区。在本发明的各个实施例中，该半导体器件100还包括位于衬底200上且位于存储器件1560、逻辑器件1620、伪结构1570和保护结构1580之间的层间介电层1590。层间介电层1630位于层间介电层1590、存储器件1560、逻辑器件1620、保护结构1580和伪结构1570上面。金属层1640位于介电层1630上面。多个接触件1650连接掺杂区1410和金属层1640。
在本发明的各个实施例中，伪结构1570形成为紧邻STI区240上方的保护结构1580。伪结构1570可有助于限定存储器件1560的边界，并且也在CMP工艺中用作抛光停止件以防止STI区240过抛光。伪结构1570包括伪栅极堆叠件1520、位于伪栅极堆叠件1520的一侧的介电层1110、位于伪栅极堆叠件1520的另一侧的存储结构1550、以及紧邻介电层1110的侧壁间隔件1310。伪栅极堆叠件1520包括中间层610和位于中间层610上方的导电层620。伪结构1570可以在形成存储器件1560和逻辑器件1620的相同的操作中形成，因此不需要额外的掩模。同时，伪结构1570可能不具有导电性。伪结构1570的长度L2在从约0.1μm到约0.4μm的范围内。伪结构1570将会浪费布局设计裕度，所以较小的长度是更好的。由于制造工艺的限制，最小长度现在为约0.1μm。
图2至图16是根据本发明的各个实施例的制造半导体器件100的各个阶段的截面图。参考图2，提供衬底200。衬底200包括半导体材料，如硅、锗、碳、如III-V或II-VI族材料的另一种半导体材料、或它们的组合。衬底200包括浅沟槽隔离(STI)区240，浅沟槽隔离(STI)区240将衬底200划分为三个区域，包括有源区210、伪区230和有源区220，有源区210、伪区230和有源区220按照顺序彼此相邻，并且伪区230的区域与STI区240相同。STI区240是由传统的光刻和蚀刻步骤形成的，例如，反应离子蚀刻(RIE)，接着是沉积方法，如低压化学汽相沉积(LPCVD)或等离子体增强化学汽相沉积(PECVD)以用包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料、或它们的组合的材料填充浅沟槽。
在图3中，在包括有源区210、伪区230和有源区220的整个衬底200上方沉积包括高k介电层320的高k堆叠件380和介电层360。位于有源区220上方的高k堆叠件380的部分可以在以下操作中形成为逻辑器件。高k介电层320的部分最后将持续在HKMG结构中。在整个衬底200上方沉积高k堆叠件380，随后去除部分高k堆叠件380，比在形成的存储器件上方沉积高k堆叠件380以及比去除存储器件和逻辑器件之间的高k堆叠件的部分容易得多。高k堆叠件380包括位于衬底200上面的中间层310、位于中间层310上面的高k介电层320、位于高k介电层320上面的蚀刻停止层330、位于蚀刻停止层330上面的导电层340、以及位于导电层340上面的保护层350。介电层360设置在保护层350上方。通过包括LPCVD、PECVD、原子层沉积(ALD)、旋涂、溅射或其他合适的方法的沉积方法来设置这些层。在本发明的各个实施例中，中间层310包括氧化硅、氮氧化硅、或低k材料。高k介电层320包括高k材料，如氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、以及它们的组合。蚀刻停止层330包括氮化钛(TiN)。导电层340包括非掺杂的多晶硅。保护层350包括作为硬掩模的氮化硅(SiN)。介电层360包括氧化硅。在本发明的各个实施例中，中间层310的厚度是在从至约的范围内，高k介电层320是在从至约的范围内，蚀刻停止层330是在从至约的范围内，导电层340是在从至约的范围内，保护层350是在从至约的范围内，和介电层360是在从至约的范围内。位于有源区220上方的中间层310、高k介电层320、蚀刻停止层330的部分可以变成逻辑器件中的金属栅极结构的部分。并且导电层340可以是在后续操作中由金属层代替以形成具有HKMG结构的逻辑器件的伪栅电极。
参考图4，位于有源区210上方的介电层360和高k堆叠件380以及靠近伪区230和有源区220的边界的伪区230的部分已被蚀刻掉，从而在靠近伪区230和第二有源区220的边界的伪区230上形成高k堆叠件380的侧壁400。高k堆叠件380覆盖有源区220以形成逻辑器件以及覆盖部分伪区230以形成保护结构。蚀刻工艺可以是干蚀刻工艺或湿蚀刻工艺。与蚀刻存储器件和逻辑器件之间的高k堆叠件或高k介电层320的工艺相反，此处使用毯式蚀刻工艺简单，而不会污染器件。
参考图5，紧邻伪区230上方的高k堆叠件380的侧壁400形成保护间隔件500。保护间隔件500的宽度是在从约5nm至约50nm的范围内。保护间隔件500的高度介于保护层350至衬底200的高度之间，从而密封和保护导电层340和高k介电层320在存储器件的形成期间不被污染。在本发明的各个实施例中，保护间隔件500的高度是在从约到约的范围内。保护间隔件500包括氮化硅(SiN)，并且可以通过例如ALD或LPCVD的沉积工艺和蚀刻工艺形成。因为公开的工艺是在形成存储器件之前形成高k介电层，形成的高k介电层320需要由保护间隔件500密封以防止在后续操作期间的污染问题。保护间隔件500最后将位于半导体器件100中，成为保护结构的一部分。
参考图6，将中间层610沉积在衬底200上并且将导电栅极堆叠件640沉积在中间层610和介电层360上方。中间层610包括氧化硅、氮氧化硅、或低k材料并且是由原位蒸汽生成(ISSG)或其他合适的沉积方法形成的。该导电栅极堆叠件640包括位于中间层610上面的导电层620和位于导电层620上面的保护层630。可以通过如LPCVD的先前描述的方法沉积导电层620和保护层630。在本发明的各个实施例中，该导电层620包括掺杂的多晶硅并且保护层630包括作为硬掩模的氮化硅。形成导电栅极堆叠件以形成存储器件。在本发明的各个实施例中，该中间层610的厚度是在从约至约范围内，导电层620是在从约至约的范围内，以及保护层630是在从约至约的范围内。
参考图7，位于紧邻保护间隔件500的部分伪区230上的导电栅极堆叠件640和中间层610以及位于高k堆叠件380上的导电栅极堆叠件640和介电层360已被去除。形成位于有源区210上的导电栅极堆叠件640和中间层610的部分以形成存储器件的栅极结构。在各个实施例中，导电栅极堆叠件640和中间层610的部分可以留在伪区230上以形成伪结构。高k堆叠件380覆盖有源区220以形成逻辑器件，并且覆盖伪区230的部分以形成保护结构。去除工艺是各向同性蚀刻以蚀刻掉紧邻保护间隔件500的导电栅极堆叠件640和中间层610以暴露出衬底200，以及蚀刻导电栅极堆叠件640和介电层360以降低高k堆叠件380和导电栅极堆叠件640之间的高度差。各向同性蚀刻包括湿蚀刻、化学干蚀刻(CDE)、和其他传统的各向同性蚀刻方式。在本发明的一些实施例中，可完全去除伪区230上方的导电栅极堆叠件640和中间层610的部分。因此与示出的实施例相比，在后续操作中将不形成伪结构。
图8至图11是在有源区210上形成存储器件的各个阶段的截面图，并且示出了在有源区210上形成存储器件的制造操作。在本发明的各个实施例中，存储器件可以包括多晶硅栅电极。在各个实施例中，存储器件是分离栅极薄膜闪存。参考图8，在本发明的各个实施例中，在有源区210上形成包括810A、810B的栅极堆叠件810并且在伪区230上形成栅极堆叠件820。在有源区210上的有源区210和伪区230的边界处形成栅极堆叠件810B。在有源区210上形成栅极堆叠件810和在伪区230上形成栅极堆叠件820的工艺包括本领域已知的光刻和蚀刻。栅极堆叠件820可以保护伪区230在后续工艺中不被过蚀刻。栅极堆叠件810A、810B、820包括位于衬底上的中间层610、位于中间层610上方的导电层620、以及位于导电层620上方的保护层630。
参考图9，在栅极堆叠件810，820、高k堆叠件380、保护间隔件500、和衬底200上方设置存储堆叠件940。存储堆叠件940包括位于衬底200的整个表面上方的存储层910、位于存储层910上方的导电层920、以及在整个导电层920上方沉积的保护层930。存储层910包括纳米点存储层和夹住纳米点存储层的两个氧化物层(其中，夹层结构在图中只表示为一个存储层910)以用于分离栅极薄膜结构。存储层910也可以包括用于NVM的氧化物-氮化物-氧化物(ONO)堆叠件。在本发明的各个实施例中，存储层910包括氧化硅和硅纳米晶体点，导电层920包括掺杂的多晶硅，并且保护层930包括作为硬掩模的氮化硅。可以以先前描述的方式沉积存储堆叠件940。在一些实施例中，可以在沉积工艺中加入退火工艺。在各个实施例中，存储层910的厚度是在从约至约的范围内，导电层920是在从约至约的范围内，并且保护层930是在从约至约的范围内。
参考图10，紧邻堆叠件810、820、380形成多个侧壁间隔件1010。蚀刻存储堆叠件940的部分，包括位于衬底200的表面上以及堆叠件810、820、380的上表面上的导电层920和保护层930的部分以在堆叠件810、820、380的侧壁上形成L形导电层920和侧壁间隔件1010。形成侧壁间隔件1010的工艺包括本领域已知的光刻和蚀刻。在本发明的一些实施例中，通过沉积和蚀刻工艺在侧壁间隔件1010的侧壁上形成包括氮化硅的多个密封间隔件(图中未示出)以保护导电层920。
参考图11，根据本发明的各个实施例，紧邻堆叠件810、820、380的一个侧壁形成多个存储堆叠件1120。通过包括光刻和蚀刻的操作去除存储堆叠件940的部分以限定源极/漏极区。在毯式蚀刻存储层910之后形成存储堆叠件1120和留下介电层1110。介电层1110包括氧化硅。蚀刻工艺可以为湿蚀刻、干蚀刻、CDE、反应离子蚀刻(RIE)、或它们的组合。存储堆叠件1120包括位于衬底200上方且紧邻堆叠件810、820、380的一个侧壁的具有L形的存储层910、位于存储层910上方的具有L形的导电层920以及位于导电层920上面的侧壁间隔件1010，其中，导电层920是存储器件的控制栅极。存储堆叠件1120可以形成在堆叠件810、820、380的任一侧壁上。薄膜分离栅极存储器件的主要结构形成于该操作中。在一些实施例中，可以不形成栅极堆叠件820。在本发明的各个实施例中，薄膜分离栅极存储器件可以是其他的存储器件，不限于所示的实施例。
图12至图16是在有源区220上形成逻辑器件的各个阶段的截面图，包括在有源区220上形成逻辑器件的制造操作。在本发明的各个实施例中，逻辑器件可以包括高k介电层和金属栅极。在本发明的各个实施例中，该逻辑器件是CMOS。参考图12，根据本发明的各个实施例，通过蚀刻高k堆叠件380的部分形成包括1230A和1230B的栅极堆叠件1230以及栅极堆叠件1220。蚀刻高k堆叠件380以在衬底200上的有源区220上方形成栅极堆叠件1230以及在紧邻有源区220的伪区230上方形成栅极堆叠件1220包括本领域已知的光刻和蚀刻工艺以蚀刻有源区220上的介电层1110和高k堆叠件380的部分。栅极堆叠件1230和栅极堆叠件1220包括高k堆叠件380和位于高k堆叠件380上面的介电层1110。
参考图13，紧邻衬底200上的栅极堆叠件810、820、1220、1230和存储堆叠件1120形成多个侧壁间隔件1310。通过如前所述的光刻、沉积和蚀刻工艺形成包括氮化硅的侧壁间隔件1310。形成侧壁间隔件1310以在后续操作中保护栅极堆叠件和存储堆叠件。
参考图14，在衬底200的有源区210和有源区220上的侧壁间隔件1310之间形成包括1410A和1410B的多个掺杂区1410。使用用于PFET的砷或磷或用于NFET的硼或BF2进行离子注入工序，随后通过快速热退火(RTA)或激光退火(LSA)工序活化源极/漏极掺杂剂来形成掺杂区1410。在本发明的各个实施例中，在掺杂区1410上形成多个硅化镍(NiSi)区(图中未示出)。
参考图15，根据本发明的各个实施例中，在衬底200上方沉积层间介电层1590之后，平坦化半导体器件100。层间介电层1590包括氧化硅或硼磷硅酸盐玻璃(BPSG)并通过如LPCVD、PECVD的沉积方法或其他合适的方法形成。在本发明的各个实施例中，在层间介电层1590和衬底200之间以及层间介电层1590和侧壁间隔件1310之间沉积氧化物层(图中未示出)。在本发明的各个实施例中，在沉积层间介电层1590之前，沉积抗张SiN蚀刻停止层(图中未示出)。通过化学机械抛光(CMP)工艺平坦化半导体器件100的上表面以暴露栅极堆叠件中的导电层340、620。在半导体器件100的平坦化之后，在衬底200的有源区210上形成包括1560A和1560B的存储器件1560。在衬底200的伪区230上方形成伪结构1570和保护结构1580。并且在衬底200的有源区220上形成栅极结构1530。
伪结构1570包括伪栅极堆叠件1520、位于伪栅极堆叠件1520的一侧的介电层1110、位于伪栅极堆叠件1520的另一侧的存储结构1550、以及紧邻介电层的侧壁间隔件1310。伪栅极堆叠件1520包括中间层610和位于中间层610上方的导电层620。存储结构1550是平坦化之后的存储堆叠件1120。在本发明的一些实施例中，伪结构1570不包括在半导体器件100中。
保护结构1580包括具有高k介电层320的伪栅极堆叠件1540和紧邻伪栅极堆叠件1540的保护间隔件500。在本发明的各个实施例中，保护结构1580还包括紧邻保护间隔件500的存储结构1550、以及紧邻伪栅极堆叠件1540的侧壁间隔件1310。伪栅极堆叠件1540是平坦化之后的栅极堆叠件1220，伪栅极堆叠件1540包括位于衬底200上方的中间层310、位于中间层310上方的高k介电层320、位于高k介电层320上方的蚀刻停止层330以及位于蚀刻停止层330上方的导电层340。
存储器件1560包括栅极结构1510、紧邻栅极结构1510的存储结构1550、以及位于栅极结构1510的另一侧的侧壁上的介电层1110、分别紧邻存储结构1550和介电层1110的两个侧壁间隔件1310。栅极结构1510包括位于衬底200上方的中间层610以及位于中间层610上方的导电层620。
栅极结构1530是平坦化之后的栅极堆叠件1230。栅极结构1530包括位于衬底200上方的中间层310、位于中间层310上方的高k介电层320、位于高k介电层320上方的蚀刻停止层330、以及位于蚀刻停止层330上方的导电层340。
参考图16，图16是根据本发明的各个实施例的半导体器件100的截面图。通过将栅极结构1530中的导电层340替换为金属栅极层1610而形成包括1620A和1620B的逻辑器件1620。替换工艺包括光刻、蚀刻栅极结构1530中的导电层340、沉积金属栅极层1610和金属CMP。金属栅极层1610包括铝、钨或其他合适的材料。逻辑器件1620包括位于衬底200上方的中间层310、位于中间层310上方的高k介电层320、位于高k介电层320上方的蚀刻停止层330、位于蚀刻停止层330上方的金属栅极层1610以及位于金属栅极层1610的两个侧壁上的两个侧壁间隔件1310。
在形成逻辑器件1620之后，在半导体器件100上方设置层间介电层1630。形成穿过层间介电层1630、1590的多个接触件1640。并且将金属层1650设置在层间介电层1630上方。层间介电层1630包括氧化硅或硼磷硅酸盐玻璃(BPSG)，并且是由诸如LPCVD、PECVD的沉积方法或其他合适的方法形成的。接触件1640将掺杂区1410连接至金属层1650。通过蚀刻层间介电层1640、1590，和然后沉积如钨、铝、钴或其他合适的材料的接触材料形成接触件1640。金属层1650包括铝、钨或其他合适的材料，并通过诸如LPCVD或PECVD的沉积工艺或其他合适的方法形成。
参考图17，图17是根据本发明的各个实施例的半导体器件100的截面图。与图16中示出的半导体器件100之间的差异在于：将图16中的半导体结构1620A中的中间层310和保护结构1580中的中间层310改变为包括氧化硅的高压氧化物层1710，以形成高k金属栅极结构1720A和伪栅极堆叠件1780。在本发明的各个实施例中，高压氧化物层的厚度是在从约至约的范围内，高k金属栅极结构1720A的栅极长度L3在从约0.5μm至约2μm的范围内，并且高k金属栅极结构1720A的栅极宽度(未在图中示出)在从约0.5μm至约1μm的范围内。具有高压氧化层1710的高k金属栅结构1720A可以为PMOS、NMOS或CMOS。
参考图16，在本发明的各个实施例中，半导体器件100不限于在有源区210上形成存储器件1560和在有源区220上形成逻辑器件1620。保护结构1580可以将有源区210上的具有不含高k介电层的多晶硅栅极结构的半导体结构与在有源区220上的具有HKMG结构的半导体结构分隔开。在本发明的各个实施例中，也可以在有源区210中形成诸如透镜、传感器、放大器、振荡器、和发光二极管的其他半导体结构。
本发明包括根据本发明的各个实施例的制造半导体器件的机制。在本发明的各个实施例中，该制造方法被称为先高k介电层，和后逻辑器件的工艺。“先”是指在形成存储器件和逻辑器件之前沉积用于逻辑器件的高k介电层。而“后”是指在形成存储器件之后形成逻辑器件。由于该方法是先高k介电层的工艺，它可以减少在制造期间用于将存储器件和逻辑器件分隔开的两个掩模，并且不具有由上述两个掩模引起的污染问题。为了使先高k介电层、后逻辑器件的工艺可用，增加保护间隔件以保护包括高k介电层的高k堆叠件，并且增加保护间隔件以将存储器件和逻辑器件分隔开。因此，通过该方法制造的半导体器件将具有紧邻逻辑器件的一个保护结构。保护结构包括保护间隔件和不含掺杂的多晶硅的导电层。在本发明的各个实施例中，该半导体器件还包括邻近保护结构的伪结构，其包括含有掺杂的多晶硅导电层的伪栅极堆叠件，其可以保护STI区不被过蚀刻。在本发明的各个实施例中，该方法可以形成具有逻辑器件的嵌入式分离栅极薄膜闪存器件以用于片上系统应用，逻辑器件包括HKMG结构。在本发明的各个实施例中，逻辑器件中的HKMG结构包括高压氧化物层，其中，所述高压氧化层的厚度是在从约至约的范围内。
在本发明的各个实施例中，半导体器件包括位于衬底上的保护结构和两个不同的半导体结构，例如，通过保护结构分隔开的存储器件和逻辑器件。衬底具有通过浅沟槽隔离(STI)区划分的两个有源区。位于有源区的边界处的STI区上的保护结构包括具有高k介电层的半导体结构，该保护结构包括具有高k介电层的伪栅极堆叠件和紧邻伪栅极堆叠件的保护间隔件。在本发明的各个实施例中，半导体器件也包括位于STI区上的伪结构。在本发明的各个实施例中，两个不同的半导体结构可以是存储器件和逻辑器件。存储器件可以是易失性存储器或非易失性存储器或它们的组合，易失性存储器包括DRAM、SRAM，非易失性存储器包括ROM和闪存。并且逻辑器件可以包括PFET、NFET、BJT、MOSFET，其包括PMOS、NMOS、COMS或它们的组合。在本发明的各个实施例中，两个不同的半导体结构可以是具有高k介电层的半导体结构和不具有高k介电层的半导体结构。
在本发明的各个实施例中，提供了用于制造半导体器件的方法，其包括以下操作。提供具有依次彼此邻近的第一有源区、伪区、第二有源区的衬底。在衬底上方沉积高k堆叠件和第一介电层。去除第一有源区上方的第一介电层和高k堆叠件以及衬底的伪区的部分以在紧邻伪区和第二有源区的边界的伪区上形成高k堆叠件的侧壁。在伪区上方形成紧邻高k堆叠件的侧壁的保护间隔件。在衬底表面上沉积第一中间层并且在第一中间层和第一介电层上方沉积导电栅极堆叠件。去除位于紧邻保护间隔件的伪区的部分上的导电栅极堆叠件和第一中间层以及位于高k堆叠件上的导电栅极堆叠件和第一介电层。在第一有源区上形成第一半导体结构。此外，在第二有源区上形成第二半导体结构。
在本发明的各个实施例中，半导体器件包括：具有通过浅沟槽隔离(STI)区划分的第一有源区和第二有源区的衬底；形成在衬底的第二有源区的边界处的STI区的上方的保护结构，保护结构包括具有高k介电层的第一伪栅极堆叠件和紧邻第一伪栅极堆叠件的保护间隔件；形成在衬底的第一有源区上方的第一半导体结构，第一半导体结构包括具有第一中间层和位于第一中间层上方的第二导电层的第一栅极结构；以及形成在衬底的第二有源区上方的第二半导体结构，第二半导体结构包括高k介电层和位于高k介电层上方的金属栅极层。
在本发明的各个实施例中，半导体器件包括：具有通过浅沟槽隔离(STI)区划分的第一有源区和第二有源区的衬底；形成在邻近衬底的第二有源区的STI区上方的保护结构，保护结构包括具有高k介电层的第一伪栅极堆叠件和紧邻第一伪栅极堆叠件的保护间隔件；具有形成在衬底的STI上方的第二伪栅极堆叠件的伪结构；位于衬底的第一有源区上的存储器件；以及位于衬底的第二有源区上的逻辑器件。
虽然参考特定的实施例已经非常详细地描述了本发明，但是其他的实施例也是可能的。因此，所附权利要求的精神和范围不应当限制于包含在本发明中的实施例的描述。
对于本领域普通技术人员显而易见的是，在不背离本发明的精神或范围的情况下，可以对本发明的结构做出各种改变和修改。考虑到以上描述，本发明旨在涵盖所公开的各种改变和修改，只要它们落在所附权利要求的范围内。

Claims (10)

1.一种用于制造半导体器件的方法，包括：
提供衬底，所述衬底具有依次彼此邻近的第一有源区、伪区和第二有源区；
在所述衬底上方沉积高k堆叠件和第一介电层；
去除所述第一有源区上方的所述第一介电层和所述高k堆叠件以及去除所述衬底的所述伪区的部分以在紧邻所述伪区和所述第二有源区的边界的所述伪区上形成所述高k堆叠件的侧壁；
在所述伪区上方形成紧邻所述高k堆叠件的侧壁的保护间隔件；
在衬底表面上沉积第一中间层并且在所述第一中间层和所述第一介电层上方沉积导电栅极堆叠件；
去除位于紧邻所述保护间隔件的所述伪区的部分上的所述导电栅极堆叠件和所述第一中间层以及位于所述高k堆叠件上的所述导电栅极堆叠件和所述第一介电层；
在所述第一有源区上形成第一半导体结构；以及
在所述第二有源区上形成第二半导体结构。
2.根据权利要求1所述的方法，其中，在所述衬底上方沉积所述高k堆叠件和所述第一介电层包括：
在所述衬底上方沉积第二中间层；
在所述第二中间层上方沉积高k介电层；
在所述高k介电层上方沉积蚀刻停止层；
在所述蚀刻停止层上方沉积第一导电层；
在所述第一导电层上方沉积第一保护层；以及
在所述第一保护层上方沉积所述第一介电层。
3.根据权利要求2所述的方法，其中，在所述伪区上方形成紧邻所述高k堆叠件的侧壁的所述保护间隔件中，所述保护间隔件的高度在所述第一保护层至所述衬底的高度之间以密封所述第一导电层和所述高k介电层。
4.根据权利要求2所述的方法，其中，在所述衬底表面上沉积所述第一中间层并且在所述第一中间层和所述第一介电层上方沉积所述导电栅极堆叠件包括：
在所述衬底表面上沉积所述第一中间层；
在所述第一中间层和所述第一介电层上方沉积第二导电层；以及
在所述第二导电层上方沉积第二保护层。
5.根据权利要求2所述的方法，其中，在所述第一有源区上形成所述第一半导体结构包括：
在所述第一有源区上形成第一栅极堆叠件和在所述伪区上形成第三栅极堆叠件；
在栅极堆叠件、所述高k堆叠件、所述保护间隔件和所述衬底上方沉积第一存储堆叠件；
蚀刻所述第一存储堆叠件的部分以形成紧邻堆叠件的多个第一侧壁间隔件；以及
蚀刻所述第一存储堆叠件的部分以形成多个第二存储堆叠件。
6.根据权利要求5所述的方法，其中，在所述第二有源区上形成所述第二半导体结构包括：
蚀刻所述高k堆叠件以在所述衬底上的所述第二有源区上形成第二栅极堆叠件和在紧邻所述第二有源区的所述伪区上形成第四栅极堆叠件；
在所述衬底上形成紧邻所述栅极堆叠件和存储堆叠件的多个第二侧壁间隔件；
在所述衬底的所述第一有源区和所述第二有源区上的第二侧壁间隔件之间形成多个掺杂区；
在所述衬底上方沉积第一层间介电层；
平坦化所述半导体器件以暴露所述栅极堆叠件中的导电层；
通过将所述第一导电层替换成第二栅极结构中的金属栅极层，形成高k金属栅极结构；
在所述半导体器件上方沉积第二层间介电层；
形成至所述掺杂区的多个接触件；以及
在所述第二层间介电层上方沉积金属层。
7.一种半导体器件，包括：
衬底，具有通过浅沟槽隔离(STI)区划分的第一有源区和第二有源区；
保护结构，形成在所述衬底的所述第二有源区的边界处的STI区的上方，包括具有高k介电层的第一伪栅极堆叠件和紧邻所述第一伪栅极堆叠件的保护间隔件；
第一半导体结构，形成在所述衬底的所述第一有源区上方，包括具有第一中间层和位于所述第一中间层上方的第二导电层的第一栅极结构；以及
第二半导体结构，形成在所述衬底的第二有源区上方，包括高k介电层和位于所述高k介电层上方的金属栅极层。
8.根据权利要求7所述的半导体器件，其中，所述保护结构还包括：
紧邻所述保护间隔件的存储结构；以及
紧邻所述第一伪栅极堆叠件的第二侧壁间隔件。
9.根据权利要求7所述的半导体器件，还包括：
伪结构，形成在所述STI区上方，邻近所述第一半导体结构，包括：
第二伪栅极堆叠件；
紧邻所述第二伪栅极堆叠件的存储结构；
紧邻所述第二伪栅极堆叠件的另一侧的第二介电层；以及
紧邻所述第二介电层的第二侧壁间隔件。
10.一种半导体器件，包括：
衬底，具有通过浅沟槽隔离(STI)区划分的第一有源区和第二有源区；
保护结构，形成在邻近所述衬底的第二有源区的所述STI区的上方，包括具有高k介电层的第一伪栅极堆叠件和紧邻所述第一伪栅极堆叠件的保护间隔件；
伪结构，具有形成在所述衬底的所述STI区上方的第二伪栅极堆叠件；
存储器件，位于所述衬底的所述第一有源区上；以及
逻辑器件，位于所述衬底的所述第二有源区上。
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