KR101759771B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 반도체 소자를 제조하는 방법이 본 발명에서 제공된다. 반도체 소자는, 얕은 트렌치 격리(STI) 영역에 의해 나누어진 제1 활성 영역 및 제2 활성 영역을 포함하는 기판, STI 영역 상에 위치한 보호 구조, 제1 활성 영역 상의 제1 반도체 구조, 및 하이-k 유전층 및 하이-k 유전층 위의 금속 게이트층을 포함하는 기판의 제2 활성 영역 상의 제2 반도체 구조를 포함한다. 반도체 소자를 제조하는 방법은 제1 및 제2 반도체 구조들의 형성 이전에 하이-k 유전층이 성막되는 프로세스이다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATING METHOD THEREOF}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
메모리, 트랜지스터, 및 커패시터와 같은 여러 기능들을 가진 반도체 소자들은 동일한 집적 회로(integrated circuit; IC)에 내장될 수 있다. 그와 같이, 상이한 재료를 가진 상이한 반도체 소자들에 대한 제조 프로세스들은 모두 함께 설계 및 통합될 필요가 있다.
메모리 소자는 보통 상보형 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 논리 회로들과 같은 주변 회로들을 갖는 시스템 온 칩(system on chip; SOC) 집적 회로들에 내장된다. 일반적으로, 논리 회로 유사 p-형 금속 산화물 반도체(p-type metal oxide semiconductor; PMOS), n-형 금속 산화물 반도체(n-type metal oxide semiconductor; NMOS), 및 CMOS 뿐만 아니라, 메모리 구조에도, 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 및 정적 랜덤 액세스 메모리(static random access memory; SRAM)과 같은 휘발성 메모리, 또는 판독 전용 메모리(read only memory; ROM) 및 플래시 메모리를 포함하는 비휘발성 메모리(non-volatile memory; NVM)가 있다. 비휘발성 메모리는 보통 부동(floating) 게이트 및 부동 게이트 바로 위에 위치한 제어 게이트를 갖는 스택 게이트 구조와, 부동 게이트 위에 위치하지만 그로부터 오프셋된 제어 게이트를 갖는 스플릿(split) 게이트 셀 구조를 포함한다. 스플릿 게이트 셀은 보통 상대적으로 복잡한 제조 프로세싱 동작들을 포함하는 선택 게이트로 알려진 추가적인 게이트를 포함한다. 이와 관련하여, SOC 상에 스플릿 게이트 메모리 셀들을 통합하는 것은 더 많은 마스크들 또는 레티큘(reticule)들과 더 높은 비용을 사용하는 추가적인 리소그래피 단계들을 필요로 한다. 그러한 배경기술은 미국 특허출원공개공보 US2011/0095348호 등에 개시되어 있다.
본 발명의 실시예들은 첨부되는 도면들과 함께 읽었을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 여러 피쳐(feature)들은 일정한 비례로 확대(축소)하여 그려지지 않는다는 점이 강조된다. 사실상, 여러 피쳐들의 치수(dimension)들은 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 단면도이다.
도 2 내지 도 16은 본 발명의 여러 실시예들에 따른 반도체 소자를 제조하는 여러 단계들에서의 단면도들이다.
도 17은 본 발명의 여러 실시예들에 따른 반도체 소자의 단면도이다.
이하의 개시는 본 발명에 관한 다양한 피쳐들을 구현하기 위한 여러 다양한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배치(arrangement)들의 특정 예시들이 본 발명을 단순화하기 위해 아래에서 설명된다. 이들은 물론 단지 예시들일 뿐이며 제한하기 위한 것이 아니다. 또한, 이하의 설명에서 제2 피쳐 위의 또는 제2 피쳐 상의 제1 피쳐의 형성은, 제1 피쳐와 제2 피쳐가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 추가적인 피쳐들이 제1 피쳐와 제2 피쳐 사이에 개재하여 형성될 수 있어서, 제1 피쳐와 제2 피쳐가 직접 접촉하지 않을 수 있는 실시예들을 또한 포함할 수 있다. 여러 피쳐들은 단순함 및 명확함을 위해 상이한 스케일들로 임의적으로 도시될 수 있다.
본원에서 사용된 바와 같은, 용어들 "포함하는(comprising)", "포함하는(including)", "갖는(having)", "포함하는(containing)", "포함하는(involving)", 및 그밖에 유사한 것은 오픈 엔드(open-end), 즉, 포함하지만 그에 제한되지는 않는다는 의미로 이해되어야 한다.
본원에서 사용된 단수 형태들("a," "an" 및 "the")는 문맥에서 명백히 다르게 지시하지 않는다면 복수의 지시물들을 포함한다. 따라서, 예를 들어, 유전층에 대한 언급은, 문맥에서 명백히 다르게 지시하지 않는다면, 둘 이상의 그러한 유전층들을 갖는 실시예들을 포함한다. 본 명세서 전반에 걸쳐서 "하나의 실시예" 또는 "일 실시예"에 대한 언급은 실시예와 연결되어 설명된 특정한 피쳐, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸친 여러 부분들에서 문구들 "하나의 실시예에서" 또는 "일 실시예에서"의 출현이 반드시 모두 동일한 실시예를 언급하는 것은 아니다. 또한, 특정한 피쳐들, 구조들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 결합될 수 있다. 이하의 도면들은 일정한 비례로 확대(축소)하여 그려지지 않으며; 오히려 이 도면들은 설명을 위한 것이라는 점이 이해되어야 한다.
많은 연구 및 개발이 다양한 반도체 소자들에 대한 프로세스 통합에 바쳐져 왔다. 반도체 소자 제조 프로세스는, 메모리 및 논리 소자들, 예를 들어, 폴리실리콘 게이트를 가진 NVM 및 하이-k 유전층 및 금속 게이트(high-k dielectric layer and metal gate; HKMG)를 가진 CMOS를 포함할 수 있으며, 논리 소자를 형성하기 이전에 메모리 소자가 형성된다. 논리 소자의 하이-k 유전층은 메모리 소자의 형성 이후에 성막된다. 따라서, 메모리 소자는 하이-k 유전층의 형성에 앞서 덮일 필요가 있다. 그 이후에, 메모리 소자 위에 형성된 피복(covering)층 및 하이-k 유전층은 논리 구조가 형성될 때 제거될 필요가 있다. 그러나, 층들을 제거하여 메모리 소자 및 논리 소자를 분리하기 위해서 전술한 프로세스는 2개의 추가적인 마스크들을 필요로 한다. 제1 마스크는 논리 소자와 메모리 소자 사이의 하이-k 유전층 잔여물을 식각하고 메모리 및 논리 소자들을 분리하는 데에 사용되고, 제2 마스크는 메모리 소자를 노출하기 위해 피복층을 제거하는 데에 사용된다. 추가적인 마스크들은 추가적인 시간 및 비용을 의미하고, 또한 형성된 논리 구조들에 오염 문제를 가져온다.
따라서, 본 발명의 여러 실시예들에 따르면, 반도체 소자를 제조하는 방법이 제공되며, 이 방법에서 하이-k 유전층을 형성하는 동작은 메모리 소자를 형성하기 이전에 행해진다. 본 발명의 실시예들에 따른 방법에서는, 전술한 2개의 마스크들이 아니라 하나의 마스크가 필요하다; 따라서, 오염 문제를 피할 수 있다. 또한, 본 발명의 여러 실시예들에 따른 반도체 소자들을 형성하는 메커니즘이 제공된다.
도 1은 본 발명의 여러 실시예들에 따른 반도체 소자의 단면도이다. 반도체 소자(100)의 특징은 상이한 반도체 구조들의 2개의 활성 영역들(210, 220) 사이에 하나의 보호 구조(1580)를 가질 것이라는 점이다. 본 발명의 여러 실시예들에서, 반도체 소자(100)는 보호 구조(1580)와 이웃하는 더미(dummy) 구조(1570)를 또한 포함한다. 본 발명의 여러 실시예들에서, 반도체 소자(100)는 기판(200), 보호 구조(1580), 1560A 및 1560B를 포함하는 메모리 소자(1560), 및 1620A 및 1620B를 포함하는 논리 소자(1620)를 포함한다. 기판(200)은 얕은 트랜치 격리(shallow trench isolation; STI) 영역(240)에 의해 나누어진 활성 영역(210) 및 활성 영역(220)을 갖는다. 기판(200)은 n-웰(well) 및 p-웰과 같은 여러 도핑 영역들(1410)을 또한 포함한다. 보호 구조(1580)는 활성 영역(220)의 경계에서 STI 영역(240) 위에 형성된다. 메모리 소자(1560)는 기판(200)의 활성 영역(210) 위에 형성된다. 논리 소자(1620)는 기판(200)의 활성 영역(220) 위에 형성된다. 메모리 소자(1560) 및 논리 소자(1620)는 반도체 소자(100)의 일부로서 형성된 소자들이다. 예를 들어, 반도체 소자(100)는, 플래시 메모리 및/또는 다른 논리 회로들, P-채널 전계 효과 트랜지스터(P-channel field effect transistor; pFET)들, N-채널 FET(nFET), 금속-산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET)들, 상보형 금속-산화물 반도체(CMOS) 트랜지스터들, 양극성 접합 트랜지스터(bipolar junction transistor; BJT)들, 고전압 트랜지스터들, 고주파수 트랜지스터들, 다른 메모리 셀들과 같은 능동 소자들, 및 저항기들, 커패시터들, 및 인덕터들과 같은 수동 컴포넌트들, 또는 이들의 조합들을 포함할 수 있다. 본 발명의 여러 실시예들에서, 반도체 소자(100)는 보호 구조(1580)와 메모리 소자(1560) 사이에 배치된 더미 구조(1570)를 또한 포함한다. 더미 구조(1570)는 활성 영역(210)과 이웃하는 STI 영역(240) 위에 형성된다.
본 발명의 여러 실시예들에서, 메모리 소자(1560)는 DRAM, SRAM을 포함하는 휘발성 메모리, 또는 ROM 및 플래시 메모리를 포함하는 비휘발성 메모리, 또는 이들의 조합들을 포함할 수 있고, 논리 소자(1620)는 p-형 금속 산화물 반도체(PMOS), n-형 금속 산화물 반도체(NMOS), 상보형 금속 산화물 반도체(CMOS), 또는 이들의 조합들을 포함할 수 있다.
본 발명의 여러 실시예들에서, 메모리 소자(1560)는 중간층(610) 및 중간층(610) 위의 전도층(620)을 포함하며, 전도층(620)은 폴리실리콘을 포함한다. 논리 소자(1620)는 하이-k 유전층(320) 및 하이-k 유전층(320) 위의 금속 게이트층(1610)을 포함한다. 본 발명의 여러 실시예들에서, 메모리 소자(1560)는 박막 스플릿 게이트 플래시 메모리이고, 논리 소자(1620)는 하이-k 유전층 및 금속 게이트(HKMG) 구조를 포함하는 CMOS이다.
본 발명의 여러 실시예들에서, 보호 구조(1580)는, 상이한 활성 영역들(210, 220) 상의 메모리 소자(1560) 및 논리 소자(1620)를 분리하기 위해, 내장된 시스템에 메모리 소자(1560) 및 논리 소자(1620)를 형성하기 이전에 하이-k 유전층(320)을 형성하기 위한 프로세스 동안에 형성된다. 보호 구조(1580)는 제조 프로세스 동안에 논리 소자(1620)를 보호할 수 있다. 본 발명의 여러 실시예들에서, 보호 구조(1580)는 하이-k 유전층(320)을 가진 더미 게이트 스택(1540) 및 더미 게이트 스택(1540) 옆의 보호 스페이서(500)를 포함한다. 본 발명의 여러 실시예들에서, 보호 구조(1580)는 보호 스페이서(500) 옆의 저장 구조(1550), 및 더미 게이트 스택(1540) 옆의 측벽 스페이서(1310)를 더 포함한다. 저장 구조(1550)는 메모리 구조를 형성하는 것과 동일한 동작으로 형성된다. 더미 게이트 스택(1540)은 기판(200) 위의 중간층(310), 중간층(310) 위의 하이-k 유전층(320), 하이-k 유전층(320) 위의 식각 정지층(330), 및 식각 정지층(330) 위의 전도층(340)을 포함한다. 저장 구조(1550)는 기판(200) 위의 L-형상을 가진 저장층(910), 저장층(910) 위의 L-형상을 가진 전도층(920), 및 전도층(920) 위의 보호층(930)을 포함한다. 저장층(910)은 나노 도트(dot) 저장층을 포함하고, 2개의 산화물층들은 나노 도트 저장층을 샌드위치한다(샌드위치 구조는 도면에서 하나의 저장층으로서만 표현됨). 더미 게이트 스택(1540) 옆의 보호 스페이서(500)는 제조 프로세스에서 유용한 구조이며, 보호 스페이서(500)는 활성 영역(220) 위에 형성된 구조들이 메모리 소자(1560)의 형성 동안 오염되지 않도록 보호하고, 또한 논리 소자(1620)를 형성할 때, 잔여물들은 다른 소자들을 오염시키기 위해 보호 스페이서(500)를 가로지르지 않을 것이다. 보호 구조의 길이 L1은 약 0.1㎛ 내지 약 0.4㎛의 범위에 있다.
본 발명의 여러 실시예들에서, 메모리 소자(1560)는 게이트 구조(1510), 게이트 구조(1510) 옆의 저장 구조(1550), 게이트 구조(1510)의 다른 측의 측벽 상의 유전층(1110), 및 저장 구조(1550) 및 유전층(1110) 각각의 옆의 2개의 측벽 스페이서들(1310)을 포함한다. 게이트 구조(1510)는 기판(200) 위의 중간층(610), 및 중간층(610) 위의 전도층(620)을 포함한다.
본 발명의 여러 실시예들에서, 논리 소자(1620)는 기판(200) 위의 중간층(310), 중간층(310) 위의 하이-k 유전층(320), 하이-k 유전층(320) 위의 식각 정지층(330), 식각 정지층(330) 위의 금속 게이트층(1610), 및 금속 게이트층(1610) 옆의 기판(200) 상의 2개의 측벽 스페이서들(1310)을 포함한다.
본 발명의 여러 실시예들에서, 메모리 소자(1560) 및 논리 소자(1620)는 소스/드레인 영역들로서 저농도 및 고농도 도핑된 영역들을 포함하는 도핑 영역들(1410)을 더 포함한다. 본 발명의 여러 실시예들에서, 반도체 소자(100)는 기판(200) 상의, 그리고 메모리 소자(1560), 논리 소자(1620), 더미 구조(1570), 및 보호 구조(1580) 사이의 층간 유전층(1590)을 더 포함한다. 층간 유전층(1630)은, 층간 유전층(1590), 메모리 소자(1560), 논리 소자(1620), 보호 구조들(1580), 및 더미 구조(1570) 위에 가로 놓인다. 금속층(1640)은 유전층(1630) 위에 가로 놓인다. 복수의 콘택(contact)들(1650)은 도핑 영역들(1410)과 금속층(1640)을 연결한다.
본 발명의 여러 실시예들에서, 더미 구조(1570)는 STI 영역(240) 위의 보호 구조(1580) 옆에 형성된다. 더미 구조(1570)는 메모리 소자(1560)의 경계를 정의하는 것을 도울 수 있고, STI 영역(240)이 과도(over) 연마되는 것을 방지하기 위해, CMP 프로세스에서 연마 스토퍼(stopper)로서의 역할을 또한 할 수 있다. 더미 구조(1570)는 더미 게이트 스택(1520), 더미 게이트 스택(1520)의 일 측의 유전층(1110), 더미 게이트 스택(1520)의 다른 측의 저장 구조(1550), 및 유전층(1110) 옆의 측벽 스페이서(1310)를 포함한다. 더미 게이트 스택(1520)은 중간층(610) 및 중간층(610) 위의 전도층(620)을 포함한다. 더미 구조(1570)는 메모리 소자(1560) 및 논리 소자(1620)를 형성하는 것과 동일한 동작으로 형성될 수 있고, 그에 따라 추가적인 마스크들이 필요하지 않다. 또한, 더미 구조(1570)는 전기 전도성을 갖지 않을 수 있다. 더미 구조(1570)의 길이 L2는 약 0.1㎛ 내지 약 0.4㎛의 범위에 있다. 더미 구조(1570)는 레이아웃 설계 마진을 낭비할 수 있으며, 그에 따라 더 작은 길이가 더 좋다. 제조 한계로 인해, 가장 작은 길이는 현재 약 0.1㎛이다.
도 2 내지 도 16은 본 발명의 여러 실시예들에 따른 반도체 소자(100)를 제조하는 여러 단계들에서의 단면도들이다. 도 2를 참조하면, 기판(200)이 제공된다. 기판(200)은 실리콘, 게르마늄, 탄소와 같은 반도체 재료, III-V 또는 II-VI 재료와 같은 다른 반도체 재료, 또는 이들의 조합들을 포함한다. 기판(200)은, 서로 연속적으로 인접하는 활성 영역(210), 더미 영역(230), 및 활성 영역(220)을 포함하는 3개의 영역들로 기판(200)을 나누는, 얕은 트렌치 격리(STI) 영역(240)을 포함하고, 더미 영역(230)의 영역은 STI 영역(240)과 동일하다. STI 영역(240)은 종래의 포토리소그래피 및 식각 과정들, 예를 들어, 반응성 이온 식각(reactive ion etching; RIE)과, 그 이후의, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소-도핑 실리케이트 글래스(fluoride-doped silicate glass; FSG), 로우-k(low-k) 유전체, 또는 이들의 조합들을 포함하는 재료들에 의해 얕은 트렌치들을 채우기 위한 저압 화학적 기상 증착(low pressure chemical vapor deposition; LPCVD) 또는 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD)과 같은 성막 방법에 의해 형성된다.
도 3에서, 활성 영역(210), 더미 영역(230), 및 활성 영역(220)을 포함하는 전체 기판(200) 위에 하이-k 유전층(320) 및 유전층(360)을 포함하는 하이-k 스택(380)이 성막된다. 활성 영역(220) 위의 하이-k 스택(380)의 일부는 이하의 동작들에서 논리 소자로서 형성될 수 있다. 하이-k 유전층(320)의 일부는 HKMG 구조에서 존속될 것이다. 전체 기판(200) 위에 하이-k 스택(380)을 성막하고, 그 이후에 하이-k 스택(380)의 일부를 제거하는 것이, 형성된 메모리 소자 위에 하이-k 스택(380)을 성막하고, 그 후에 메모리 소자와 논리 소자 사이의 하이-k 스택의 일부를 제거하는 것보다 훨씬 더 쉽다. 하이-k 스택(380)은 기판(200) 위에 가로 놓인 중간층(310), 중간층(310) 위에 가로 놓인 하이-k 유전층(320), 하이-k 유전층(320) 위에 가로 놓인 식각 정지층(330), 식각 정지층(330) 위에 가로 놓인 전도층(340), 및 전도층(340) 위에 가로 놓인 보호층(350)을 포함한다. 유전층(360)은 보호층(350) 위에 배치된다. 층들은 LPCVD, PECVD, 원자층 증착(atomic layer deposition; ALD), 스핀-온, 박막증착, 또는 다른 적절한 방법들을 포함하는 성막 방법에 의해 배치된다. 본 발명의 여러 실시예들에서, 중간층(310)은 실리콘 산화물, 실리콘 산화질화물, 또는 로우-k 재료를 포함한다. 하이-k 유전층(320)은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산화질화물(HfSiON), 하프늄 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 및 이들의 조합들과 같은 하이-k 재료들을 포함한다. 식각 정지층(330)은 티타늄 질화물(TiN)을 포함한다. 전도층(340)은 비도핑(non-doped) 폴리실리콘을 포함한다. 보호층(350)은 하드 마스크로서 실리콘 질화물(SiN)을 포함한다. 유전층(360)은 실리콘 산화물을 포함한다. 본 발명의 여러 실시예들에서, 중간층(310)의 두께는 약 5Å 내지 약 20Å의 범위에 있고, 하이-k 유전층(320)은 약 5Å 내지 약 20Å의 범위에 있고, 식각 정지층(330)은 약 10Å 내지 약 30Å의 범위에 있고, 전도층(340)은 약 500Å 내지 약 1500Å의 범위에 있고, 보호층(350)은 약 50Å 내지 약 150Å의 범위에 있으며, 유전층(360)은 약 10Å 내지 약 50Å의 범위에 있다. 활성 영역(220) 위의 중간층(310), 하이-k 유전층(320), 식각 정지층(330)의 일부는 논리 소자의 금속 게이트 구조의 일부가 될 수 있다. 그리고 전도층(340)은, HKMG 구조를 가진 논리 소자를 형성하기 위한 이하의 동작에서 금속층에 의해 대체되는, 더미 게이트 전극일 수 있다.
도 4를 참조하면, 활성 영역(210) 위의 유전층(360) 및 하이-k 스택(380)과, 더미 영역(230)과 활성 영역(220)의 경계에 가까운 더미 영역(230)의 일부가 식각되어, 더미 영역(230)과 제2 활성 영역(220)의 경계에 가까운 더미 영역(230) 상에 하이-k 스택(380)의 측벽(400)을 형성한다. 하이-k 스택(380)은 논리 소자 형성을 위한 활성 영역(220) 및 보호 구조 형성을 위한 더미 영역(230)의 일부를 덮는다. 식각 프로세스는 건식 또는 습식 식각 프로세스일 수 있다. 여기서 블랭킷(blanket) 식각을 이용하는 것은, 소자들을 오염시키지 않으면서 메모리 및 논리 소자들 사이의 하이-k 스택들 또는 하이-k 유전층(320)을 식각하기 위한 프로세스와 대조하여 보면 더 간단한 프로세스이다.
도 5를 참조하면, 더미 영역(230) 위의 하이-k 스택(380)의 측벽(400) 옆에 보호 스페이서(500)가 형성된다. 보호 스페이서(500)의 폭은 약 5㎚ 내지 약 50㎚의 범위에 있다. 메모리 소자의 형성 동안에 전도층(340) 및 하이-k 유전층(320)이 오염되지 않도록 밀봉 및 보호하기 위해, 보호 스페이서(500)의 높이는 보호층(350)의 높이 사이에서 기판(200)까지이다. 본 발명의 여러 실시예들에서, 보호 스페이서(500)의 높이는 약 500Å 내지 약 1500Å의 범위에 있다. 보호 스페이서(500)는 실리콘 질화물(SiN)을 포함하고, 성막 프로세스, 예를 들어, ALD 또는 LPCVD, 및 식각 프로세스에 의해 형성될 수 있다. 개시된 프로세스가 메모리 소자의 형성 이전의 하이-k 유전층 형성이기 때문에, 형성된 하이-k 유전층(320)은 이하의 동작들 동안에 오염 문제를 방지하기 위해 보호 스페이서(500)에 의해 밀봉될 필요가 있다. 보호 스페이서(500)는 반도체 소자(100)에 존속하여, 보호 구조의 일부가 될 것이다.
도 6을 참조하면, 기판(200) 상에 중간층(610)이 성막되고, 중간층(610) 및 유전층(360) 위에 전도성 게이트 스택(640)이 성막된다. 중간층(610)은 실리콘 산화물, 실리콘 산화질화물, 또는 로우-k 재료를 포함하며, 인 시튜 증기 생성(in situ steam generation; ISSG) 또는 다른 적절한 성막 방법에 의해 형성된다. 전도성 게이트 스택(640)은 중간층(610) 위에 가로 놓인 전도층(620), 및 전도층(620) 위에 가로 놓인 보호층(630)을 포함한다. 전도층(620) 및 보호층(630)은 LPCVD와 같은 앞서 설명된 방법에 의해 성막될 수 있다. 본 발명의 여러 실시예들에서, 전도층(620)은 도핑된 폴리실리콘을 포함하고, 보호층(630)은 하드 마스크로서 실리콘 질화물을 포함한다. 전도성 게이트 스택은 메모리 소자를 형성하기 위해 형성된다. 본 발명의 여러 실시예들에서, 중간층(610)의 두께는 약 10Å 내지 약 50Å의 범위에 있고, 전도층(620)은 약 500Å 내지 약 1500Å의 범위에 있으며, 보호층(630)은 약 200Å 내지 약 400Å의 범위에 있다.
도 7을 참조하면, 보호 스페이서(500) 옆의 더미 영역(230)의 일부 상의 전도성 게이트 스택(640) 및 중간층(610)과, 하이-k 스택(380) 상의 전도성 게이트 스택(640) 및 유전층(360)이 제거되었다. 활성 영역(210) 상의 전도성 게이트 스택(640) 및 중간층(610)의 일부는 메모리 소자의 게이트 구조를 형성하기 위해 형성된다. 여러 실시예들에서, 전도성 게이트 스택(640) 및 중간층(610)의 일부는 더미 구조를 형성하기 위해 더미 영역(230) 상에 남겨질 수 있다. 하이-k 스택(380)은 논리 소자를 형성하기 위해 활성 영역(220)을 덮고, 보호 구조를 형성하기 위해 더미 영역(230)의 일부를 덮는다. 제거 프로세스는, 기판(200)을 노출하기 위해 보호 스페이서(500) 옆의 전도성 게이트 스택(640) 및 중간층(610)을, 그리고 하이-k 스택(380)과 전도성 게이트 스택(640) 사이의 높이 차이를 감소시키기 위해 전도성 게이트 스택(640) 및 유전층(360)을 식각하기 위한 등방성 식각이다. 등방성 식각은 습식 식각, 화학적 건식 식각(chemical dry etching; CDE), 및 다른 종래의 등방성 식각 방식을 포함한다. 본 발명의 일부 실시예들에서, 더미 영역(230) 상의 전도성 게이트 스택(640) 및 중간층(610)의 일부는 완전히 제거될 수 있다. 따라서, 도시된 실시예들과 비교해 볼 때 이하의 동작들에서는 더미 구조가 형성되지 않을 것이다.
도 8 내지 도 11은 활성 영역(210) 상에 메모리 소자를 형성하는 여러 단계들에서의 단면도들이고, 활성 영역(210) 상에 메모리 소자를 형성하는 제조 동작들을 도시한다. 본 발명의 여러 실시예들에서, 메모리 소자는 폴리실리콘 게이트 전극을 포함할 수 있다. 여러 실시예들에서, 메모리 소자는 스플릿-게이트 박막 플래시 메모리이다. 도 8을 참조하면, 본 발명의 여러 실시예들에서, 810A, 810B를 포함하는 게이트 스택(810)은 활성 영역(210) 상에 형성되고, 게이트 스택(820)은 더미 영역(230) 상에 형성된다. 게이트 스택(810B)은 활성 영역(210) 상의 활성 영역(210)과 더미 영역(230)의 경계에 형성된다. 활성 영역(210) 상의 게이트 스택(810) 및 더미 영역(230) 상의 게이트 스택(820)을 형성하는 프로세스는 당업계에 알려진 포토리소그래피 및 식각을 포함한다. 게이트 스택(820)은 이하의 프로세스들에서 더미 영역(230)이 과도 식각되지 않도록 보호할 수 있다. 게이트 스택들(810A, 810B, 820)은 기판 상의 중간층(610), 중간층(610) 위의 전도층(620), 및 전도층(620) 위의 보호층(630)을 포함한다.
도 9를 참조하면, 게이트 스택들(810, 820), 하이-k 스택(380), 보호 스페이서(500), 및 기판(200) 위에 저장 스택(940)이 배치된다. 저장 스택(940)은, 기판(200)의 전체 표면 위의 저장층(910), 저장층(910) 위의 전도층(920), 및 전체 전도층(920) 위에 보호층(930)을 성막하는 것을 포함한다. 저장층(910)은, 스플릿 게이트 박막 구조를 위한, 나노 도트 저장층 및 나노 도트 저장층을 샌드위치하는 2개의 산화물층들을 포함한다(샌드위치 구조는 도면에서 하나의 저장층(910)으로서만 표현됨). 그리고, 저장층(910)은 NVM을 위한 산화물 질화물 산화물(oxide nitride oxide; ONO) 스택을 또한 포함할 수 있다. 본 발명의 여러 실시예들에서, 저장층(910)은 실리콘 산화물 및 실리콘 나노크리스탈 도트들을 포함하고, 전도층(920)은 도핑된 폴리실리콘을 포함하며, 보호층(930)은 하드 마스크로서 실리콘 질화물을 포함한다. 저장 스택(940)은 앞서 설명된 방식으로 성막될 수 있다. 일부 실시예들에서, 성막 프로세스에 어닐링 프로세스가 추가될 수 있다. 여러 실시예들에서, 저장층(910)의 두께는 약 100Å 내지 약 300Å의 범위에 있고, 전도층(920)은 약 200Å 내지 약 300Å의 범위에 있으며, 보호층(930)은 약 200Å 내지 약 300Å의 범위에 있다.
도 10을 참조하면, 스택들(810, 820, 380) 옆에 복수의 측벽 스페이서들(1010)이 형성된다. 기판(200)의 표면 상의 그리고 스택들(810, 820, 380)의 상위면 상의 전도층(920) 및 보호층(930)의 일부를 포함하는 저장 스택(940)의 일부가 식각되어, 스택들(810, 820, 380)의 측벽들 상에 L-형상의 전도층(920) 및 측벽 스페이서들(1010)을 형성한다. 측벽 스페이서들(1010)을 형성하는 프로세스는 당업계에 알려진 포토리소그래피 및 식각을 포함한다. 본 발명의 일부 실시예들에서, 실리콘 질화물을 포함하는 복수의 밀봉 스페이서들(도면에는 미도시)은, 전도층(920)을 보호하기 위해 성막 및 식각 프로세스에 의해 측벽 스페이서들(1010)의 측벽 상에 형성된다.
도 11을 참조하면, 본 발명의 여러 실시예들에 따르면, 스택들(810, 820, 380)의 하나의 측벽 옆에 복수의 저장 스택들(1120)이 형성된다. 저장 스택(940)의 일부는 소스/드레인 영역을 정의하기 위해 포토리소그래피 및 식각을 포함하는 동작들에 의해 제거된다. 저장 스택들(1120)이 형성되고 저장층(910)을 블랭킷 식각한 이후에 유전층(1110)이 남겨진다. 유전층(1110)은 실리콘 산화물을 포함한다. 식각 프로세스는 습식 식각, 건식 식각, CDE, 반응성 이온 식각(RIE), 또는 이들의 조합들일 수 있다. 저장 스택들(1120)은, 기판(200) 위에서 L-형상을 가지며 스택들(810, 820, 380)의 하나의 측벽 옆에 있는 저장층(910), 저장층(910) 위에서 L-형상을 가지며 메모리 소자의 제어 게이트인 전도층(920), 및 전도층(920) 위에 가로 놓인 측벽 스페이서들(1010)을 포함한다. 저장 스택들(1120)은 스택들(810, 820, 380)의 양쪽 측벽 상에 형성될 수 있다. 박막 스플릿 게이트 메모리 소자의 주요 구조들이 동작에서 형성된다. 일부 실시예들에서, 게이트 스택(820)이 형성되지 않을 수 있다. 본 발명의 여러 실시예들에서, 박막 스플릿 게이트 메모리 소자는, 도시된 실시예에 제한되지 않는, 다른 메모리 소자일 수 있다.
도 12 내지 도 16은, 활성 영역(220) 상에 논리 소자를 형성하기 위한 제조 동작들을 포함하는, 활성 영역(220) 상에 논리 소자를 형성하는 여러 단계들에서의 단면도들이다. 본 발명의 여러 실시예들에서, 논리 소자는 하이-k 유전층 및 금속 게이트를 포함할 수 있다. 본 발명의 여러 실시예들에서, 논리 소자는 CMOS이다. 도 12를 참조하면, 본 발명의 여러 실시예들에 따르면, 1230A 및 1230B를 포함하는 게이트 스택(1230), 및 게이트 스택(1220)은 하이-k 스택(380)의 일부를 식각하는 것에 의해 형성된다. 하이-k 스택(380)을 식각하여 기판(200) 상의 활성 영역(220) 위의 게이트 스택(1230) 및 활성 영역(220) 옆의 더미 영역(230) 위의 게이트 스택(1220)을 형성하는 것은, 활성 영역(220) 상의 유전층(1110) 및 하이-k 스택(380)의 일부를 식각하기 위한 당업계에 알려진 포토리소그래피 및 식각 프로세스를 포함한다. 게이트 스택(1230) 및 게이트 스택(1220)은 하이-k 스택(380) 및 하이-k 스택(380) 위에 가로 놓인 유전층(1110)을 포함한다.
도 13을 참조하면, 기판(200) 상의 게이트 스택들(810, 820, 1220, 1230), 및 저장 스택들(1120) 옆에 복수의 측벽 스페이서들(1310)이 형성된다. 측벽 스페이서들(1310)은 실리콘 질화물을 포함하며, 앞서 설명된 바와 같은 포토리소그래피, 성막, 및 식각 프로세스에 의해 형성된다. 측벽 스페이서들(1310)은 이하의 동작들에서 게이트 스택들 및 저장 스택들을 보호하기 위해 형성된다.
도 14를 참조하면, 기판(200)의 활성 영역(210) 및 활성 영역(220) 상의 측벽 스페이서들(1310) 사이에 1410A 및 1410B를 포함하는 복수의 도핑 영역들(1410)이 형성된다. 도핑 영역들(1410)은, PFET에 대해 비소 또는 인 이온들, 또는 NFET에 대해 붕소 또는 BF2를 이용하는, 이온 주입 과정과, 그 이후의 소스/드레인 도펀트(dopant)들을 활성화하기 위한 급속 열 어닐(rapid thermal anneal; RTA) 또는 레이저 어닐(laser anneal; LSA) 과정에 의해 형성된다. 본 발명의 여러 실시예들에서, 복수의 니켈 실리사이드(NiSi) 영역들(도면에는 미도시)이 도핑 영역들(1410) 상에 형성된다.
도 15를 참조하면, 본 발명의 여러 실시예들에 따르면, 기판(200) 위에 층간 유전층(1590)이 성막된 이후에 반도체 소자(100)가 평탄화된다. 층간 유전층(1590)은 실리콘 산화물 또는 보로포스포실리케이트 글래스(borophosphosilicate glass; BPSG)를 포함하며, LPCVD, PECVD, 또는 다른 적절한 방법들과 같은 성막 방법에 의해 형성된다. 본 발명의 여러 실시예들에서, 산화물층(도면에는 미도시)은, 층간 유전층(1590)과 기판(200) 사이에 그리고 층간 유전층(1590)과 측벽 스페이서들(1310) 사이에 성막된다. 본 발명의 여러 실시예들에서, 인장(tensile) SiN 식각 정지층(도면에는 미도시)은 층간 유전층(1590)의 성막 이전에 성막된다. 반도체 소자(100)의 상위면은 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스에 의해 게이트 스택들의 전도층들(340, 620)을 노출하기 위해 평탄화된다. 반도체 소자(100)의 평탄화 이후에, 기판(200)의 활성 영역(210) 상에 1560A 및 1560B를 포함하는 메모리 소자(1560)가 형성된다. 기판(200)의 더미 영역(230) 위에 더미 구조(1570) 및 보호 구조(1590)가 형성된다. 그리고, 기판(200)의 활성 영역(220) 상에 게이트 구조(1530)가 형성된다.
더미 구조(1570)는 더미 게이트 스택(1520), 더미 게이트 스택(1520)의 일 측의 유전층(1110), 더미 게이트 스택(1520)의 다른 측의 저장 구조(1550), 및 유전층 옆의 측벽 스페이서(1310)를 포함한다. 더미 게이트 스택(1520)은 중간층(610) 및 중간층(610) 위의 전도층(620)을 포함한다. 저장 구조(1550)는 평탄화 이후의 저장 스택들(1120)이다. 본 발명의 여러 실시예들에서, 더미 구조(1570)는 반도체 소자(100)에 포함되지 않는다.
보호 구조(1580)는 하이-k 유전층(320)을 가진 더미 게이트 스택(1540) 및 더미 게이트 스택(1540) 옆의 보호 스페이서(500)를 포함한다. 본 발명의 여러 실시예들에서, 보호 구조(1580)는 보호 스페이서(500) 옆의 저장 구조(1550), 및 더미 게이트 스택(1540) 옆의 측벽 스페이서(1310)를 더 포함한다. 더미 게이트 스택(1540)은 평탄화 이후의 게이트 스택(1220)이며, 이는 기판(200) 위의 중간층(310), 중간층(310) 위의 하이-k 유전층(320), 하이-k 유전층(320) 위의 식각 정지층(330), 및 식각 정지층(330) 위의 전도층(340)을 포함한다.
메모리 소자(1560)는 게이트 구조(1510), 게이트 구조(1510) 옆이 저장 구조(1550), 게이트 구조(1510)의 다른 측의 측벽 상의 유전층(1110), 및 저장 구조(1550)와 유전층(1110) 각각의 옆의 2개의 측벽 스페이서들(1310)을 포함한다. 게이트 구조(1510)는 기판(200) 위의 중간층(610), 및 중간층(610) 위의 전도층(620)을 포함한다.
게이트 구조(1530)는 평탄화 이후의 게이트 스택(1230)이다. 게이트 구조(1530)는 기판(200) 위의 중간층(310), 중간층(310) 위의 하이-k 유전층(320), 하이-k 유전층(320) 위의 식각 정지층(330), 및 식각 정지층(330) 위의 전도층(340)을 포함한다.
도 16을 참조하면, 도 16은 본 발명의 여러 실시예들에 따른 반도체 소자(100)의 단면도이다. 게이트 구조(1530)의 전도층(340)을 금속 게이트층(1610)으로 대체하는 것에 의해 1620A 및 1620B를 포함하는 논리 소자(1620)가 형성된다. 대체 프로세스는 포토리소그래피, 게이트 구조(1530)의 전도층(340)을 식각하는 것, 금속 게이트층(1610)을 성막하는 것, 및 금속 CMP를 포함한다. 금속 게이트층(1610)은 알루미늄, 텅스텐, 또는 다른 적절한 재료를 포함한다. 논리 소자(1620)는 기판(200) 위의 중간층(310), 중간층(310) 위의 하이-k 유전층(320), 하이-k 유전층(320) 위의 식각 정지층(330), 식각 정지층(330) 위의 금속 게이트층(1610), 및 금속 게이트층(1610)의 양쪽 측벽들 상의 2개의 측벽 스페이서들(1310)을 포함한다.
논리 소자(1620)의 형성 이후에, 반도체 소자(100) 위에 층간 유전층(1630)이 배치된다. 층간 유전층들(1630, 1590)을 통과하여 복수의 콘택들(1640)이 형성된다. 그리고 층간 유전층(1640) 위에 금속층(1650)이 배치된다. 층간 유전층(1630)은 실리콘 산화물 또는 보로포스포실리케이트 글래스(BPSG)를 포함하며, LPCVD, PECVD, 또는 다른 적절한 방법들과 같은 성막 방법에 의해 형성된다. 콘택들(1640)은 도핑 영역들(1410)을 금속층(1650)에 연결한다. 콘택들(1640)은 층간 유전층들(1630, 1590)을 식각하고, 그 후 텅스텐, 알루미늄, 코발트, 또는 다른 적절한 재료들과 같은 콘택 재료를 성막하는 것에 의해 형성된다. 금속층(1650)은 알루미늄, 텅스텐, 또는 다른 적절한 재료를 포함하며, LPCVD, PECVD, 또는 다른 적절한 방법들과 같은 성막 프로세스에 의해 형성된다.
도 17을 참조하면, 도 17은 본 발명의 여러 실시예들에 따른 반도체 소자(100)의 단면도이다. 도 16에 도시된 반도체 소자(100)와의 차이점은, 도 16의 반도체 구조(1620A) 및 보호 구조(1580)의 중간층(310)이, 하이-k 금속 게이트 구조(1720A) 및 더미 게이트 스택(1780)을 형성하기 위해 실리콘 산화물을 포함하는 고전압 산화물층(1710)으로 변경되었다는 점이다. 본 발명의 여러 실시예들에서, 고전압 산화물층의 두께는 약 100Å 내지 약 300Å의 범위에 있고, 하이-k 금속 게이트 구조(1720A)의 게이트 길이 L3는 약 0.5㎛ 내지 약 2㎛의 범위에 있으며, 하이-k 금속 게이트 구조(1720A)의 게이트 폭(도면에는 미도시)은 약 1㎛ 내지 약 0.5㎛의 범위에 있다. 고전압 산화물층(1710)을 가진 하이-k 금속 게이트 구조(1720A)는 PMOS, NMOS, 또는 CMOS일 수 있다.
본 발명의 여러 실시예들에서, 도 16을 참조하면, 반도체 소자(100)는 활성 영역(210) 상의 메모리 소자(1560) 및 활성 영역(220) 상의 논리 소자(1620)를 형성하는 것에 제한되지 않는다. 보호 구조(1580)는 활성 영역(210) 상의 하이-k 유전층이 없는 폴리실리콘 게이트 구조를 갖는 반도체 구조들을, 활성 영역(220) 상의 HKMG 구조를 갖는 반도체 구조들과 분리할 수 있다. 본 발명의 여러 실시예들에서, 렌즈, 센서, 증폭기, 발진기, 및 발광 다이오드와 같은 다른 반도체 구조들이 활성 영역(210)에 또한 형성될 수 있다.
본 발명은 본 발명의 여러 실시예들에 따른 반도체 소자를 제조하는 매커니즘을 포함한다. 본 발명의 여러 실시예들에서, 제조 방법은 하이-k 유전층 먼저(first), 그리고 논리 소자 마지막(last) 프로세스라고 언급된다. "먼저"는 논리 소자에 이용되는 하이-k 유전층이 메모리 소자 및 논리 소자의 형성 이전에 성막되는 것을 의미한다. 그리고 "마지막"은 논리 소자가 메모리 소자의 형성 이후에 형성되는 것을 의미한다. 방법이 하이-k 유전층 먼저 프로세스이기 때문에, 제조 동안에 메모리 및 논리 소자를 분리하기 위한 2개의 마스크들을 줄일 수 있고, 전술한 2개의 마스크들로부터의 오염 문제를 갖지 않을 수 있다. 하이-k 유전층 먼저, 논리 소자 마지막 프로세스를 가능하기 만들기 위해서, 보호 스페이서가 추가되어 하이-k 유전층을 포함하는 하이-k 스택을 보호하고, 논리 소자와 메모리 소자를 분리한다. 따라서, 방법에 의해 제조되는 반도체 소자는 논리 소자 옆의 하나의 보호 구조를 가질 것이다. 보호 구조는 보호 스페이서 및 도핑된 폴리실리콘이 없는 전도층을 포함한다. 본 발명의 여러 실시예들에서, 반도체 소자는 보호 구조와 이웃하는 더미 구조를 또한 포함하며, 이는 STI 영역이 과도 식각되지 않도록 보호할 수 있는, 도핑된 폴리실리콘 전도층을 포함하는 더미 게이트 스택을 포함한다. 본 발명의 여러 실시예들에서, 방법은 시스템 온 칩 애플리케이션을 위한 HKMG 구조를 포함하는 논리 소자를 가진 내장형 스플릿 게이트 박막 플래시 메모리 소자를 형성할 수 있다. 본 발명의 여러 실시예들에서, 논리 소자의 HKMG 구조는 고전압 산화물층을 포함하며, 여기서 고전압 산화물층의 두께는 약 100Å 내지 약 300Å의 범위에 있다.
본 발명의 여러 실시예들에서, 반도체 소자는 기판 상의 보호 구조, 및 보호 구조에 의해 분리된, 2개의 상이한 반도체 구조들, 예를 들어, 메모리 소자 및 논리 소자를 포함한다. 기판은 얕은 트렌치 격리(STI) 영역에 의해 나누어진 2개의 활성 영역들을 갖는다. 하이-k 유전층을 가진 반도체 구조들을 포함하는 활성 영역의 경계에서의 STI 영역 상의 보호 구조는, 하이-k 유전층을 가진 더미 게이트 스택 및 더미 게이트 스택 옆의 보호 스페이서를 포함한다. 본 발명의 여러 실시예들에서, 반도체 소자는 STI 영역 상의 더미 구조를 또한 포함한다. 본 발명의 여러 실시예들에서, 2개의 상이한 반도체 구조들은 메모리 소자 및 논리 소자일 수 있다. 메모리 소자는 DRAM, SRAM을 포함하는 휘발성 메모리, 또는 ROM 및 플래시 메모리를 포함하는 비휘발성 메모리, 또는 이들의 조합들일 수 있다. 그리고 논리 소자는 pFET, nFET, BJT, PMOS, NMOS, CMOS를 포함하는 MOSFET, 또는 이들의 조합들을 포함할 수 있다. 본 발명의 여러 실시예들에서, 2개의 상이한 반도체 구조들은 하이-k 유전층을 가진 반도체 구조들 및 하이-k 유전층이 없는 반도체 구조들일 수 있다.
본 발명의 여러 실시예들에서, 이하의 동작들을 포함하는, 반도체 소자를 제조하는 방법에 제공된다. 연속적으로 서로 인접한 제1 활성 영역, 더미 영역, 및 제2 활성 영역을 가진 기판이 제공된다. 하이-k 스택 및 제1 유전층이 기판 위에 성막된다. 제1 활성 영역 위의 제1 유전층 및 하이-k 스택과, 기판의 더미 영역의 일부가 제거되어, 더미 영역과 제2 활성 영역의 경계 옆의 더미 영역 상에 하이-k 스택의 측벽을 형성한다. 더미 영역 위의 하이-k 스택의 측벽 옆에 보호 스페이서가 형성된다. 기판 표면 상에 제1 중간층이 성막되고, 제1 중간층 및 제1 유전층 위에 전도성 게이트 스택이 성막된다. 보호 스페이서 옆의 더미 영역의 일부 상의 전도성 게이트 스택 및 제1 중간층과, 하이-k 스택 상의 전도성 게이트 스택 및 제1 유전층이 제거된다. 제1 활성 영역 상에 제1 반도체 구조가 형성된다. 또한, 제2 활성 영역 상에 제2 반도체 구조가 형성된다.
본 발명의 여러 실시예들에서, 반도체 소자는, 얕은 트렌치 격리(STI) 영역에 의해 나누어진 제1 활성 영역 및 제2 활성 영역을 갖는 기판; 하이-k 유전층을 가진 제1 더미 게이트 스택 및 제1 더미 게이트 스택 옆의 보호 스페이서를 포함하는, 기판의 제2 활성 영역의 경계에서의 STI 영역 위에 형성된 보호 구조; 제1 중간층 및 제1 중간층 위의 제2 전도층을 가진 제1 게이트 구조를 포함하는, 기판의 제1 활성 영역 위에 형성된 제1 반도체 구조; 및 하이-k 유전층 및 하이-k 유전층 위의 금속 게이트층을 포함하는, 기판의 제2 활성 영역 위에 형성된 제2 반도체 구조를 포함한다.
본 발명의 여러 실시예들에서, 반도체 소자는, 얕은 트렌치 격리(STI) 영역에 의해 나누어진 제1 활성 영역 및 제2 활성 영역을 갖는 기판; 하이-k 유전층을 가진 제1 더미 게이트 스택 및 제1 더미 게이트 스택 옆의 보호 스페이서를 포함하는, 기판의 제2 활성 영역과 이웃하는 STI 영역 위에 형성된 보호 구조; 기판의 STI 영역 위에 형성된 제2 더미 게이트 스택을 가진 더미 구조; 기판의 제1 활성 영역 상의 메모리 소자; 및 기판의 제2 활성 영역 상의 논리 소자를 포함한다.
본 발명이 그것의 특정 실시예들과 관련하여 상당히 자세하게 설명되긴 하였지만, 다른 실시예들이 가능하다. 따라서, 첨부된 특허청구범위의 정신 및 범위는 본원에 포함된 실시예들의 설명에 제한되어서는 안 된다.
본 발명의 범위 또는 정신으로부터 벗어나지 않으면서 본 발명의 구조에 대해 다양한 변경 및 변형들이 이루어질 수 있음이 당업자에게 명백할 것이다. 전술한 내용을 고려해 볼 때, 이하의 특허청구범위의 범위에 들어간다면 본 발명은 본 발명의 변경 및 변형들을 포함하는 것을 의도한다.

Claims (20)

  1. 반도체 소자를 제조하는 방법에 있어서,
    연속적으로 서로 인접한 제1 활성 영역, 더미 영역, 및 제2 활성 영역을 가진 기판을 제공하는 단계;
    상기 기판 위에 하이-k(high-k) 스택 및 제1 유전층을 성막하는 단계;
    상기 더미 영역과 상기 제2 활성 영역의 경계 옆의 상기 더미 영역 상에 상기 하이-k 스택의 측벽을 형성하기 위해, 상기 기판의 상기 더미 영역의 일부 및 상기 제1 활성 영역 위의 상기 제1 유전층 및 상기 하이-k 스택을 제거하는 단계;
    상기 더미 영역 위의 상기 하이-k 스택의 상기 측벽 옆에 보호 스페이서를 형성하는 단계;
    상기 기판 표면 상의 제1 중간층과, 상기 제1 중간층 및 상기 제1 유전층 위의 전도성 게이트 스택을 성막하는 단계;
    상기 보호 스페이서 옆의 상기 더미 영역의 일부 상의 상기 전도성 게이트 스택 및 상기 제1 중간층과, 상기 하이-k 스택 상의 상기 전도성 게이트 스택 및 상기 제1 유전층을 제거하는 단계;
    상기 제1 활성 영역 상에 제1 반도체 구조를 형성하는 단계; 및
    상기 제2 활성 영역 상에 제2 반도체 구조를 형성하는 단계를 포함하고,
    상기 제1 활성 영역 상에 제1 반도체 구조를 형성하는 단계는:
    상기 제1 활성 영역 상에 제1 게이트 스택을 형성하고 상기 더미 영역 상에 제2 게이트 스택을 형성하는 단계; 및
    상기 게이트 스택들, 상기 하이-k 스택, 상기 보호 스페이서, 및 상기 기판 위에 제1 저장 스택을 배치하는 단계를 포함하는, 반도체 소자를 제조하는 방법.
  2. 제1항에 있어서, 상기 기판 위에 하이-k 스택 및 제1 유전층을 성막하는 단계는,
    상기 기판 위에 제2 중간층을 성막하는 단계;
    상기 제2 중간층 위에 하이-k 유전층을 성막하는 단계;
    상기 하이-k 유전층 위에 식각 정지층을 성막하는 단계;
    상기 식각 정지층 위에 제1 전도층을 성막하는 단계;
    상기 제1 전도층 위에 제1 보호층을 성막하는 단계; 및
    상기 제1 보호층 위에 제1 유전층을 성막하는 단계를 포함하는 것인, 반도체 소자를 제조하는 방법.
  3. 제2항에 있어서, 상기 더미 영역 위의 상기 하이-k 스택의 상기 측벽 옆에 상기 보호 스페이서를 형성하는 단계에서, 상기 제1 전도층 및 상기 하이-k 유전층을 밀봉(seal)하기 위해 상기 보호 스페이서의 높이는 상기 제1 보호층의 상면 및 하면 사이에서 상기 기판까지인 것인, 반도체 소자를 제조하는 방법.
  4. 제2항에 있어서, 상기 기판 표면 상의 상기 제1 중간층과, 상기 제1 중간층 및 상기 제1 유전층 위의 상기 전도성 게이트 스택을 성막하는 단계는,
    상기 기판 표면 상에 상기 제1 중간층을 성막하는 단계;
    상기 제1 중간층 및 상기 제1 유전층 위에 제2 전도층을 성막하는 단계; 및
    상기 제2 전도층 위에 제2 보호층을 성막하는 단계를 포함하는 것인, 반도체 소자를 제조하는 방법.
  5. 제2항에 있어서, 상기 제1 활성 영역 상에 상기 제1 반도체 구조를 형성하는 단계는,
    상기 스택들 옆에 복수의 제1 측벽 스페이서들을 형성하기 위해 상기 제1 저장 스택의 일부를 식각하는 단계; 및
    복수의 제2 저장 스택들을 형성하기 위해 상기 제1 저장 스택의 일부를 식각하는 단계를 포함하는 것인, 반도체 소자를 제조하는 방법.
  6. 제5항에 있어서, 상기 제2 활성 영역 상에 상기 제2 반도체 구조를 형성하는 단계는,
    상기 기판 상의 상기 제2 활성 영역 상의 제2 게이트 스택 및 상기 제2 활성 영역 옆의 상기 더미 영역 상의 제4 게이트 스택을 형성하기 위해 상기 하이-k 스택들을 식각하는 단계;
    상기 기판 상의 상기 게이트 스택들 및 상기 저장 스택들 옆에 복수의 제2 측벽 스페이서들을 형성하는 단계;
    상기 기판의 상기 제1 활성 영역 및 제2 활성 영역 상의 상기 제2 측벽 스페이서들 사이에 복수의 도핑 영역들을 형성하는 단계;
    상기 기판 위에 제1 층간 유전층을 성막하는 단계;
    게이트 스택들의 전도층들을 노출하기 위해 상기 반도체 소자를 평탄화하는 단계;
    상기 제1 전도층을 금속 게이트층으로 대체하는 것에 의해 하이-k 금속 게이트 구조를 형성하는 단계;
    상기 반도체 소자 위에 제2 층간 유전층을 성막하는 단계;
    상기 도핑 영역들에 대한 복수의 콘택(contact)들을 형성하는 단계; 및
    상기 제2 층간 유전층 위에 금속층을 성막하는 단계를 포함하는 것인, 반도체 소자를 제조하는 방법.
  7. 반도체 소자에 있어서,
    얕은 트렌치 격리(shallow trench isolation; STI) 영역에 의해 나누어진 제1 활성 영역 및 제2 활성 영역을 갖는 기판;
    상기 기판의 상기 제2 활성 영역의 경계에서의 상기 STI 영역 위에 형성된 보호 구조로서, 상기 보호 구조는 제1 더미 게이트 스택, 제1 도전층과, 상기 제1 더미 게이트 스택과 상기 제1 도전층 사이에 배치된 저장층 및 보호 스페이서를 포함하고, 상기 제1 더미 게이트 스택은 상기 STI 영역 위의 하이-k 유전층 및 상기 하이-k 유전층 위의 제2 도전층을 포함하고, 상기 보호 스페이서는 상기 제2 도전층에 인접한 것인, 상기 보호 구조;
    제1 중간층 및 상기 제1 중간층 위의 제3 전도층을 가진 제1 게이트 구조를 포함하는, 상기 기판의 상기 제1 활성 영역 위에 형성된 제1 반도체 구조; 및
    하이-k 유전층 및 상기 하이-k 유전층 위의 금속 게이트층을 포함하는, 상기 기판의 상기 제2 활성 영역 위에 형성된 제2 반도체 구조를 포함하는, 반도체 소자.
  8. 제7항에 있어서, 상기 보호 구조는,
    상기 제1 더미 게이트 스택 옆의 측벽 스페이서를 더 포함하는 것인, 반도체 소자.
  9. 제7항에 있어서,
    상기 제1 반도체 구조와 이웃하는 상기 STI 영역 위에 형성된 더미 구조를 더 포함하고, 상기 더미 구조는,
    제2 더미 게이트 스택;
    상기 제2 더미 게이트 스택 옆의 저장 구조;
    상기 제2 더미 게이트 스택의 다른 측 옆의 유전층; 및
    상기 유전층 옆의 측벽 스페이서를 포함하는 것인, 반도체 소자.
  10. 반도체 소자에 있어서,
    얕은 트렌치 격리(shallow trench isolation; STI) 영역에 의해 나누어진 제1 활성 영역 및 제2 활성 영역을 갖는 기판;
    상기 기판의 상기 제2 활성 영역의 경계에서의 상기 STI 영역 위에 형성된 보호 구조로서, 상기 보호 구조는 제1 더미 게이트 스택, 제1 도전층, 상기 제1 더미 게이트 스택과 상기 제1 도전층 사이에 배치된 저장층 및 상기 저장층과 상기 제1 더미 게이트 스택 사이에 배치된 보호 스페이서를 포함하고, 상기 제1 더미 게이트 스택은 상기 STI 영역 위의 하이-k 유전층 및 상기 하이-k 유전층 위의 제2 도전층을 포함하고, 상기 보호 스페이서는 상기 제2 도전층에 인접한 것인, 상기 보호 구조;
    상기 기판의 상기 STI 영역 위에 형성된 제2 더미 게이트 스택을 가진 더미 구조;
    상기 기판의 상기 제1 활성 영역 상의 메모리 소자; 및
    상기 기판의 상기 제2 활성 영역 상의 논리 소자를 포함하는, 반도체 소자.
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