CN113130493B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明关于一种半导体器件及制造方法。一种半导体器件包括基板，栅极特征，栅极间隔和介电层。所述栅极特征在所述基板上方，并包含栅电极。所述栅极间隔位于所述栅极特征的侧壁上。所述电介质与所述栅极间隔接触，并具有比所述栅电极更大的厚度。本发明还提供一种半导体器件制造方法，该方法包括提供具有一对栅极特征的基板，形成间隔层在所述栅极特征之上，去除所述间隔层的一部分以暴露出所述栅极特征的顶表面，和形成第一介电层在所述间隔层和所述栅极特征的顶表面上，在所述栅极特征之间的第一介电层中形成第一缝。

Description

半导体器件及其制造方法
技术领域
本公开涉及一种半导体器件及制造方法，更具体地说，涉及一种包括存储单元的半导体器件及制造方法。
背景技术
现代集成电路(IC)设计为包含数百万个具有高器件密度的组件，例如晶体管，电容器，电阻器。例如，诸如DRAM(动态随机存取存储器)之类的半导体器件包括定义在半导体基板上的存储单元区和外围区。在存储单元区中，可以形成紧密规则排列的多个存储单元。每个单元可以包括单元晶体管和存储电容器。外围区可以包括各种外围电路，用于对存储单元区域中的存储单元执行诸如存储单元读操作和写操作之类的操作。
随着集成电路(IC)的发展，对更高器件密度和操作速度的需求成为本领域技术人员永无止境的追求。随着DRAM中器件密度的增加，需要使诸如电容器和晶体管的DRAM结构小型化。例如，将用于DRAM的电容器形成为具有增加的垂直表面积的三维结构，从而可以减小电容器的水平尺寸。
发明内容
根据一实施例，本公开的一个方面提供了一种半导体器件，包括基板，第一栅极特征，在所述基板上方，并包括栅电极；栅极间隔，在所述第一栅极特征的侧壁上和第一介电层，其特征在于，与所述栅极间隔接触并且其厚度大于所述栅电极。
根据一实施例，本公开的一个方面提供了一种半导体器件，包括基板，其包括底部和从该底部延伸的顶部；隔离结构，其包围所述基板的顶部；虚拟栅极特征，在所述基板顶部和所述隔离结构上方，并包括虚拟栅电极；和第一介电层，在所述虚拟栅极特征上方，并且具有比所述虚拟栅电极更大的厚度。
根据一实施例，本公开的一个方面提供了一种制造半导体器件的方法，该方法包括提供具有一对栅极特征的基板；形成间隔层在所述栅极特征之上；去除所述间隔层的一部分以暴露出所述栅极特征的顶表面；和形成第一介电层在所述间隔层和所述栅极特征的顶表面上，其特征在于，在所述栅极特征之间的第一介电层中形成第一缝。
附图说明
为可仔细理解本案以上记载之特征，参照实施态样可提供简述如上之本案的更特定描述，一些实施态样系说明于随附图式中。然而，要注意的是，随附图式仅说明本案的典型实施态样并且因此不被视为限制本案的范围，因为本案可承认其他等效实施态样。
图1A和1B分别示出了根据本公开的一些实施例的半导体器件的存储单元区和外围区域的平面图。
图2A和图2B示出了根据本公开的一些实施例，图1A和图1B中，分别沿着切割线B-B和切割线C-C线截取中的半导体器件的第一实施例的截面图。
图2C示出了根据本公开的一些实施例，由图2A和图2B中所示出的半导体器件的截面图。
图3A-11C示出了根据本公开的一些实施例，由图2C中所示出的半导体器件的中间制造阶段的截面图。
图12示出了根据本公开的一些实施例，用于制造半导体器件的方法的第一实施例的制造流程图。
图13A和图13B示出了根据本公开的一些实施例，图1A和图1B中，分别沿着切割线B-B和切割线C-C线截取中的半导体器件的第二实施例的截面图。
图13C示出了根据本公开的一些实施例，由图13A和图13B中所示出的半导体器件的截面图。
图14A至图20C示出了根据本公开的一些实施例，由图13C中所示出的半导体器件的中间制造阶段的截面图
图21示出了根据本公开的一些实施例，用于制造半导体器件的方法的第二实施例的制造流程图。
然而，应当注意，附图仅示出了本公开的示例性实施例，并且因此不应被认为是对其范围的限制，因为本公开可以允许其他等效的实施例。应该注意的是，这些附图旨在说明在某些示例实施例中使用的方法，结构和/或材料的一般特性，并补充下面提供的书面描述。然而，这些附图不是按比例绘制的，并且可能不能精确地反映任何给定实施例的精确的结构或性能特征，并且不应被解释为定义或限制示例实施例所涵盖的值或特性的范围。例如，为了清楚起见，可以减小或放大层，区域和/或结构元件的相对厚度和位置。在各个附图中使用相似或相同的附图标记旨在指示相似或相同的元件或特征的存在。
主要元件符号说明
Figure GDA0003855228580000031
Figure GDA0003855228580000041
Figure GDA0003855228580000051
Figure GDA0003855228580000061
具体实施方式
如下具体实施方式将结合上述附图进一步说明本发明。
现在将在下文中参考附图更全面地描述本公开，在附图中示出了本公开的示例性实施例。然而，本公开可以以许多不同的形式来实施，并且不应被解释为限于本文阐述的示例性实施例。相反，提供这些示例性实施例使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本公开的范围。贯穿全文，相似的参考标号指代相似的元件。
本文使用的术语仅用于描述特定示例性实施例的目的，而不意图限制本公开。如本文所使用的，除非上下文另外清楚地指出，否则单数形式“一”，“一个”和“所述”旨在也包括复数形式。此外，当在本文中使用时，“包括”和/或“包含”或“包括”和/或“包括”或“具有”和/或“具有”，整数，步骤，操作，组件和/或组件，但不排除存在或添加一个或多个其它特征，区域，整数，步骤，操作，组件，组件和/或其群组。
除非另外定义，否则本文使用的所有术语(包括技术和科学术语)具有与本公开所属领域的普通技术人员通常理解的相同的含义。此外，除非文中明确定义，诸如在通用字典中定义的那些术语应所述被解释为具有与其在相关技术和本公开内容中的含义一致的含义，并且将不被解释为理想化或过于正式的含义。
以下将结合图1至图21对示例性实施例进行描述。具体实施方式将参考附图来详细描述本公开，其中所描绘的组件不一定按比例示出。相同或类似的组件将被赋予相同或相似的附图标记表示或类似的技术用语。
图1A和1B分别示出了根据本公开的一些实施例的半导体器件的存储单元区和外围区域的平面图。如图1A和1B所示，半导体器件100包括在基板110上的存储单元区110a和外围区110b。半导体器件100可以是动态随机存取存储器(DRAM)器件或任何合适的存储器件，例如静态随机存取存储器。内存(SRAM)器件。多个有源区域122形成在存储单元区110a中的基板110和由隔离结构115围绕的外围区110b中。
如图1A所示，在存储单元区110a中形成有沿第一方向延伸的多个字线104。在字线104上形成多个位线接触141。位线接触141电连接到其下方的有源区域122。多个位线接触141上在横向于第一方向的第二方向上延伸并且彼此基本平行的多个位线105。位线105电连接到其下方的位线接触141。
如图1B所示，在外围区110b中，在有源区域122中形成彼此大致平行的一对栅极结构130。在某些实施例中，多个外围电路晶体管可以形成为外围区110b内的功能晶体管(例如，感测放大器晶体管)。
图2A和图2B示出了根据本公开的一些实施例，图1A和图1B中，分别沿着切割线B-B和切割线C-C线截取中的半导体器件的第一实施例的截面图。图2C示出了根据本公开的一些实施例，由图2A和图2B中所示出的半导体器件的截面图。如图2A所示，半导体器件200包括在基板210上形成的多个特征。例如，基板210可以包括结晶硅基板和各种掺杂区域。所述掺杂区可以掺杂有p型掺杂剂，例如硼或BF2；或n型掺杂剂，例如磷或砷；和/或其组合。在一些实施例中，基板210可以由其他合适的元素半导体制成，例如碳或锗；合适的化合物半导体材料，例如碳化硅，砷化镓，磷化镓，磷化铟，砷化铟和锑化铟；合金半导体，包括SiGe，SiGeSn，GaAsP，AlInAs，AlGaAs，GaInAs，GaInP和GaInAsP。其他合适的材料或其组合。此外，尽管在本说明性示例中使用块状基板，但是在一些实施例中，基板可以包括外延层(磊晶层epi-layer)和/或可以包括绝缘体上硅(SOI)结构，例如硅绝缘体上的绝缘体(SOI)，绝缘体上的SiGe(SiGeOI)，绝缘体上的Ge(GeOI)等。
存储单元区110a中的隔离结构215围绕基板210的顶部(例如，有源区域222)。在一些实施例中，隔离结构215可以通过STI(浅沟槽隔离)方法形成。多个位线堆叠特征BL电连接到有源区域222。位线堆叠特征BL横向排列于字线104上方。字线104(未标示于图2A)，可形成作为诸如掩埋沟道阵列晶体管(BCAT)在基板210中。晶体管的类型不限于此。例如，该晶体管可以是平面晶体管，凹陷沟道阵列晶体管(RCAT)或球形凹陷沟道阵列晶体管(SRCAT)。字线可以作动為栅极，例如选择晶体管的栅极。
如图2A所示，每个位线堆叠特征BL包括位线接触241，第一位线导体240a，第二位线导体240b，位线覆盖240c，第一位线介电质240d和第二位线介电质240e。第一位线导体240a通过位线接触241电连接到有源区域222，有源区域222作为晶体管(例如，BCAT晶体管)的源极或漏极。位线接触241可以由导电材料制成，例如多晶硅，金属(例如钨W)或金属硅化物(例如硅化镍NiSi)。在一些实施例中，第一位线导体240a可以是改善第二位线导体240b与位线接触241之间的粘附力的缓冲材料(例如，TiN)。在其他实施例中，第一位线导体240a可以包括多晶硅，金属(例如钨W)，金属合金等。第二位线导体240b可以由诸如多晶硅，金属(例如，钨W)，金属合金(例如，WN)等的导电材料制成。在一些实施例中，第一位线导体240a和第二位线导体240b可以由相同的材料制成。
如下面将进一步清楚的说明，位线覆盖240c可以用作硬掩模，以防止随后的蚀刻工艺(例如，蚀刻位线堆叠特征BL的部分)损坏位线堆叠特征BL。此外，位线覆盖层240c可以是隔离组件的一部分，该隔离组件将位线堆叠特征BL与相邻导体(例如，存储节点触点244)绝缘。另外，第一位线介电质240d，第二位线介电质240e，蚀刻终止层203和位线间隔242可以是隔离部件的另一部分。在一些实施例中，位线覆盖240c，第一位线介电质240d，第二位线介电质240e，蚀刻终止层203和位线间隔242可以由绝缘材料制成，诸如氧化物，氮化物等类似化性的绝缘材料。
虚拟栅极特征235具有与栅极特征230类似的结构，但是不具有栅极特征230的功能。如图2A所示，在基板210的顶部上方和隔离结构215上方，形成了虚拟栅极特征235。虚拟栅极特征235包括虚拟栅电极237和硬掩模225。虚拟栅电极237包括在基板210顶部上方的阻挡金属220b和在阻挡金属220b上方的栅极金属220c。在一些实施例中，阻挡金属220b具有约1纳米至约90纳米的厚度。在一些实施例中，硬掩模225在栅极金属220c上方。在一些实施例中，硬掩模225的厚度为约10纳米至约90纳米。
如图2A所示，存储单元区110a还包括第一介电层232a，第二介电层232b和第三介电层232c。第一介电层232a保形地形成在栅极特征230和虚拟栅极特征235上。即，第一介电层232a在栅极特征230和虚拟栅极特征235顶部上的厚度，与栅极特征230和虚拟栅极特征235的侧壁上的第一介电层232a的厚度基本上相同。在该实施例中，第一介电层232a可以由绝缘材料制成，例如氮化硅等类似材料。在一些实施例中，第一介电层232a的厚度(T1)大于虚拟栅电极237的厚度(T3)。在一些实施例中，第一介电层232a的厚度(T1)大于阻挡金属220b的厚度。在一些实施例中，第一介电层232a的厚度(T1)大于栅极金属220c的厚度。在一些实施例中，第一介电层232a的厚度(T1)大于硬掩模225的厚度。在一些实施例中，第一介电层232a的厚度(T1)为大约80纳米至大约100纳米。
在一些实施例中，第一介电层232a的厚度(T1)等于或大于虚拟栅极特征235的高度(H2)。在这样的实施例中，第一介电层的厚度(T1)与虚拟栅极特征235的高度(H2)比值为1至2。在一些实施例中，第一介电层232a的厚度(T1)大于第一位线导体240a的厚度。在一些实施例中，第一介电层232a的厚度(T1)大于第二位线导体240b的厚度。在一些实施例中，第一介电层232a的厚度大于第一位线导体240a和第二位线导体240b中的至少其一位线导体的厚度。在一些实施例中，第一介电层232a的厚度(T1)大于位线覆盖240c的厚度。
在一些实施例中，第二介电层232b由与第一介电层232a不同的绝缘材料制成。例如，第二介电层232b具有比第一介电层232a小的介电常数。例如，第二介电层232b可以是氧化硅。在一些实施例中，第二介电层232b的厚度小于第一介电层232a的厚度(T1)。在一些实施例中，虚拟栅极特征235的顶部上没有第二介电层232b。在一些实施例中，第三介电层232c由与第二介电层232b不同的绝缘材料制成，并且与第一介电层232a相同。第三介电层232c可以与第一介电层232a和第二介电层232b接触。在一些实施例中，第三介电层232c的厚度小于第一介电层232a的厚度。
存储元件，例如存储电容器CAP在着陆台246上方的层间电介质(ILD)层(例如第二层间介电层290b)中。着陆台246通过存储节点触点244电连接到有源区域222。有源区域222作为晶体管(例如，BCAT晶体管)的源极或漏极。着陆台246和存储节点触点244可以由金属或非金属导电材料制成，例如多晶硅，外延硅，钨，铝，镍等。在一些实施例中，可以使用相同的制造工艺并且同时地形成着陆台246和存储节点触点244。第一层间介电(ILD)层290a可以围绕着陆台246，并在存储电容器CAP的制造过程中作为蚀刻终止层。第一层间介电层290a可以由诸如氧化硅，氮化硅等绝缘材料制成。
如图2A所示，存储电容器CAP可以布置在存储单元区110a中的基板210上。在一些实施例中，第二层间介电层290b在第一层间介电层290a上方并且嵌入存储电容器CAP。每个存储电容器CAP包括电容下电极250L，电容上电极250U以及布置在上电极250U与电容下电极250L之间的电容介电层250D。电容下电极250L电连接到着陆台246。
在一些实施例中，电容下电极250L可以具有大体上圆柱形的导电结构，该导电结构具有高的纵横比(即高的深度与宽度之比)，并且具有U形截面轮廓。电容下电极250L可以由保形导电膜形成，该保形导电膜由一种或多种导电材料制成，所述导电材料例如多晶硅，SiGe，BSRO((Ba，Sr)RuO3)，CRO(CaRuO3)，LSCo((La，Sr)CoO3)，TiN，TiAlN，TaN，TaAlN，W，WN，Ru，RuO2，SrRuO3，Ir，IrO2，Pt，PtO，SRO(SrRuO3)等。
电容介电层250D是保形在电容下电极250L上的层，其包括氮化物，氧化物，金属氧化物或其组合。例如，电容介电层250D可以包括由氮化硅，氧化硅，金属氧化物(例如，HfO2，ZrO2，Al2O3，La2O3，Ta2O3和TiO2)，钙钛矿电介质材料(例如，STO(SrTiO3)，BST((Ba，Sr)TiO3)，BaTiO3，PZT和PLZT，或其组合。
电容上电极250U可以包括一种或多种导电材料，例如掺杂的半导体，导电金属氮化物，金属，金属硅化物，导电氧化物或其组合。例如，电容上电极250U可以包括导电材料，包括BSRO((Ba，Sr)RuO3)，CRO(CaRuO3)，LSCo((La，Sr)CoO3)，TiN，TiAlN，TaN，TaAlN，W，WN，Ru，RuO2，SrRuO3，Ir，IrO2，Pt，PtO，SRO(SrRuO3)等。
诸如第二通孔280b和第二金属线270b之类的附加布线和导电特征，可以形成在基板210上的层间电介层中，例如第三层间电介层290c，第四层间电介层290d，以实现与电路元件之间的电连接。第二通孔280b在第四层间介电层290d中，并且电连接到在第三层间介电层290c中的第二金属线270b。第二金属线270b可以在通孔与通孔之间提供水平的电连接。在一些实施例中，通孔和金属线可以由诸如钨，铝，铜和铝铜合金的导电材料制成。层间介电层可以由氧化硅，氮化硅和低k材料制成。在一些实施例中，可以去除一部分层间介电层以在其中形成空隙。空隙(例如，气隙)可以减小ILD层的k值(介电常数)。
在一些实施例中，可以在层间介电层与通孔或金属线之间形成粘附层(未示出)。粘附层可以由金属或一种或多种金属与非金属元素(例如TiN，Ta，TaN，Cu，CuMn，Co，Ni，Ag，Au，Pt，W等)的组合制成，并有助于粘合不同材料之间的特性。在一些实施例中，粘附层可以充当种子层以帮助金属(例如，Cu)生长更大的金属晶粒尺寸。较大的金属晶粒尺寸可能有助于改善电迁移效果。为了保护半导体器件200免受外部物理或化学损害，可以在顶部通孔(例如第二通孔280b)上方设置钝化层290e。钝化层290e可以由绝缘材料制成，例如氧化硅和氮化硅。
功能晶体管(例如，感测放大器晶体管)可以形成在外围区110b中。功能晶体管是控制电路，例如存取、解码器或放大器电路，其控制形成在存储单元区110a中的存储单元的操作。在有源区域222上，可以存在一个或多个器件层，透过栅极接触260以实现垂直信号传导(例如，从栅极特征230到更高层的器件层)。栅极接触260可以连接到相应的第一金属线270a，该第一金属线270a可以传递水平信号传导。
如图2B所示，外围区110b中的基板210包括底部210c和从底部210c延伸的顶部210d。隔离结构215在底部上方并且围绕基板210的顶部。在该实施例中，多个栅极特征230在基板210的顶部上方，每个基板包括一个栅极介电层221，在一些实施例中，栅极特征230的高度(H1)可以为大约90纳米至大约110纳米。栅极介电层221可以由诸如氧化硅，氧氮化硅或金属氧化物的绝缘材料制成。金属氧化物可以包括例如氧化铪，氧化铝或氧化钛。可以利用高K介电材料于互补金属栅电极，以增强场效应晶体管的性能。
在一些实施例中，栅电极220包括设置在栅极多晶硅220a和栅极金属220c之间的阻挡金属220b。在一些实施例中，栅电极220的厚度(T4)可以是大约10纳米至大约100纳米。阻挡金属220b可以由缓冲材料制成，例如氮化钨(WN)，氮化钛(TiN)或氮化钽(TaN)。栅极多晶硅220a可以由掺杂的多晶硅制成。栅极金属220c可以由诸如钨，钛，钽和铝的导电材料制成。在一个实施例中，阻挡金属220b和栅极金属220c不是必需的。在这样的实施例中，栅极多晶硅220a可以与栅极接触260直接接触。如将在下面进一步描述的，阻挡金属220b和第一位线导体240a可以使用相同的制造工艺同时形成。类似地，可以使用相同的制造工艺并且同时形成栅极金属220c和第二位线导体240b。
一对栅极间隔234可以分别形成在栅电极220的相对两侧壁上。栅极间隔234可以包括一种或多种绝缘材料，例如氧化硅，氮化硅等。在一些实施例中，栅极间隔234的横向厚度可以用作晶体管的器件性能的调节器。栅极间隔234的横向厚度可以影响源极和漏极之间的沟道长度。另外，第一介电层232a，第二介电层232b和第三介电层232c可以是隔离组件的一部分，其防止或减少功能晶体管的泄漏。第一介电层232a在基板210的顶部上方并覆盖栅极特征230。在该实施例中，第一介电层232a可以由绝缘材料制成，例如氮化硅等。在一些实施例中，第一介电层232a的厚度大于栅极特征230的高度(H1)。
在一些实施例中，第一介电层232a的厚度(T1)大于栅电极220的厚度(T4)。在一些实施例中，第一介电层232a的厚度(T1)大于栅栅极多晶硅220a的厚度。在一些实施例中，第一介电层232a的厚度(T1)大于阻挡金属220b的厚度。在一些实施例中，第一介电层232a的厚度(T1)大于栅极金属220c的厚度。在一些实施例中，第一介电层232a的厚度(T1)大于硬掩模225的厚度。在一些实施例中，第一介电层232a的厚度(T1)为约80纳米到大约100纳米。
在一个实施例中，相邻的栅极特征230之间的距离(D1)小于第一介电层232a的厚度(T1)。在这样的实施例中，如图2B所示，在第一介电层232a中在栅极特征230之间形成缝239。缝239的大小可以对应于相邻栅极特征230之间的距离(D1)。举例来说，相邻的栅极特征230之间的距离(D1)越短，缝239的深度越深。在一些实施例中，缝239的底部被夹在相邻栅极特征230的栅极多晶硅220a之间。缝239的底部被夹在相邻栅极特征230的阻挡金属220b之间。在一些实施例中，缝239的底部被夹在相邻栅极特征230的栅极金属220c之间。在一些实施例中，缝239的底部是在相邻栅极特征230之上。在此处应注意，缝239内没有填充第二介电层232b和第三介电层232c。
在一个实施例中，如图2B所示，基板210与缝239的底部之间的距离(D2)小于相邻栅极特征230之间的距离(D1)。在这样的实施例中，距离(D2)等于或小于距离(D1)的一半。在另一个实施例中，基板210和缝239的底部之间的距离(D2)大于在栅极特征230之间的距离(D1)。在这样的另一个实施例中，基板210和缝239的底部之间的距离(D2)大于栅极特征230之间的距离(D1)的一半。在一些实施例中，当栅极特征230彼此足够远离时，不会形成缝239。即，在这样的一些实施例中，相邻栅极特征230之间没有缝。
在一些实施例中，第二介电层232b可以由与第一介电层232a不同的绝缘材料制成。例如，第二介电层232b具有比第一介电层232a小的介电常数。例如，第二介电层232b可以是氧化硅。在一些实施例中，第二介电层232b的厚度(T2)小于第一介电层232a的厚度(T1)。在一些实施例中，第二介电层232b的厚度(T2)与第一介电层232a的厚度(T1)的比值约为1或小于1。在一些实施例中，第二介电层232b的厚度小于缝239的深度。在其他实施例中，第二介电层232b的厚度(T2)大于缝239的深度。在一些实施例中，栅极特征230的顶部上没有第二介电层232b。在其他实施例中，相邻栅极特征230之间没有第二介电层232b。在一些实施例中，第三介电层232c可以由与第二介电层232b不同的绝缘材料制成，并且可以与第一介电层232a相同的绝缘材料制成。第三介电层232c覆盖缝239的顶部。第三介电层232c与第一介电层232a接触。第三介电层232c与第二介电层232b接触。
诸如第一通孔280a和第二金属线270b之类的附加布线和导电特征，可以形成在基板210上的层间电介层中，例如第二层间电介层290b，第三层间电介层290c，以实现与电路元件之间的电连接。第一通孔280a在第一金属线270a与第二金属线270b之间提供垂直的电互连。第二金属线270b在通孔与通孔之间提供水平的电互连。在一些实施例中，通孔和金属线可以由诸如钨，铝，铜和铝铜合金的导电材料制成。层间电介层可以由氧化硅，氮化硅和低k材料制成。在一些实施例中，可以去除一部分层间电介层以在其中形成空隙，空隙(例如，气隙)可以减小层间电介层的k值(介电常数)。
在该实施例中，第一金属线270a可以通过第一通孔280a和第二金属线270b电连接到第二通孔280b。第二层间介电层290b围绕第一通孔280a。第三间介电层290c围绕第二金属线270b以将相邻的第二金属线270b分开。类似地，第四层间介电层290d围绕第二通孔280b。在一些实施例中，可以在第二通孔280b上方设置额外的金属/通孔结构。第二通孔280b可以电连接到额外的金属/通孔结构以传输来自功能晶体管的信号。
如图2C所示，在存储单元区110a和外围区110b的边界上，第一介电层232a形成在虚拟栅极特征235和栅极特征230之间。在该实施例中，第一介电层232a与隔离结构215和有源区域222接触。第二介电层232b在第一介电层232a上方。在该实施例中，第二介电层232b具有弯曲的侧壁以及基本上平坦的顶部和底部。在一些实施例中，第二介电层232b的宽度(W1)小于虚拟栅极特征235与栅极特征230之间的距离(D3)。在其他实施例中，第二介电层232b的侧壁与虚拟栅极特征235的栅极间隔234a和栅极特征230的栅极间隔234b对齐。
在一些实施例中，第二介电层232b的底部被夹在栅极特征230的阻挡金属220b和虚拟栅极特征235的阻挡金属220b之间。在一些实施例中，第二介电层232b夹在栅极特征230的栅极金属220c和虚拟栅极特征235的栅极金属220c之间。在一些实施例中，第二介电层232b夹在蚀刻终止层203和栅极特征230的栅极多晶硅220a之间。在一些实施例中，当栅极特征230和虚拟栅极特征235彼此足够靠近时，可以形成缝。在此注意，缝在内没有第二电介质232b和第三电介质232c。
图3A-11C示出了根据本公开的一些实施例，由图2C中所示出的半导体器件的中间制造阶段的截面图。图3A-11A，3B-11B和3C-11C示出了中间制造阶段的截面图，分别沿图1A和1B沿着切割线A-A，B-B和C-C截取。参照图3A，3B和3C，提供了基板310。基板310包括底部310c和从底部310c延伸的顶部310d。隔离结构315在底部310c上方并且围绕基板310的顶部310d。字线结构304在基板310的顶部310d和隔离结构315a上。每个字线结构304包括存储单元栅极导体304a，存储单元栅极介电层304b和存储单元栅极覆盖304c。存储单元栅极介电层304b布置在存储单元栅极导体304a和基板310之间。在一些实施例中，存储单元栅极介电层304b包括热氧化物，氮化硅，氧氮化硅，高k电介质材料，或其组合。存储单元栅极导体304a可以由导电材料制成，例如掺杂的硅，金属(例如钨，铝，钛和/或钽)，导电金属氮化物(例如氮化钛，氮化钽和/或氮化钨)和金属半导体化合物(例如金属硅化物)。存储单元栅极覆盖304c在存储单元栅极导体304a上方。在一些实施例中，存储单元栅极覆盖304c可以由诸如氧化硅和氮化硅的绝缘材料制成。
氧化层302位于基板310的顶部310d上方，并围绕存储单元栅极介电层304c。氧化层302可以由诸如氧化硅等的绝缘材料制成。位线接触341在相邻的一对存储单元栅极覆盖304c之间。位线接触341可以由导电材料制成，例如多晶硅，金属(例如钨W)或金属硅化物(例如硅化镍NiSi)。
蚀刻终止层303围绕位线接触341并在氧化层302和存储单元栅极覆盖304c上方。蚀刻终止层303可以由诸如氧化硅和氮化硅的绝缘材料制成。
栅电极320在蚀刻终止层303，位线接触341和栅电介质321上方。栅电极320可以包括栅极多晶硅320a、在栅极多晶硅320a上方的阻挡金属320b、阻挡金属320b上方的栅极金属320c。在一些实施例中，栅电极320的厚度(T4)为大约10纳米至大约100纳米。阻挡金属320b可以由诸如TiN或WN等的导电材料制成。在一些实施例中，阻挡金属220b具有约1纳米至约90纳米的厚度。在其他实施例中，阻挡金属320b可以是非必需的。栅极金属320c可以由诸如多晶硅或钨的导电材料制成。栅极多晶硅320a可以由掺杂的多晶硅制成。
栅极介电层321可以由诸如氧化硅，氮氧化硅或金属氧化物的绝缘材料制成。金属氧化物可以包括例如氧化铪，氧化铝或氧化钛。
硬掩模325在栅电极320上并且在蚀刻部分栅电极320的期间，作为蚀刻保护层。在一些实施例中，硬掩模325的厚度为大约10纳米至大约90纳米。
接下来，参照图4A，图4B和图4C，蚀刻硬掩模325，栅电极320和栅极介电层321以形成一对栅极特征430。在该实施例中，每个栅极特征430包括栅极介电层321，栅极介电层321上方的栅极多晶硅320a,，栅极多晶硅320a上方的阻挡金属320b，阻挡层金属320b上方的栅极金属320c和栅极金属320c上方的硬掩模325。在一些实施例中，使用各向异性蚀刻工艺(例如，等离子体蚀刻和/或反应离子蚀刻(RIE))来蚀刻硬掩模325，栅电极320和栅极介电层321。
接下来，参照图5A，图5B和图5C，在硬掩模325的顶表面上方，在蚀刻终止层303和栅电极320的侧壁上以及在栅极特征430上方沉积间隔层560。间隔层560可以包括一种或多种绝缘材料，例如氧化硅，氮化硅等。在该实施例中，间隔层560包括第一间隔层560a和第二间隔层560b。在一些实施例中，第一间隔层560a由氮化硅制成，第二间隔层560b由氧化硅制成。
接下来，如图6A，图6B和图6C所示，去除了硬掩模325的顶表面上的间隔层560和栅极特征430的顶表面，从而在蚀刻终止层303和栅电极320侧壁上，栅电极320的侧壁上留下了栅极间隔660。在一些实施例中，栅极间隔660的蚀刻工艺可以使用各向异性蚀刻工艺，例如等离子体蚀刻和/或反应离子蚀刻(RIE)。在其他实施例中，栅极间隔660的蚀刻工艺可以是两步工艺。一步是湿法蚀刻工艺，例如HF蚀刻，以去除氧化硅材料；另一种是干法蚀刻工艺，例如，等离子蚀刻和/或反应离子蚀刻(RIE)，以去除氮化硅材料。
接下来，如图7A，7B和7C所示，第一介电层732a形成在硬掩模325的顶表面上方和在栅极间隔660上。第一介电层732a基本上保形形成在栅极特征430上。即，在栅极特征430的顶部上的第一介电层732a的厚度(T1)与在栅极特征430的侧壁上的第一介电层732a的厚度基本相同。在该实施例中，第一介电层732a可以由绝缘材料制成，例如氮化硅等。在一些实施例中，第一介电层732a的厚度(T1)可以大于阻挡金属320b的厚度。在一些实施例中，第一介电层732a的厚度(T1)可以大于栅极金属320c的厚度。在一些实施例中，第一介电层732a的厚度(T1)可以大于硬掩模325的厚度。在一些实施例中，第一介电层732a的厚度(T1)为约80纳米到大约100纳米。
在一个实施例中，相邻两个栅极特征430之间的距离(Dl)小于第一介电层732a的厚度(Tl)。在这样的实施例中，相邻栅极特征430之间的第一介电层732a中形成缝739。缝739的大小可以由相邻的栅极特征430之间的距离来决定。举例来说，相邻的栅极特征430之间的距离(D1)越短，缝739的深度越深。在一些实施例中，缝739的底部被夹在相邻栅极特征430的栅极多晶硅320a之间。在一些实施例中，缝739的底部为缝隙739的底部被夹在相邻栅极特征430的阻挡金属320b之间。在一些实施例中，缝739的底部被夹在相邻栅极特征430的栅极金属320c之间。在一些实施例中，缝739的底部高于栅极特征430。
在一个实施例中，基板310与缝739的底部之间的距离(D2)小于相邻栅极特征430之间的距离(D1)。在这样的实施例中，距离(D2)等于或等于小于距离(D1)的一半。在另一个实施例中，基板310与缝739的底部之间的距离(D2)大于在栅极特征430之间的距离(D1)。在这样的另一个实施例中，基板310与缝739的底部之间的距离(D2)大于栅极特征430之间的距离(D1)的一半。在一些实施例中，当两个栅极特征430彼此足够远时，可以不形成缝739。即，相邻栅极特征430之间没有缝739。
接下来，如图8A，8B和8C所示，第二介电层832b形成在第一介电层732a的顶表面上方。第二介电层832b可以由与第一介电层732a不同的绝缘材料制成。例如，第二介电层832b具有比第一介电层732a小的介电常数。例如，第二介电层832b可以是氧化硅。第二介电层832b的厚度(T2)小于第一介电层732a的厚度(T1)。在一些实施例中，第二介电层832b的厚度(T2)与第一介电层732a的厚度(T1)的比值为大约0到1。在一些实施例中，第二介电层832b的厚度(T2)小于缝739的深度。在其他实施例中，第二介电层832b的厚度(T2)大于缝739的深度。在一些实施例中，栅极特征430的顶部没有第二介电层832b。在其他实施例中，栅极特征430之间没有第二介电层832b。在一些实施例中，第二介电层832b通过旋涂电介质(SOD)方法形成以具有良好的间隙填充特性。
接下来，参照图9A，9B和9C，执行平坦化工艺以暴露第一介电层732a的顶表面。在一些实施例中，平坦化工艺可以是化学机械抛光(CMP)。在一些实施例中，可以通过平坦化工艺去除第一介电层732a的一部分顶部。也就是说，第一介电层732a在顶部栅极特征430上的厚度(T1')略小于第一介电层732a在栅极特征430侧壁上的厚度(T1)。
接下来，参照图10A，10B和10C，在第一介电层732a和第二介电层832b的顶表面上方形成第三介电层1032c。在一些实施例中，第三介电层1032c可以由与第二介电层832b不同的绝缘材料制成，并且可以与第一介电层732a相同的绝缘材料制成。第三介电层1032c可以与第一介电层732a和第二介电层832b接触。
接下来，如图11A，11B和11C所示，蚀刻一部分的位线接触341、蚀刻终止层303、阻挡金属320b、栅极金属320c、硬掩模325、第一介电层732a和第三介电层1032c以形成虚拟栅极特征1135。虚拟栅极特征1135的结构与栅极特征430的结构相似。虚拟栅极特征1135形成在基板310顶部和隔离结构315上方，包括虚拟栅电极1137和硬掩模325。虚拟栅电极1137包括阻挡金属320b和栅极金属320c。在一些实施例中，第一介电层732a的厚度(T1)大于虚拟栅电极1137的厚度(T3)。第一介电层732a基本上保形地形成在栅极特征430和虚拟栅极特征1135上。也就是说，在栅极特征430和虚拟栅极特征1135顶部的第一介电层732a的厚度与栅极特征430和虚拟栅极特征1135的侧壁上的第一介电层732a厚度基本相同。在一些实施例中，第一介电层732a的厚度(T1)等于或大于虚拟栅极特征1135的高度(H2)。在这样的实施例中，第一介电层732a的厚度(T1)与虚拟栅极特征1135的高度(H2)之比值约为1至2。
多个位线堆叠特征BL形成在基板310的顶部310d上。每个位线堆叠特征BL包括位线接触341、第一位线导体1140a、第二位线导体1140b、位线覆盖1140c、第一位线介电质1140d和第二位线介电质1140e。在一些实施例中，第一介电层732a的厚度(T1)大于第一位线导体1140a的厚度。在一些实施例中，第一介电层732a的厚度(T1)大于第二位线导体1140b的厚度。在一些实施例中，第一介电层732a的厚度(T1)大于位线覆盖1140c的厚度。在一些实施例中，第一介电层732a具有与位线堆叠特征BL的第一位线介电质1140d大体上相同的厚度。
诸如第二通孔280b和第二金属线270b之类的附加布线和导电特征，在基板310上的如第三、第四层间电介质层290c，290d之类的间电介质层中形成，以实现与电路元件之间的电连接。举例来说，第一层间介电层290a沉积在存储单元区110a和外围区110b上方。在第一层间介电层290a中形成第一金属线270a和着陆台246。第二层间介电层290b沉积在第一层间介电层290a上。存储电容器CAP和第一通孔280a形成在第二层间介电层290b中。第三层间介电层290c沉积在第二层间介电层290b上。金属线270b形成在第三层间介电层290c中。第四层间介电层290d沉积在第三层间介电层290c上。第二通孔280b形成在第四层间介电层290d中。钝化层290e沉积在第四层间介电层290d上。
图12示出了根据本公开的一些实施例，用于制造半导体器件200的方法1200的第一实施例的制造流程图。如图12所示，在框1210中，提供基板。接下来，在框1220中，蚀刻硬掩模,、栅电极和栅极介电层以在基板上形成一对栅极特征。接下来，在框1230中，在栅极特征上方形成间隔层。接下来，在框1240中，去除间隔层的一部分以暴露硬掩模。接下来，在框1250中，在硬掩模之上形成第一介电层。接下来，在框1260中，在第一介电层上形成第二介电层。接下来，在框1270中，平坦化第二介电层以暴露第一介电层。接下来，在框1280中，在第一介电层和第二介电层上形成第三介电层。
图13A和图13B示出了根据本公开的一些实施例，图1A和图1B中，分别沿着切割线B-B和切割线C-C线截取中的半导体器件1300的第二实施例的截面图。图13C示出了根据本公开的一些实施例，由图13A和图13B中所示出的半导体器件1300的截面图。如图13A所示，该实施例的半导体器件1300与半导体器件200的不同之处在于，半导体器件1300被省去了第二介电层232b与第三介电层232c。第一介电层1332a未保形地形成在栅极特征1330和虚拟栅极特征1335上。也就是说，栅极特征1330和虚拟栅极特征1335顶部的第一介电层1332a厚度(T6)，不同於栅极特征1330和虚拟栅极特征1335侧壁上的第一介电层1332a的厚度(T5)不同。此外，相邻栅极特征1330之间第一介电层1332a中形成缝1339a。
栅极特征1330形成在基板1310的顶部1310d上方，并且包括栅极介电层1321、栅电极1320和硬掩模1325。栅电极1320包括栅极多晶硅1320a、栅极金属1320c和设置在栅极多晶硅1320a与栅极金属1320c之间的阻挡金属1320b。虚拟栅极特征1335可以具有与栅极特征1330类似的结构，但不具有栅极特征1330晶体管的功能。如图13C所示，虚拟栅极特征1335形成在基板1310和隔离结构1315顶部上方。虚拟栅极特征1335包括虚拟栅电极1337和硬掩模1325。虚拟栅电极1337包括在基板1310的顶部上方的阻挡金属1320b和在阻挡金属1320b上方的栅金属1320c。
在图13C中，栅极特征1330和虚拟栅极特征1335之间的距离(D3)小于第一介电层1332a的厚度(T5)。在这样的实施例中，如图13C所示，栅极特征1330和虚拟栅极特征1335之间的第一介电层1332a中形成缝1339b。缝1339b的大小受到栅极特征1330和虚拟栅极特征1335之间距离的影响。举例来说，栅极特征1330和虚拟栅极特征1335之间的距离(D3)越短，缝1339b越深。在一些实施例中，缝1339b的底部被夹在栅极特征1330的栅极多晶硅1320a和蚀刻终止层1303之间。在一些实施例中，缝隙1339b的底部被夹在栅极特征1330的阻挡金属1320b与虚拟栅极特征1335的阻挡金属1320b之间。在一些实施例中，缝隙1339b的底部被夹在栅极特征1330的栅极金属1320c与虚拟栅极特征1335的栅极金属1320c之间。在一些实施例中，缝1339b的底部在栅极特征1330和虚拟栅极特征1335上方。
在一个实施例中，如图13C中，基板1310与缝1339的底部之间的距离(D4)小于栅极特征1330与虚拟栅极特征1335之间的距离(D3)。在这样的实施例中，基板1310与缝1339的底部之间的距离(D4)等于或小于栅极特征1330与虚拟栅极特征1335之间距离(D3)的一半。在另一个实施例中，基板1310和缝1339的底部之间的距离(D4)大于在栅极特征1330和虚拟栅极特征1335之间的距离(D3)。在这样的另一个实施例中，基板1310和缝1339的底部之间的距离(D4)大于栅极特征1330和虚拟栅极特征1335之间的距离(D3)的一半。在一些实施例中，当栅极特征1330和虚拟栅极特征1335彼此足够远时，不会形成缝1339b。即，栅极特征1330和虚拟栅极特征1335之间没有缝。在其他实施例中，缝1339a的深度大于缝1339b的深度。在此注意，缝1339a，1339b中没有第一层间介电层290a。
图14A至图20C示出了根据本公开的一些实施例，由图13C中所示出的半导体器件1300的中间制造阶段的截面图。图14A-20A，14B-20B和14C-20C示出了中间制造阶段的截面图，分别沿图1A和1B沿着切割线A-A，B-B和C-C截取。
参照图14A，14B和14C，提供了基板1410。基板1410包括底部1410c和从底部1410c延伸的顶部1410d。隔离结构1415在底部1410c上方并且围绕基板1410的顶部1410d。字线结构1404在基板1410的顶部1410d和隔离结构1415a上。每个字线结构1404包括存储单元栅极导体1404a，存储单元栅极介电层1404b和存储单元栅极覆盖1404c。存储单元栅极介电层1404b布置在存储单元栅极导体1404a和基板1410之间。在一些实施例中，存储单元栅极介电层1404b包括热氧化物，氮化硅，氧氮化硅，高k电介质材料，或其组合。存储单元栅极导体1404a可以由导电材料制成，例如掺杂的硅，金属(例如钨，铝，钛和/或钽)，导电金属氮化物(例如氮化钛，氮化钽和/或氮化钨)和金属半导体化合物(例如金属硅化物)。存储单元栅极覆盖1404c在存储单元栅极导体1404a上方。在一些实施例中，存储单元栅极覆盖1404c可以由诸如氧化硅和氮化硅的绝缘材料制成。
氧化层1402位于基板1410的顶部1410d上方，并围绕存储单元栅极介电层1404c。氧化层1402可以由诸如氧化硅等的绝缘材料制成。位线接触1441在相邻的一对存储单元栅极覆盖1404c之间。位线接触1441可以由导电材料制成，例如多晶硅，金属(例如钨W)或金属硅化物(例如硅化镍NiSi)。蚀刻终止层1403围绕位线接触1441并在氧化层1402和存储单元栅极覆盖1404c上方。蚀刻终止层1403可以由诸如氧化硅和氮化硅的绝缘材料制成。栅电极1420在蚀刻终止层1403，位线接触1441和栅电介质1421上方。栅电极1420可以包括栅极多晶硅1420a、在栅极多晶硅1420a上方的阻挡金属1420b、阻挡金属1420b上方的栅极金属1420c。在一些实施例中，栅电极1420的厚度(T4)为大约10纳米至大约100纳米。阻挡金属1420b可以由诸如TiN或WN等的导电材料制成。在一些实施例中，阻挡金属1420b具有约1纳米至约90纳米的厚度。在其他实施例中，阻挡金属1420b可以是非必需的。栅极金属1420c可以由诸如多晶硅或钨的导电材料制成。栅极多晶硅1420a可以由掺杂的多晶硅制成。栅极介电层1421可以由诸如氧化硅，氮氧化硅或金属氧化物的绝缘材料制成。金属氧化物可以包括例如氧化铪，氧化铝或氧化钛。硬掩模1425在栅电极1420上并且在蚀刻部分栅电极1420的期间，作为蚀刻保护层。在一些实施例中，硬掩模1425的厚度为大约10纳米至大约90纳米。
接下来，参照图15A，图15B和图15C，蚀刻硬掩模1425，栅电极1420和栅极介电层1421以形成一对栅极特征1530。在该实施例中，每个栅极特征1530包括栅极介电层1421，栅极介电层1421上方的栅极多晶硅1420a,，栅极多晶硅1420a上方的阻挡金属1420b，阻挡层金属1420b上方的栅极金属1420c和栅极金属1420c上方的硬掩模1425。在一些实施例中，使用各向异性蚀刻工艺(例如，等离子体蚀刻和/或反应离子蚀刻(RIE))来蚀刻硬掩模1425，栅电极1420和栅极介电层1421。
接下来，参照图16A，图16B和图16C，在硬掩模1425的顶表面上方，在蚀刻终止层1403和栅电极1420的侧壁上以及在栅极特征1530上方沉积间隔层1660。间隔层1660可以包括一种或多种绝缘材料，例如氧化硅，氮化硅等。在该实施例中，间隔层1660包括第一间隔层1660a和第二间隔层1660b。在一些实施例中，第一间隔层1660a由氮化硅制成，第二间隔层1660b由氧化硅制成。
接下来，如图17A，图17B和图17C所示，去除了硬掩模1425的顶表面上的间隔层1660和栅极特征1530的顶表面，从而在蚀刻终止层1403和栅电极1420侧壁上，栅电极1420的侧壁上留下了栅极间隔1760。在一些实施例中，栅极间隔1760的蚀刻工艺可以使用各向异性蚀刻工艺，例如等离子体蚀刻和/或反应离子蚀刻(RIE)。在其他实施例中，栅极间隔1760的蚀刻工艺可以是两步工艺。一步是湿法蚀刻工艺，例如HF蚀刻，以去除氧化硅材料；另一种是干法蚀刻工艺，例如，等离子蚀刻和/或反应离子蚀刻(RIE)，以去除氮化硅材料。
接下来，如图18A，18C和18C所示，第一介电层1832a形成在硬掩模1425的顶表面上方和在栅极间隔1760上。第一介电层1832a未保形地形成在栅极特征1530上。第一介电层1832a可以由绝缘材料制成，例如氮化硅等。在一些实施例中，第一介电层1832a的厚度(T5)可以大于阻挡金属1420b的厚度。在一些实施例中，第一介电层1832a的厚度(T5)可以大于栅极金属1420c的厚度。在一些实施例中，第一介电层1832a的厚度(T5)可以大于硬掩模1425的厚度。在一些实施例中，第一介电层1832a的厚度(T5)可以为约80纳米到约100纳米。在一实施例中，栅极特征1530之间的距离(D1)小于第一电介质1832a的厚度(T5)。在这样的实施例中，在栅极特征1530之间的第一电介质1832a中形成缝1839。
在一个实施例中，基板1410与缝1839的底部之间的距离(D2)小于在栅极特征1530之间的距离(D1)。在这样的实施例中，基板1410与缝1839的底部之间的距离(D2)为等于或小于栅极特征1530之间的距离(D1)的一半。在另一实施例中，基板1410与缝1839的底部之间的距离(D2)大于栅极特征1530之间的距离(D1)。在这样的另一实施例中，基板1410与缝1839的底部之间的距离(D2)大于栅极特征1530之间的距离(D1)的一半。
在一些实施例中，当两个栅极特征1530彼此足够远时，不形成缝1839。即，栅极特征1530之间没有缝1839。
接下来，如图19A，图19B和图19C所示，执行平坦化工艺以去除第一介电层1832a的顶部。在一些实施例中，平坦化工艺可以是化学机械抛光(CMP)。在该实施例中，在栅极特征1530的顶部上的第一介电层1832a的厚度(T6)略小于在栅极特征1530侧壁上的第一介电层1832a的厚度(T5)。
接下来，如图20A，20B和20C所示，蚀刻一部分的位线接触1441、蚀刻终止层1403、阻挡金属1420b、栅极金属1420c、硬掩模1425和第一介电层1832a以形成虚拟栅极特征2035。虚拟栅极特征2035的结构与栅极特征1530的结构相似。虚拟栅极特征2035形成在基板1410顶部和隔离结构1415上方，包括虚拟栅电极2037和硬掩模1425。虚拟栅电极2037包括阻挡金属1420b和栅极金属1420c。在一些实施例中，第一介电层1832a的厚度(T5)大于(T3)虚拟栅电极2037的厚度。在一些实施例中，第一介电层1832a的厚度(T5)大于虚拟栅极特征2035的高度(H2)。在这样的实施例中，第一介电层1832a的厚度(T5)与虚拟栅极特征2035的高度(H2)之比值约为1至2。
多个位线堆叠特征BL形成在基板1410的顶部1410d上。每个位线堆叠特征BL包括位线接触1441、第一位线导体2040a、第二位线导体2040b、位线覆盖2040c和第一位线介电质2040d。在一些实施例中，第一介电层1832a的厚度(T5)大于第一位线导体2040a的厚度。在一些实施例中，第一介电层1832a的厚度(T5)大于第二位线导体2040b的厚度。在一些实施例中，第一介电层1832a的厚度(T5)大于位线覆盖2040c的厚度。在一些实施例中，第一介电层1832a具有与位线堆叠特征BL的第一位线介电质2040d大体上相同的厚度。
诸如第二通孔280b和第二金属线270b之类的附加布线和导电特征，在基板1410上的如第三、第四层间电介质层290c，290d之类的间电介质层中形成，以实现与电路元件之间的电连接。举例来说，第一层间介电层290a沉积在存储单元区110a和外围区110b上方。在第一层间介电层290a中形成第一金属线270a和着陆台246。第二层间介电层290b沉积在第一层间介电层290a上。存储电容器CAP和第一通孔280a形成在第二层间介电层290b中。第三层间介电层290c沉积在第二层间介电层290b上。金属线270b形成在第三层间介电层290c中。第四层间介电层290d沉积在第三层间介电层290c上。第二通孔280b形成在第四层间介电层290d中。钝化层290e沉积在第四层间介电层290d上。
图21示出了根据本公开的一些实施例，用于制造半导体器件1300的方法2100的第二实施例的制造流程图。如图21所示。在框2110中，提供基板。接下来，在框2120中，蚀刻硬掩模、栅电极和栅极介电层，以在基板上形成一对栅极特征。接下来，在框2130中，在栅极特征上形成间隔层。接下来，在框2140中，去除一部分间隔层以暴露出硬掩模。接下来，在框2150中，在硬掩模上形成介电层。
因此，本公开的一个方面提供了一种半导体器件，包括基板，第一栅极特征，在所述基板上方，并包括栅电极；栅极间隔，在所述第一栅极特征的侧壁上和第一介电层，其特征在于，与所述栅极间隔接触并且其厚度大于所述栅电极。在一些实施例中，所述的半导体器件还包括与所述栅极特征相邻的第二栅极特征，其中所述第一栅极特征和所述第二栅极特征之间的距离小于所述第一介电层的厚度。在一些实施例中，在所述第一栅极特征和所述第一栅极特征之间形成缝。在一些实施例中，所述基板和所述缝底部之间的距离小于第一栅极特征和第二栅极特征之间的距离。在一些实施例中，所述的半导体器件还包括第二介电层，所述第二介电层在所述第一介电层上方并且厚度小于所述第一介电层。在一些实施例中，所述第一栅极特征的顶部没有所述第二介电层。在一些实施例中，所述的半导体器件还包括与所述第一栅极特征相邻的第二栅极特征，其中所述第一栅极特征和所述第二栅极特征之间没有所述第二介电层。在一些实施例中，其特征在于，所述第一介电层的厚度大于所述第一栅极特征的高度。
因此，本公开的一个方面提供了一种半导体器件，包括基板，其包括底部和从该底部延伸的顶部；隔离结构，其包围所述基板的顶部；虚拟栅极特征，在所述基板顶部和所述隔离结构上方，并包括虚拟栅电极；和第一介电层，在所述虚拟栅极特征上方，并且具有比所述虚拟栅电极更大的厚度。在一些实施例中，所述虚拟栅极特征包括阻挡金属，并且所述第一介电层的厚度大于所述阻挡金属的厚度。在一些实施例中，所述虚拟栅极特征包括硬掩模，并且所述第一介电层的厚度大于所述硬掩模的厚度。在一些实施例中，所述的半导体器件还包括第二介电层、在所述第一介电层之上和第三介电层，在所述第二介电层之上，所述第三介电层的厚度小于所述第一介电层的厚度。在一些实施例中，所述的半导体器件还包括包含有第一位线导体和第二位线导体的位线堆叠特征，所述第一介电层的厚度大于所述第一位线导体和所述第二位线导体中的至少其一位线导体的厚度。在一些实施例中，所述第一介电层的厚度大于所述虚拟栅极特征的高度。
因此，本公开的一个方面提供了一种制造半导体器件的方法，该方法包括提供具有一对栅极特征的基板；形成间隔层在所述栅极特征之上；去除所述间隔层的一部分以暴露出所述栅极特征的顶表面；和形成第一介电层在所述间隔层和所述栅极特征的顶表面上，其特征在于，在所述栅极特征之间的第一介电层中形成第一缝。在一些实施例中，还包括在所述第一介电层上形成第二介电层，其中所述第一介电层的厚度大于所述第二介电层的厚度。在一些实施例中，还包括在所述基板上形成虚拟栅极特征，其中所述第一介电层具有比所述虚拟栅极特征的所述虚拟栅电极更大的厚度。在一些实施例中，还包括在所述基板上形成位线堆叠特征，其中所述第一介电层的厚度大于所述位线堆叠特征的位线导体的厚度。在一些实施例中，还包括在所述基板上形成位线堆叠特征，其中所述第一介电层具有与所述位线堆叠特征的位线介电层大体上相同的厚度。在一些实施例中，还包括在所述基板上形成虚拟栅极特征，其中形成所述第一介电层使得第二缝位于所述虚拟栅极特征和所述栅极特征之间。
以上示出和描述的实施例仅是示例。在本领域中经常发现许多细节，例如半导体器件的其他特征。因此，没有示出或描述许多这样的细节。即使在前面的描述中已经陈述了本技术的许多特征和优点以及结构和功能的细节，但是本公开仅是说明性的，并且可以在细节上进行改变，尤其是在形状，尺寸方面。以及在原则范围内的各个部分的排列，直至并包括由权利要求书中所用术语的广义含义所确定的全部范围。因此，将理解，可以在权利要求的范围内修改上述实施例。

Claims (9)

1.一种半导体器件，其特征在于，包括：
基板;
第一栅极特征，在所述基板上方，并包括栅电极；
栅极间隔，在所述第一栅极特征的侧壁上；和
第一介电层，其特征在于，与所述栅极间隔接触并且其厚度大于所述栅电极，所述半导体器件还包括形成在所述基板上的位线堆叠特征，其中所述第一介电层具有与所述位线堆叠特征的位线介电质大体上相同的厚度。
2.如权利要求1所述的半导体器件,其特征在于，所述的半导体器件还包括与所述第一栅极特征相邻的第二栅极特征，其中所述第一栅极特征和所述第二栅极特征之间的距离小于所述第一介电层的厚度。
3.如权利要求2所述的半导体器件，其特征在于，在所述第一栅极特征和所述第二栅极特征之间形成缝。
4.如权利要求3所述的半导体器件，其特征在于，所述基板和所述缝底部之间的距离小于第一栅极特征和第二栅极特征之间的距离。
5.一种半导体器件，其特征在于，包括：
基板，其包括底部和从该底部延伸的顶部；
隔离结构，其包围所述基板的顶部；
虚拟栅极特征，在所述基板顶部和所述隔离结构上方，并包括虚拟栅电极；
第一介电层，在所述虚拟栅极特征上方，并且具有比所述虚拟栅电极更大的厚度；和
位线堆叠特征，形成在所述基板上，其中所述第一介电层具有与所述位线堆叠特征的位线介电质大体上相同的厚度。
6.如权利要求5所述的半导体器件，其特征在于，所述的半导体器件还包括：
第二介电层，在所述第一介电层之上；和
第三介电层，在所述第二介电层之上，其特征在于，所述第三介电层的厚度小于所述第一介电层的厚度。
7.如权利要求5所述的半导体器件，其特征在于，所述第一介电层的厚度大于所述虚拟栅极特征的高度。
8.一种制造半导体器件的方法，该方法包括：
提供具有一对栅极特征的基板；
形成间隔层在所述栅极特征之上；
去除所述间隔层的一部分以暴露出所述栅极特征的顶表面；和
形成第一介电层在所述间隔层和所述栅极特征的顶表面上，其特征在于，在所述栅极特征之间的第一介电层中形成第一缝，在所述基板上形成位线堆叠特征，其中所述第一介电层具有与所述位线堆叠特征的位线介电质大体上相同的厚度。
9.如权利要求8所述制造半导体器件的方法，其特征在于，还包括在所述基板上形成虚拟栅极特征，其中形成所述第一介电层使得第二缝位于所述虚拟栅极特征和所述栅极特征之间。
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