TWI841240B - 半導體結構及其形成的方法 - Google Patents

Abstract

一種半導體結構包括在基板上的多個位元線結構以及在這些位元線結構之間的多個接觸結構。接觸結構包括在基板的中央區域上的多個導通接觸結構以及在基板的邊緣區域上的多個虛設接觸結構。虛設接觸結構中的每一個包括介電層以及在介電層上的虛設金屬層。介電層將虛設金屬層與基板分隔開來。虛設金屬層具有第一部分及第二部分分別位於與虛設金屬層相鄰的位元線結構中的一個的上表面上及側表面上。

Description

半導體結構及其形成的方法

本揭示內容是關於一種半導體結構及其形成的方法。

在半導體記憶體裝置中，例如動態隨機存取記憶體等，位元線連接記憶體單元中的電晶體以進行位元的讀取和/或寫入，位於位元線之間的接觸結構則與記憶體單元中的電容器連接以對電容器進行充放電，其中電容器的電荷狀態反映位元狀態。因此良好的半導體記憶體裝置需避免非預期的短路或寄生電容的產生，以避免影響記憶體單元的存取。

隨著半導體記憶體裝置的尺寸越做越小，避免記憶體單元產生非預期的電性表現也變得越來越困難。而且隨著尺寸的變小，半導體記憶體裝置的形成過程也出現挑戰，例如可能產生非預期的元件的剝落等。因此需要開發一種半導體結構及其形成方法，使其在例如半導體記憶體裝置中具有良好的電性表現，並在形成過程減少瑕疵產生。

本揭示內容提供一種半導體結構。半導體結構包括在基板上的多個位元線結構以及在這些位元線結構之間的多個接觸結構。接觸結構包括在基板的中央區域上的多個導通接觸結構以及在基板的邊緣區域上的多個虛設接觸結構。虛設接觸結構中的每一個包括介電層以及在介電層上的虛設金屬層。介電層將虛設金屬層與基板分隔開來。虛設金屬層具有第一部分及第二部分分別位於與虛設金屬層相鄰的位元線結構中的一個的上表面上及側表面上。

在一些實施方式中，基板的邊緣區域圍繞基板的中央區域，以及基板的邊緣區域具有第一寬度及第二寬度，第一寬度自基板的第一邊緣起算為70 nm至160 nm，第二寬度自基板的第二邊緣起算為80 nm至180 nm。

在一些實施方式中，虛設金屬層的第二部分直接接觸介電層。

在一些實施方式中，虛設金屬層的第一部分連接第二部分，以及第一部分與第二部分共同形成接近於L形的形狀。

在一些實施方式中，半導體結構還包括與虛設接觸結構相鄰的絕緣層，其中絕緣層包括第一絕緣部分及第二絕緣部分，以及第一絕緣部分及第二絕緣部分分別位於虛設接觸結構中的虛設金屬層的第二部分的側表面上及下表面上。

在一些實施方式中，導通接觸結構中的每一個包括直接接觸基板的導電矽層以及在導電矽層上的金屬層。

在一些實施方式中，半導體結構還包括多個間隙物結構位於位元線結構的多個側壁上，其中這些間隙物結構中的每一個包括內側間隙物、外側間隙物以及在內側間隙物與外側間隙物之間的中間氣隙。

本揭示內容也提供一種形成半導體結構的方法。方法包括以下操作。形成多個位元線結構在基板的邊緣區域上。形成介電層在位元線結構之間。蝕刻介電層的多個上方部分，以形成多個第一凹槽在位元線結構之間，其中第一凹槽暴露出介電層的多個下方部分。形成金屬層在位元線結構上及第一凹槽中。形成圖案化光阻層在金屬層上，其中圖案化光阻層具有多個開口對應於金屬層與位元線結構的側壁相鄰的多個區域。通過開口蝕刻位元線結構及金屬層以形成多個第二凹槽，其中第二凹槽將金屬層分隔成多個虛設金屬層，以及虛設金屬層中的每一個具有第一部分及第二部分分別位於與第一部分及第二部分相鄰的位元線結構中的一個的上表面上及側表面上。

在一些實施方式中，方法還包括以下操作。形成多個間隙物結構在位元線結構的側壁上，其中間隙物結構中的每一個包括內側間隙物、外側間隙物以及在內側間隙物與外側間隙物之間的中間間隙物。通過第二凹槽蝕刻間隙物結構中的中間間隙物及介電層的多個部分，以分別形成中間氣隙及多個第三凹槽，其中第三凹槽位於虛設金屬層中的第二部分下方。形成絕緣層在第二凹槽中及第三凹槽中。

在一些實施方式中，方法還包括以下操作。形成多個位元線結構在基板的中央區域上，其中基板的邊緣區域圍繞中央區域。形成多個導通接觸結構在位於中央區域上的位元線結構之間。

參照以下說明和所附申請專利範圍可更加地理解本揭示內容的實施方式、特點及優點。應理解的是，上文一般性的說明及下文具體性的說明為示例性及解釋性的，旨在提供本揭示內容的進一步說明。

為了使本揭示內容的說明更加詳細及完整，下文針對實施方式的態樣及具體的實施方式做出說明性的描述。需注意的是，這並非限制本揭示內容的實施方式為唯一形式。本揭示內容的實施方式在有益的情況下可互相結合或取代，且在未進一步說明的情況下可附加其他的實施方式。

此外空間相對用語，例如上方或下方等，可在本揭示內容中描述一個元件或特徵與圖中另一個元件或特徵的關係。除了圖中描述的方向，空間相對用語旨在涵蓋裝置在使用或操作時的不同方向。例如裝置可能以其他方式定向，例如旋轉90度或其他方向等，因此本揭示內容的空間相對用語可相對應地解釋。在本揭示內容中，除非另有說明，否則不同圖中的相同的元件編號是指以相同或相似的材料通過相同或相似的方法形成的相同或相似的元件。

此外考慮到測量產生的誤差或實際操作產生的誤差等，本揭示內容的「約」、「近似」、「接近」、「基本上」或「實質上」等包括所述值或所述特徵以及所屬技術領域中通常知識者可接受的偏差範圍內的值或特徵。舉例來說，在±15%、±10%或±5%偏差範圍內的值。而且可依據測量性質或其它影響操作的性質選擇可接受的偏差範圍。

本揭示內容提供一種半導體結構。半導體結構包括在基板上的多個位元線結構以及在這些位元線結構之間的多個接觸結構。接觸結構包括在基板的中央區域上的多個導通接觸結構以及在基板的邊緣區域上的多個虛設接觸結構。虛設接觸結構中的每一個包括介電層以及在介電層上的虛設金屬層。介電層將虛設金屬層與基板分隔開來。虛設金屬層具有第一部分及第二部分分別位於與虛設金屬層相鄰的位元線結構中的一個的上表面上及側表面上。第1圖至第2圖分別是根據本揭示內容一些實施方式的半導體結構100的上視圖及剖面圖。詳細地說，第2圖是第1圖沿著線A-A’切出來的剖面圖。接下來根據第1圖至第2圖詳細說明半導體結構100。

首先說明基板101。基板101上設有將在下文詳細說明的位元線結構103及接觸結構105等。這些位元線結構103及接觸結構105可能位在基板101上的不同區域（詳細後述）。例如這些區域包括基板101的中央區域101C及邊緣區域101E，其中邊緣區域101E圍繞中央區域101C，並如第1圖及第2圖所示以虛線標示兩者的相對位置。通過將基板101分為中央區域101C及邊緣區域101E可對應地在基板101上設置具有不同電性的元件，以使半導體結構100具有良好的電性表現（詳細後述）。

繼續說明基板101。在一些實施方式中，基板101的邊緣區域101E具有第一寬度W1及第二寬度W2。第一寬度W1及第二寬度W2分別為距離基板101的第一邊緣E1及第二邊緣E2的寬度，其中第一邊緣E1與第二邊緣E2基本上垂直。在一些實施方式中，較佳的第一寬度W1為70 nm至160 nm，例如70 nm、80 nm、90 nm、100 nm、110 nm、120 nm、130 nm、140 nm、150 nm或160 nm，其中更佳為90 nm至140 nm。在一些實施方式中，較佳的第二寬度W2為80 nm至180 nm，例如80 nm、90 nm、100 nm、110 nm、120 nm、130 nm、140 nm、150 nm、160 nm、170 nm或180 nm，其中更佳為100 nm至160 nm。

繼續說明基板101。基板101中包括多個摻雜有摻雜劑的區域，例如源極/汲極區101A，以及包括多個隔離區101B，如第2圖所示。源極/汲極區101A對應於未繪示於圖中的電晶體的源極/汲極。源極/汲極區101A的上方設有將在下文說明的位元線結構103及接觸結構105等，其中具有接觸結構105設置其上的源極/汲極區101A還可連接至未繪示於圖中的電容器。也就是說，當半導體結構100應用於如半導體記憶體裝置時，位元線結構103可通過電晶體進行記憶體單元的讀取和/或寫入，而接觸結構105中導通的接觸結構（詳細後述）可對記憶體單元中的電容器進行充放電。此外隔離區101B將源極/汲極區101A分隔開來，以避免相鄰的元件，例如相鄰的電晶體等，發生漏電流的現象。

繼續說明基板101。在一些實施方式中，源極/汲極區101A包括N型摻雜劑，例如磷、砷、其類似物或其組合，並使得源極/汲極區101A為N型摻雜區。在一些實施方式中，源極/汲極區101A包括P型摻雜劑，例如硼、鎵、銦、其類似物或其組合，並使得源極/汲極區101A為P型摻雜區。在一些實施方式中，隔離區101B包括介電材料，例如二氧化矽、其類似物或其組合，以使得隔離區101B具有絕緣的作用。

在一些實施方式中，半導體結構100還包括平坦層102位於基板101的頂表面上，以使得將在下文說明的位元線結構103可形成在相對平坦的表面上。在一些實施方式中，平坦層102包括氮化矽。

接著說明位元線結構103。每個位元線結構103包括導電矽層103S、金屬層103M及氮化物介電層103N。有些位元線結構103的導電矽層103S未顯示在第2圖的切面中。導電矽層103S與基板101的源極/汲極區101A直接接觸。金屬層103M位於導電矽層103S的上方。氮化物介電層103N位於金屬層103M的上方，以提供絕緣的作用，並且可在形成半導體結構100的過程中作為蝕刻的硬遮罩層。硬遮罩層具有較佳的抗蝕刻能力而有助於形成較小尺寸的位元線結構103，例如具有較高的長寬比的位元線結構103，以使得半導體結構100的元件密度可提高。在一些實施方式中，每個位元線結構103還包括阻障層103B位於導電矽層103S與金屬層103M之間，以避免金屬擴散，且可降低位元線結構103的電阻值。在一些實施方式中，阻障層103B不限於如第2圖所示的一層，且可包括多層的結構。

繼續說明位元線結構103。在一些實施方式中，導電矽層103S包括多晶矽。在一些實施方式中，較佳的金屬層103M包括鎢，以具有較低的電阻及接觸電阻。在一些實施方式中，氮化物介電層103N包括氮化矽。在一些實施方式中，較佳的阻障層103B包括一層氮化鈦層及一層矽化鈷層，其中氮化鈦層在矽化鈷層上方，即氮化鈦層在金屬層103M與矽化鈷層之間以及矽化鈷層在氮化鈦層與導電矽層103S之間。在一些實施方式中，位元線結構103的底表面位在基板101的頂表面下方，即位元線結構103埋入於基板101中，以有助於提高半導體結構100的元件密度。

在一些實施方式中，半導體結構100還包括間隙物結構104位於位元線結構103的側壁上。每個間隙物結構104包括內側間隙物104I、中間氣隙104A及外側間隙物104O。內側間隙物104I直接接觸位元線結構103。中間氣隙104A位於內側間隙物104I及外側間隙物104O之間，且為由內側間隙物104I、外側間隙物104O及將在下文說明的絕緣層108所共同包覆的空間，且此空間包括空氣，而可防止寄生電流的產生。外側間隙物104O直接接觸將在下文說明的接觸結構105。在一些實施方式中，內側間隙物104I及外側間隙物104O各自獨立包括氮化矽。

接著說明接觸結構105。接觸結構105各自位於相鄰的位元線結構103之間，並通過位元線結構103各自分隔開來。接觸結構105包括導通接觸結構106及虛設接觸結構107。導通接觸結構106位於基板101的中央區域101C上方，且與基板101的源極/汲極區101A導通，例如通過將在下文說明的導電矽層106S直接接觸基板101的源極/汲極區101A。虛設接觸結構107位於基板101的邊緣區域101E上方，且不與基板101的源極/汲極區101A導通，例如通過將在下文說明的介電層107D與基板101的源極/汲極區101A分隔開來。在基板101的邊緣區域101E上設置虛設接觸結構107可避免導通接觸結構106與基板101的邊緣太靠近而發生非預期的短路。例如當有其他元件設置於半導體結構100的周圍時，虛設接觸結構107可避免導通接觸結構106因太靠近其他元件而短路，並因此提高設置元件的密度及避免形成多餘的絕緣層等。

繼續說明接觸結構105中的導通接觸結構106。每個導通接觸結構106包括導電矽層106S及金屬層106M。導電矽層106S與基板101的源極/汲極區101A直接接觸。金屬層106M位於導電矽層106S的上方。在一些實施方式中，每個導通接觸結構106還包括阻障層106B位於導電矽層106S及金屬層106M之間，以避免金屬擴散，且可降低導通接觸結構106的電阻值。在一些實施方式中，阻障層106B不限於如第2圖中所示的一層，且可包括多層的結構。在一些實施方式中，導電矽層106S包括多晶矽。在一些實施方式中，較佳的金屬層106M包括鎢，以具有較低的電阻及接觸電阻。在一些實施方式中，較佳的阻障層106B包括矽化鈷。在一些實施方式中，導通接觸結構106的底表面位在基板101的頂表面下方，即導通接觸結構106埋入於基板101中，以有助於提高半導體結構100的元件密度。

繼續說明接觸結構105中的虛設接觸結構107。每個虛設接觸結構107包括介電層107D及虛設金屬層107M。介電層107D位於基板101的上方。虛設金屬層107M位於介電層107D的上方。介電層107D將虛設金屬層107M與基板101分隔開來，因此避免虛設接觸結構107與基板101的源極/汲極區101A導通。虛設金屬層107M雖然不導通基板101的源極/汲極區101A，但可根據需求導通其他未繪示於圖中的元件，或是與導通接觸結構106中的金屬層106M共同形成相對平坦的共平面以有助於其他元件形成在導通接觸結構106及虛設接觸結構107上。在一些實施方式中，虛設接觸結構107位於基板101的邊緣區域101E上方。在一些實施方式中，最靠近基板101邊緣的虛設接觸結構107至與其最靠近的導通接觸結構106之間具有0至10個虛設接觸結構107，例如0個、2個、4個、6個、8個或10個，其中較佳為0至5個，以避免太少虛設接觸結構107可能無法達到防止短路的作用以及太多虛設接觸結構107可能使半導體結構100的尺寸增加。在一些實施方式中，介電層107D包括氧化物介電層，例如二氧化矽等。在一些實施方式中，虛設金屬層107M包括金屬，例如鎢。

繼續說明接觸結構105中的虛設接觸結構107中的虛設金屬層107M。虛設金屬層107M具有第一部分P1及第二部分P2。第一部分P1位於與其相鄰的位元線結構103的上表面上。第二部分P2位於與其相鄰的位元線結構103的側表面上。虛設金屬層107M因具有第一部分P1及第二部分P2而可穩固地位於位元線結構103上，並在當位元線結構103的尺寸減小時，例如長寬比增加時，仍能穩固地位於位元線結構103上而不脫落。在一些實施方式中，第一部分P1連接第二部分P2以及第一部分P1與第二部分P2共同地形成實質上為L形的形狀，以更加穩固地附著在位元線結構103上。在一些實施方式中，第一部分P1沿著平行於基板101的方向延伸。在一些實施方式中，第二部分P2沿著垂直於基板101的方向延伸。在一些實施方式中，第一部分P1與第二部分P2的夾角實質上接近90度。在一些實施方式中，第二部分P2直接接觸介電層107D。

在一些實施方式中，半導體結構100還包括絕緣層108位於位元線結構103及接觸結構105上以及位於位元線結構103與接觸結構105之間。絕緣層108形成平坦的半導體結構100的上表面，以有助於其他元件可形成在相對平坦的半導體結構100上，並提供絕緣的作用。絕緣層108與虛設接觸結構107相鄰的部分包括第一絕緣部分108A及第二絕緣部分108B。第一絕緣部分108A位於虛設接觸結構107中的虛設金屬層107M的第二部分P2的側表面上。第二絕緣部分108B位於虛設接觸結構107中的虛設金屬層107M的第二部分P2的下表面上，即位於第二部分P2的下方。

本揭示內容也提供一種形成上文所述的半導體結構的方法。方法包括以下操作。形成多個位元線結構在基板的邊緣區域上。形成多個介電層在位元線結構之間。蝕刻介電層的多個上方部分，以形成多個第一凹槽在位元線結構之間，其中第一凹槽暴露出介電層的多個下方部分。形成金屬層在位元線結構上及第一凹槽中。形成圖案化光阻層在金屬層上，其中圖案化光阻層具有多個開口對應於金屬層與位元線結構的側壁相鄰的多個區域。通過開口蝕刻位元線結構及金屬層以形成多個第二凹槽，其中第二凹槽將金屬層分隔成多個虛設金屬層，以及虛設金屬層中的每一個具有第一部分及第二部分分別位於與第一部分及第二部分相鄰的位元線結構中的一個的上表面上及側表面上。第3圖是根據本揭示內容一些實施方式的方法200的流程圖。第4圖至第10圖是根據方法200形成如第1圖至第2圖所示的半導體結構100的中間過程的結構剖面圖。接下來根據第1圖至第10詳細說明方法200。

參照第4圖，在第3圖的方法200中，操作201包括形成位元線結構103在基板101的邊緣區域101E上。在一些實施方式中，方法200還包括形成位元線結構103在基板101的中央區域101C上，如第4圖所示。在一些實施方式中，在形成位元線結構103之前，方法200還包括以下操作：對基板101執行離子佈植製程以形成基板101的源極/汲極區101A；以及蝕刻基板101以形成凹槽，並在凹槽中填入介電材料以形成基板101的隔離區101B。在一些包括平坦層102的實施方式中，在形成位元線結構103之前，方法200還包括形成平坦層102在基板101上。

繼續參照第4圖。在一些實施方式中，上述形成位元線結構103包括以下操作：形成導電矽層103S在基板101上；形成金屬層103M在導電矽層103S上；形成氮化物介電層103N在金屬層103M上；以及通過微影製程選擇性地圖案化導電矽層103S、金屬層103M及氮化物介電層103N，以形成如第4圖所示的位元線結構103，其中導電矽層103S與基板101的源極/汲極區101A直接接觸。

繼續參照第4圖。在一些包括阻障層103B的實施方式中，方法200還包括在形成導電矽層103S之後形成阻障層103B在導電矽層103S上。因此上述在形成金屬層103M時金屬層103M形成在位在導電矽層103S上的阻障層103B上，以及因此上述在執行微影製程時還包括選擇性地圖案化阻障層103B。

繼續參照第4圖。在一些位元線結構103埋入基板101的實施方式中，方法200還包括在形成導電矽層103S之前蝕刻基板101的源極/汲極區101A的上方部分。因此上述在形成位元線結構103時，導電矽層103S不僅直接接觸基板101的源極/汲極區101A還形成在基板101的頂表面下。

繼續參照第4圖。在一些包括平坦層102的實施方式中，方法200還包括在形成導電矽層103S之前蝕刻部分的平坦層102以暴露出基板101的源極/汲極區101A，使得上述形成導電矽層103S時可直接接觸基板101的源極/汲極區101A。

繼續參照第4圖。在一些實施方式中，上述形成平坦層102、導電矽層103S、阻障層103B、金屬層103M及氮化物介電層103N各自獨立包括任何合適的製程，例如化學氣相沉積製程或物理氣相沉積製程等。在一些實施方式中，上述蝕刻製程包括任何合適的製程，例如乾蝕刻製程或濕蝕刻製程等。

參照第4圖，在第3圖的方法200中，操作202包括形成介電層109在位元線結構103之間。介電層109將在後續操作中形成上文所述的介電層107D。在一些實施方式中，介電層109包括二氧化矽。在一些實施方式中，形成介電層109包括任何合適的製程，例如化學氣相沉積製程或物理氣相沉積製程等。

繼續參照第4圖。在一些實施方式中，在形成介電層109之前，方法200還包括形成間隙物結構104在位元線結構103的側壁上。因此上述在形成介電層109時，介電層109形成在位元線結構103的側壁上的間隙物結構104之間。每個間隙物結構104包括內側間隙物104I、外側間隙物104O以及在內側間隙物104I與外側間隙物104O之間的中間間隙物104C。在一些實施方式中，內側間隙物104I通過原子層沉積製程共形地形成在位元線結構103的側壁上及基板101上；中間間隙物104C通過原子層沉積製程共形地形成在內側間隙物104I上；部分的中間間隙物104C及內側間隙物104I通過蝕刻製程形成如第4圖所示；以及外側間隙物104O通過原子層沉積製程共形地形成在中間間隙物104C上、內側間隙物104I上及基板101上。需注意的是，中間間隙物104C將在後續操作中形成上文所述的中間氣隙104A。在一些實施方式中，中間間隙物104C包括二氧化矽。

參照第4圖至第5圖，在第3圖的方法200中，操作203包括蝕刻介電層109的上方部分109A（在第4圖中以虛線框標示），以形成第一凹槽T1在位元線結構103之間，其中第一凹槽T1暴露出介電層109的下方部分109B。部分的下方部分109B將在後續操作中形成上文所述的介電層107D。而且下方部分109B還因具有一定的高度H1，而可在後續形成接觸結構105的操作中避免使用額外的光阻層，並因此通過蝕刻下方部分109B的上層部分而同時形成導通接觸結構106及虛設接觸結構107（詳細後述）。此外上文所述的虛設接觸結構107中的虛設金屬層107M中的第二部分P2將在後續操作中形成於第一凹槽T1中。

繼續參照第4圖至第5圖。在一些實施方式中，較佳的第一凹槽T1的深度D1在50 nm至110 nm，例如50 nm、60 nm、70 nm、80 nm、90 nm、100 nm或110 nm，其中更佳為60 nm至100 nm。當第一凹槽T1的深度D1太淺，形成於第一凹槽T1中的虛設金屬層107M的第二部分P2可能太小而無法穩固地位於位元線結構103上。當第一凹槽T1的深度太深，介電層109的下方部分109B可能因高度不足而無法形成具良好絕緣作用的介電層107D和/或使得下方部分109B於後續形成接觸結構105的操作中消耗過多（詳細後述）。在一些實施方式中，較佳的介電層109的下方部分109B的高度H1在30 nm至60 nm，例如30 nm、35 nm、40 nm、45 nm、50 nm、55 nm或60 nm。在一些實施方式中，上述蝕刻介電層109的上方部分109A包括通過蝕刻液組合物蝕刻上方部分109A。在一些實施方式中，蝕刻液組合物包括氫氟酸及氟化銨，其中氫氟酸佔蝕刻液組合物的15 wt%至20 wt%，例如15 wt%、16 wt%、17 wt%、18 wt%、19 wt%或20 wt%；以及氟化銨佔蝕刻液組合物的0.05 wt%至0.5 wt%，例如0.05 wt%、0.1 wt%、0.2 wt%、0.3 wt%、0.4 wt%或0.5 wt%。

參照第6圖至第8圖。在執行形成接觸結構105的操作之前，方法200還包括以下操作：形成光阻層110在位在基板101的邊緣區域101E上的介電層109的下方部分109B上及位元線結構103上，其中位在基板101的中央區域101C上的介電層109的下方部分109B及位元線結構103通過光阻層110的開口110O暴露出來；通過光阻層110的開口110O蝕刻位在基板101的中央區域101C上的介電層109的下方部分109B，以形成位在基板101的中央區域101C上的位元線結構103之間的導通開口O1；以及移除光阻層110。在完成上述操作之後，由光阻層110覆蓋的基板101的邊緣區域101E上的下方部分109B被保留，並在後續操作中進一步形成虛設接觸結構107中的介電層107D；未由光阻層110覆蓋的基板101的中央區域101C上的下方部分109B則被移除，以在後續操作中形成可導通基板101的導通接觸結構106。在一些實施方式中，光阻層110包括任何合適的正性光阻劑或負性光阻劑。在一些實施方式中，形成光阻層110包括任何合適的微影製程。

參照第8圖，在第3圖的方法200中，操作204包括形成金屬層111在位元線結構103上、第一凹槽T1中及導通開口O1中。金屬層111將在後續操作中被分隔成位於第一凹槽T1中的虛設接觸結構107的虛設金屬層107M及位於導通開口O1中的導通接觸結構106的金屬層106M。在形成金屬層111之前，方法200還包括以下操作：通過導通開口O1蝕刻基板101的源極/汲極區101A（在一些包括間隙物結構104的實施方式中還包括蝕刻導通開口O1中位在基板101上的間隙物結構104），以在後續操作中形成埋入基板101的導通接觸結構106；形成導電矽層106S在導通開口O1中的基板101的源極/汲極區101A上；以及形成阻障層106B在導通開口O1中的導電矽層106S上。在一些實施方式中，上述形成金屬層111、導電矽層106S及阻障層106B各自獨立包括任何合適的製程，例如化學氣相沉積製程或物理氣相沉積製程等。在一些實施方式中，上述蝕刻製程包括任何合適的製程，例如乾蝕刻製程或濕蝕刻製程等。

繼續參照第8圖。在一些實施方式中，在上述形成導電矽層106S時還可包括形成導電矽層106S在第一凹槽T1中，例如全表面地沉積導電矽層106S（未另外圖示）在結構上，使得方法200還包括蝕刻導電矽層106S的上層部分，以形成如第8圖所示的導電矽層106S位在導通開口O1中而未位在第一凹槽T1中。在一些實施方式中，在上述形成阻障層106B時還可包括形成阻障層106B在第一凹槽T1中，例如全表面地沉積阻障層106B（未另外圖示）在結構上，使得方法200還包括蝕刻阻障層106B的上層部分，以形成如第8圖所示的阻障層106B位在導通開口O1中而未位在第一凹槽T1中。也就是說，在這些實施方式中，可避免使用額外的光阻層定義形成與不形成導電矽層106S和/或阻障層106B的區域，因此簡化製程。在這些實施方式中，位在基板101的邊緣區域101E上的介電層109的下方部分109B可能因蝕刻製程而有所消耗，因此如第8圖所示的介電層107D的高度H2可能小於下方部分109B的高度H1。

參照第8圖。在第3圖的方法200中，操作205包括形成圖案化光阻層112在金屬層111上，其中圖案化光阻層112具有多個開口O2對應於金屬層111與位元線結構103的側壁相鄰的多個區域。圖案化光阻層112的開口O2定義將在後續操作中執行蝕刻製程的區域。在一些實施方式中，在形成圖案化光阻層112之前，方法200還包括形成硬遮罩層（未另外圖示）在金屬層111上，使得上述圖案化光阻層112形成在位在金屬層111上的硬遮罩層上。硬遮罩層的抗蝕刻能力大於圖案化光阻層112的抗蝕刻能力，因此有助於轉印具更小尺寸的圖案化光阻層112的開口O2圖案，並於後續蝕刻製程中蝕刻出具更小尺寸的結構。在一些實施方式中，圖案化光阻層112包括任何合適的正性光阻劑或負性光阻劑。在一些實施方式中，形成圖案化光阻層112包括任何合適的微影製程。在一些實施方式中，上述硬遮罩層包括氮化矽。在一些實施方式中，形成上述硬遮罩層包括任何合適的製程，例如化學氣相沉積製程或物理氣相沉積製程等。

參照第8圖至第9圖。在第3圖的方法200中，操作206包括通過圖案化光阻層112的開口O2蝕刻位元線結構103及金屬層111以形成多個第二凹槽T2，其中第二凹槽T2將金屬層111分隔成多個虛設金屬層107M及多個金屬層106M，即分別形成多個虛設接觸結構107及多個導通接觸結構106。關於虛設接觸結構107及導通接觸結構106的詳細說明可參照上文，此處不再贅述。在一些實施方式中，第二凹槽T2暴露出介電層107D。在一些包括間隙物結構104的實施方式中，通過圖案化光阻層112的開口O2蝕刻位元線結構103及金屬層111還包括蝕刻間隙物結構104，並使得第二凹槽T2還暴露出間隙物結構104。在一些實施方式中，上述蝕刻製程包括任何合適的製程，例如乾蝕刻製程或濕蝕刻製程等。

參照第9圖至第10圖。在一些包括間隙物結構104的實施方式中，方法200還包括通過第二凹槽T2蝕刻間隙物結構104中的中間間隙物104C及介電層107D的多個部分，以分別形成中間氣隙104A及多個第三凹槽T3，其中第三凹槽T3位於虛設接觸結構107中的虛設金屬層107M的第二部分P2的下方。需注意的是，圖中位於位元線結構103右側及左側的中間間隙物104C實際上在未繪示的切面圖中相連接。此外關於中間氣隙104A的詳細說明可參照上文，此處不再贅述。在一些實施方式中，上述蝕刻製程包括通過蒸氣組合物蝕刻中間間隙物104C及介電層107D。在一些實施方式中，蒸氣組合物包括氟化氫及氨氣，其中氟化氫的流量在220 sccm至260 sccm，例如220 sccm、230 sccm、240 sccm、250 sccm或260 sccm，以及氨氣的流量在340 sccm至360 sccm，例如340 sccm、350 sccm或360 sccm。在一些實施方式中，執行上述蝕刻製程的壓力在8 Torr至12 Torr，例如8 Torr、9 Torr、10 Torr、11 Torr或12 Torr。在一些實施方式中，執行上述蝕刻製程的溫度在100°C至130°C，例如100°C、110°C、120°C或130°C。

參照第10圖及第2圖。在一些實施方式中，方法200還包括形成絕緣層108在第二凹槽T2中及第三凹槽T3中，以形成如第2圖所示的半導體結構100。關於絕緣層108的詳細說明可參照上文，此處不再贅述，其中位在與虛設接觸結構107相鄰的第二凹槽T2及第三凹槽T3中的絕緣層108的部分分別對應於上文所述的第一絕緣部分108A及第二絕緣部分108B。

本揭示內容的半導體結構及通過本揭示內容的方法所形成的半導體結構具有良好的電性表現、良率高且可具有更小的尺寸。例如本揭示內容的半導體結構可避免非預期的電性短路和/或寄生電流等。例如本揭示內容的半導體結構可避免元件從結構上剝落等。

本揭示內容相當詳細地以一些實施方式進行說明，但其它實施方式也可能可行，因此不應以本揭示內容所含的實施方式的描述限制所附申請專利範圍的範圍和精神。

對於所屬技術領域中具有通常知識者來說，可在不偏離本揭示內容的精神和範圍下對本揭示內容進行修改和變更。只要上述修改和變更屬於所附申請專利範圍的範圍和精神，本揭示內容即涵蓋這些修改和變更。

100:半導體結構 101:基板 101A:源極/汲極區 101B:隔離區 101C:中央區域 101E:邊緣區域 102:平坦層 103:位元線結構 103B:阻障層 103M:金屬層 103N:氮化物介電層 103S:導電矽層 104:間隙物結構 104A:中間氣隙 104C:中間間隙物 104I:內側間隙物 104O:外側間隙物 105:接觸結構 106:導通接觸結構 106B:阻障層 106M:金屬層 106S:導電矽層 107:虛設接觸結構 107D:介電層 107M:虛設金屬層 108:絕緣層 108A:第一絕緣部分 108B:第二絕緣部分 109:介電層 109A:上方部分 109B:下方部分 110:光阻層 110O:開口 111:金屬層 112:光阻層 200:方法 201:操作 202:操作 203:操作 204:操作 205:操作 206:操作 A-A’:線 D1:深度 E1:第一邊緣 E2:第二邊緣 H1:高度 H2:高度 O1:導通開口 O2:開口 P1:第一部分 P2:第二部分 T1:第一凹槽 T2:第二凹槽 T3:第三凹槽 W1:第一寬度 W2:第二寬度

閱讀本揭示內容的圖式時，建議從下文具體性的說明瞭解本揭示內容的各個面向。需注意的是，按照工業的標準做法，各種元件的尺寸可能未依比例繪製。此外為了使說明更清晰，各種元件的尺寸可能被增加或減小。 第1圖是根據本揭示內容一些實施方式的半導體結構的上視圖。 第2圖是根據本揭示內容一些實施方式的半導體結構的剖面圖。 第3圖是根據本揭示內容一些實施方式的形成半導體結構的方法的流程圖。 第4圖至第10圖是根據本揭示內容一些實施方式的形成半導體結構的中間過程的半導體結構的剖面圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

100:半導體結構

101:基板

101A:源極/汲極區

101B:隔離區

101C:中央區域

101E:邊緣區域

102:平坦層

103:位元線結構

103B:阻障層

103M:金屬層

103N:氮化物介電層

103S:導電矽層

104:間隙物結構

104A:中間氣隙

104I:內側間隙物

104O:外側間隙物

105:接觸結構

106:導通接觸結構

106B:阻障層

106M:金屬層

106S:導電矽層

107:虛設接觸結構

107D:介電層

107M:虛設金屬層

108:絕緣層

108A:第一絕緣部分

108B:第二絕緣部分

P1:第一部分

P2:第二部分

Claims (10)

1. 一種半導體結構，包括： 多個位元線結構在一基板上；以及 多個接觸結構在該些位元線結構之間，其中該些接觸結構包括： 多個導通接觸結構在該基板的一中央區域上；以及 多個虛設接觸結構在該基板的一邊緣區域上，其中該些虛設接觸結構中的每一個包括： 一介電層；以及 一虛設金屬層在該介電層上，其中該介電層將該虛設金屬層與該基板分隔開來，以及該虛設金屬層具有一第一部分及一第二部分分別位於與該虛設金屬層相鄰的該些位元線結構中的一個的一上表面上及一側表面上。
2. 如請求項1所述的半導體結構，其中該基板的該邊緣區域圍繞該基板的該中央區域，以及該基板的該邊緣區域具有一第一寬度及一第二寬度，該第一寬度自該基板的一第一邊緣起算為70 nm至160 nm，該第二寬度自該基板的一第二邊緣起算為80 nm至180 nm。
3. 如請求項1所述的半導體結構，其中該虛設金屬層的該第二部分直接接觸該介電層。
4. 如請求項1所述的半導體結構，其中該虛設金屬層的該第一部分連接該第二部分，以及該第一部分與該第二部分共同形成實質上為一L形的一形狀。
5. 如請求項1所述的半導體結構，還包括與該些虛設接觸結構相鄰的一絕緣層，其中該絕緣層包括一第一絕緣部分及一第二絕緣部分，以及該第一絕緣部分及該第二絕緣部分分別位於該些虛設接觸結構中的該虛設金屬層的該第二部分的一側表面上及一下表面上。
6. 如請求項1所述的半導體結構，其中該些導通接觸結構中的每一個包括直接接觸該基板的一導電矽層以及在該導電矽層上的一金屬層。
7. 如請求項1所述的半導體結構，還包括多個間隙物結構位於該些位元線結構的多個側壁上，其中該些間隙物結構中的每一個包括一內側間隙物、一外側間隙物以及在該內側間隙物與該外側間隙物之間的一中間氣隙。
8. 一種形成半導體結構的方法，包括： 形成多個位元線結構在一基板的一邊緣區域上； 形成一介電層在該些位元線結構之間； 蝕刻該介電層的多個上方部分，以形成多個第一凹槽在該些位元線結構之間，其中該些第一凹槽暴露出該介電層的多個下方部分； 形成一金屬層在該些位元線結構上及該些第一凹槽中； 形成一圖案化光阻層在該金屬層上，其中該圖案化光阻層具有多個開口對應於該金屬層與該些位元線結構的多個側壁相鄰的多個區域；以及 通過該些開口蝕刻該些位元線結構及該金屬層以形成多個第二凹槽，其中該些第二凹槽將該金屬層分隔成多個虛設金屬層，以及該些虛設金屬層中的每一個具有一第一部分及一第二部分分別位於與該第一部分及該第二部分相鄰的該些位元線結構中的一個的一上表面上及一側表面上。
9. 如請求項8所述的方法，還包括： 形成多個間隙物結構在該些位元線結構的該些側壁上，其中該些間隙物結構中的每一個包括一內側間隙物、一外側間隙物以及在該內側間隙物與該外側間隙物之間的一中間間隙物； 通過該些第二凹槽蝕刻該些間隙物結構中的該中間間隙物及該介電層的多個部分，以分別形成一中間氣隙及多個第三凹槽，其中該些第三凹槽位於該些虛設金屬層中的該第二部分下方；以及 形成一絕緣層在該些第二凹槽中及該些第三凹槽中。
10. 如請求項8所述的方法，還包括： 形成多個位元線結構在該基板的一中央區域上，其中該基板的該邊緣區域圍繞該中央區域；以及 形成多個導通接觸結構在位於該中央區域上的該些位元線結構之間。

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