KR20230155998A - 반도체 소자 및 반도체 소자의 제조 방법 - Google Patents

반도체 소자 및 반도체 소자의 제조 방법 Download PDF

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Abstract

실시예에 따른 반도체 소자는, 활성 영역을 포함하는 기판, 상기 활성 영역과 교차하여 중첩하는 워드 라인 및 상기 활성 영역 및 상기 워드 라인과 교차하여 중첩하는 비트 라인을 포함하고, 상기 워드 라인은 제1 금속층, 및 상기 제1 금속층 위에 위치하는 제2 금속층을 포함하고, 상기 제1 금속층은 적어도 둘 이상의 결정 방향을 가지는 금속 입자들을 포함하고, 상기 제2 금속층은 단일의 결정 방향을 가지는 금속 입자들을 포함할 수 있다.

Description

반도체 소자 및 반도체 소자의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 개시는 반도체 소자 및 반도체 소자의 제조 방법에 관한 것이다.
반도체는 도체와 부도체의 중간 영역에 속하는 물질로서, 소정의 조건 하에서 전기가 통하는 물질을 의미한다. 이러한 반도체 물질을 이용하여 다양한 반도체 소자를 제조할 수 있으며, 예를 들면 메모리 소자 등을 제조할 수 있다. 이러한 반도체 소자는 다양한 전자 장치에 사용될 수 있다.
반도체 소자의 크기가 작아지고, 집적도가 증가함에 따라, 반도체 소자의 저항이 증가하고, 이에 따라 반도체 소자의 동작 시 RC delay가 증가할 수 있다.
본 개시의 해결하고자 하는 과제는, 반도체 소자 자체의 저항이 낮으면서도, 게이트 유도 드레인 누설(Gate Induced Drain Leakage, GIDL)이 감소될 수 있는 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.
실시예에 따른 반도체 소자는, 활성 영역을 포함하는 기판, 상기 활성 영역과 교차하여 중첩하는 워드 라인 및 상기 활성 영역 및 상기 워드 라인과 교차하여 중첩하는 비트 라인을 포함하고, 상기 워드 라인은 제1 금속층, 및 상기 제1 금속층 위에 위치하는 제2 금속층을 포함하고, 상기 제1 금속층은 적어도 둘 이상의 결정 방향을 가지는 금속 입자들을 포함하고, 상기 제2 금속층은 단일의 결정 방향을 가지는 금속 입자들을 포함할 수 있다.
실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 활성 영역을 형성하는 단계, 상기 기판 상에 상기 활성 영역과 교차하여 중첩하는 워드 라인을 형성하는 단계, 상기 기판 상에 상기 활성 영역 및 상기 워드 라인 트렌치와 교차하여 중첩하는 비트 라인을 형성하는 단계를 포함하고, 상기 워드 라인을 형성하는 단계는, 상기 기판 상에 제1 금속층을 형성 하는 단계 및 상기 제1 금속층 위에 제2 금속층을 형성하는 단계를 포함하고, 상기 제1 금속층은 적어도 둘 이상의 결정 방향을 가지는 금속 입자들을 포함하고, 상기 제2 금속층은 단일의 결정 방향을 가지는 금속 입자들을 포함할 수 있다.
실시예에 따른 반도체 소자에서, 워드 라인은, 둘 이상의 결정 방향을 가지는 금속 입자들을 포함하는 금속층과, 단일한 결정 방향을 가지는 금속 입자들을 포함하는 금속층을 포함할 수 있다.
실시예에 따르면, 워드 라인에 포함된 금속층들은 각각 서로 다른 일함수 값을 가질 수 있으며, 이에 따라 워드 라인의 저항 값을 낮게 유지하면서, 게이트 유도 드레인 누설(Gate Induced Drain Leakage, GIDL)이 감소될 수 있다.
도 1은 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 2는 도 1의 A-A’선에 따른 반도체 소자의 단면도이다.
도 3a는 도 1의 B-B’선에 따른 반도체 소자의 단면도이다.
도 3b는 도 1의 C-C’선에 따른 반도체 소자의 단면도이다.
도 4는 일 실시예에 따른 도 3a의 R1 영역을 확대하여 나타낸 확대 단면도이다.
도 5는 일 실시예에 따른 도 3a의 R1 영역을 확대하여 나타낸 확대 단면도이다.
도 6 내지 도 18은 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
도 1은 일 실시예에 따른 반도체 장치를 나타낸 평면도이다. 도 2는 도 1의 A-A’선을 따라 나타낸 단면도이다. 도 3a는 도 1의 B-B’선을 따라 나타낸 단면도이다. 도 3b는 도 1의 C-C’선에 따른 반도체 소자의 단면도이다.
도 1 내지 도 3에 도시된 바와 같이, 일 실시예에 따른 반도체 장치는 활성 영역(AR), 활성 영역(AR)과 교차하여 중첩하는 워드 라인(WL) 및 비트 라인(BL)을 포함한다.
활성 영역(AR)은 기판(100) 내에 위치하는 소자 분리층(112)에 의해 정의될 수 있다. 기판(100) 내에는 복수의 활성 영역(AR)들이 위치할 수 있으며, 복수의 활성 영역(AR)들은 소자 분리층(112)에 의해 서로 분리되어 있다. 각각의 활성 영역(AR)의 양측에는 소자 분리층(112)이 위치할 수 있다.
기판(100)은 반도체 물질을 포함할 수 있다. 예를 들어, 기판(100)은 IV족 반도체, III-V족 화합물 반도체, II-VI족 화합물 반도체 등을 포함할 수 있다. 예를 들어, 기판(100)은 Si, Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다만, 기판(100)의 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
기판(100)은 제1 방향(X 방향) 및 제2 방향(Y방향)에 나란한 상부면을 가질 수 있고, 제1 방향(X 방향) 및 제2 방향(Y 방향)에 수직한 제3 방향(Z 방향)에 나란한 두께를 가질 수 있다.
활성 영역(AR)은 제1 방향(X 방향) 및 제2 방향(Y 방향)에 대해 비스듬한 제4 방향(DR4)을 따라 연장되는 막대 형상을 가질 수 있다. 제4 방향(DR4)은 기판(100)의 상부면에 나란하고, 제1 방향(X 방향) 및 제2 방향(Y 방향)과 동일 평면 상에 위치할 수 있다. 제4 방향(DR4)은 제1 방향(X 방향) 및 제2 방향(Y 방향)과 각각 예각을 이룰 수 있다.
복수의 활성 영역(AR)들은 서로 나란한 방향으로 연장될 수 있다. 복수의 활성 영역(AR)들은 제4 방향(DR4) 및 제1 방향(X 방향)을 따라 소정 간격 이격되도록 위치할 수 있다. 어느 하나의 활성 영역(AR)의 중심부는 다른 하나의 활성 영역(AR)의 단부와 제1 방향(X 방향)으로 인접할 수 있다. 어느 하나의 활성 영역(AR)의 일측 단부는 다른 하나의 활성 영역(AR)의 타측 단부와 제1 방향(X 방향)으로 인접할 수 있다. 다만, 활성 영역(AR)의 형상이나 배치 형태는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
기판(100)은 셀 어레이 영역 및 주변 회로 영역을 포함할 수 있다. 셀 어레이 영역은 복수의 메모리 셀들이 형성되는 영역으로서, 셀 어레이 영역에는 복수의 활성 영역(AR)들이 위치할 수 있다. 주변 회로 영역은 셀 어레이 영역을 둘러싸도록 위치할 수 있으며, 메모리 셀들을 구동하는 소자들이 위치할 수 있다. 도 1 내지 도 3에는 편의상 셀 어레이 영역에 대해 도시하였으며, 주변 회로 영역에 대한 도시는 생략하였다.
소자 분리층(112)은 우수한 소자 분리 특성을 가지는 STI(Shallow Trench Isolation) 구조를 가질 수 있다. 소자 분리층(112)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다. 다만, 소자 분리층(112)의 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
소자 분리층(112)은 단일층 또는 다중층으로 이루어질 수 있다. 소자 분리층(112)은 단일 물질로 이루어질 수도 있고, 2종류 이상의 절연 물질을 포함할 수도 있다.
워드 라인(WL)은 제1 방향(X 방향)을 따라 연장될 수 있으며, 활성 영역(AR)과 교차할 수 있다. 워드 라인(WL)은 활성 영역(AR)과 중첩할 수 있으며, 게이트 전극의 역할을 수행할 수 있다. 하나의 워드 라인(WL)이 제1 방향(X 방향)을 따라 인접한 복수의 활성 영역(AR)들과 중첩할 수 있다. 복수의 워드 라인(WL)은 제1 방향(X 방향)을 따라 나란하게 연장되고, 제2 방향(Y 방향)을 따라 일정한 간격으로 서로 이격될 수 있다.
복수의 활성 영역(AR)들 각각은 두 개의 워드 라인(WL)과 교차 중첩할 수 있다. 각각의 활성 영역(AR)은 두 개의 워드 라인(WL)에 의해 3개의 부분으로 구분될 수 있다. 이때, 두 개의 워드 라인(WL) 사이에 위치하는 활성 영역(AR)의 중심부는 비트 라인(BL)과 연결되는 부분일 수 있고, 두 개의 워드 라인(WL)의 외측에 위치하는 활성 영역(AR)의 양측 단부는 커패시터(미도시)와 연결되는 부분일 수 있다. 비트 라인(BL)은 다이렉트 컨택(DC)을 통해 활성 영역(AR)과 연결될 수 있다. 커패시터는 랜딩 패드(LP) 및 베리드 컨택(BC)을 통해 활성 영역(AR)과 연결될 수 있다.
기판(100)에는 워드 라인 트렌치(WLT)가 형성될 수 있고, 워드 라인 트렌치(WLT) 내에 워드 라인 구조체(WLS)가 위치할 수 있다. 즉, 워드 라인 구조체(WLS)는 기판(100) 내에 매립된 형태를 가질 수 있다. 워드 라인 트렌치(WLT)의 일부는 활성 영역(AR) 위에 위치할 수 있고, 다른 일부는 소자 분리층(112) 위에 위치할 수 있다.
워드 라인 구조체(WLS)는 게이트 절연층(132), 게이트 절연층(132) 위에 위치하는 워드 라인(WL), 워드 라인(WL) 위에 위치하는 워드 라인 캡핑층(134)을 포함할 수 있다. 다만, 워드 라인 구조체(WLS)의 위치, 형상, 구조 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
게이트 절연층(132)은 워드 라인 트렌치(WLT) 내에 위치할 수 있다. 게이트 절연층(132)은 워드 라인 트렌치(WLT)의 내벽면 위에 컨포멀하게 형성될 수 있다. 게이트 절연층(132)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물보다 높은 유전 상수를 가지는 고유전율(high-k) 물질, 또는 이들의 조합을 포함할 수 있다. 다만, 게이트 절연층(132)의 위치, 형상, 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
워드 라인(WL)은 게이트 절연층(132) 위에 위치할 수 있다. 워드 라인(WL)의 측면 및 바닥면은 게이트 절연층(132)에 의해 둘러싸여 있을 수 있다. 워드 라인(WL)과 활성 영역(AR) 사이에는 게이트 절연층(132)이 위치할 수 있다. 따라서, 워드 라인(WL)은 활성 영역(AR)과 집적적으로 접하지 않을 수 있다.
워드 라인(WL)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 폴리 실리콘, 또는 이들의 조합을 포함할 수 있다. 다만, 워드 라인(WL)의 위치, 형상, 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
실시예에서, 워드 라인(WL)은 둘 이상의 금속층들을 포함할 수 있다. 워드 라인(WL)은 폴리 실리콘(polysilicon)을 포함하지 않을 수 있다. 구체적으로, 도 3a 및 도 3b을 참조하면, 워드 라인(WL)은 제1 금속층(WL1), 및 제1 금속층(WL1) 위에 위치하는 제2 금속층(WL2)을 포함할 수 있다. 제2 금속층(WL2) 위에는 워드 라인 캡핑층(134)이 위치할 수 있다. 실시예에서, 제1 금속층(WL1)과 제2 금속층(WL2)의 일함수는 상이할 수 있다. 예를 들어, 제2 금속층(WL2)의 일함수는 제1 금속층(WL1)의 일함수보다 작을 수 있다. 실시예에서, 제1 금속층(WL1)의 일함수와 제2 금속층(WL2)의 일함수는, 제1 금속층(WL1)과 제2 금속층(WL2)에 각각 포함된 금속 입자들의 결정 방향에 따라 결정될 수 있다. 도 3a 및 도 3b를 참조하면, 워드 라인(WL)은 두 개의 금속층들(WL1, WL2)을 포함하는 것으로 도시되었으나, 워드 라인(WL)이 포함하는 금속층들의 개수는 제한되지 않는다. 예를 들어, 워드 라인(WL)은 세 개의 금속층들을 포함할 수도 있다.
워드 라인 캡핑층(134)은 워드 라인(WL) 위에 위치할 수 있다. 워드 라인 캡핑층(134)은 워드 라인(WL)의 상부면을 전체적으로 덮을 수 있다. 워드 라인 캡핑층(134)의 하부면은 워드 라인(WL)과 접할 수 있다. 워드 라인 캡핑층(134)의 측면은 게이트 절연층(132)에 의해 덮여 있을 수 있다. 워드 라인 캡핑층(134)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 또는 이들의 조합을 포함할 수 있다. 다만, 워드 라인 캡핑층(134)의 위치, 형상, 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
워드 라인(WL)은 다이렉트 컨택(DC)의 양측에 위치할 수 있고, 워드 라인(WL)의 적어도 일부는 다이렉트 컨택(DC)과 제3 방향(Z 방향)으로 중첩할 수 있다. 워드 라인(WL)의 상부면은 다이렉트 컨택(DC)의 하부면보다 낮은 레벨에 위치할 수 있다. 워드 라인(WL)과 다이렉트 컨택(DC) 사이에 워드 라인 캡핑층(134)이 위치할 수 있다. 따라서, 워드 라인(WL)과 다이렉트 컨택(DC) 사이는 워드 라인 캡핑층(134)에 의해 절연될 수 있다. 다만, 워드 라인(WL)과 다이렉트 컨택(DC) 사이의 위치 관계는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
비트 라인(BL)은 제2 방향(Y 방향)을 따라 연장될 수 있으며, 활성 영역(AR) 및 워드 라인(WL)과 교차할 수 있다. 이때, 비트 라인(BL)은 워드 라인(WL)과 수직 교차할 수 있다. 비트 라인(BL)은 워드 라인(WL) 위에 위치할 수 있다.
하나의 비트 라인(BL)이 제2 방향(Y 방향)을 따라 인접한 복수의 활성 영역(AR)들과 중첩할 수 있다. 비트 라인(BL)은 다이렉트 컨택(DC)을 통해 활성 영역(AR)과 연결될 수 있다. 하나의 비트 라인(BL)은 제2 방향(Y 방향)을 따라 인접한 복수의 활성 영역(AR)들과 연결될 수 있다. 복수의 활성 영역(AR)들 각각은 하나의 비트 라인(BL)과 연결될 수 있다. 활성 영역(AR)의 중심부가 비트 라인(BL)과 연결될 수 있다. 다만, 이는 하나의 예시에 불과하며, 비트 라인(BL)과 활성 영역(AR)의 연결 형태는 다양하게 변경될 수 있다.
복수의 비트 라인(BL)은 제2 방향(Y 방향)을 따라 나란하게 연장될 수 있으며, 제1 방향(X 방향)을 따라 일정한 간격으로 서로 이격될 수 있다.
기판(100)에는 다이렉트 컨택 트렌치(DCT)가 형성될 수 있고, 다이렉트 컨택 트렌치(DCT) 내에 다이렉트 컨택(DC)이 위치할 수 있다. 다이렉트 컨택 트렌치(DCT)는 활성 영역(AR) 위에 위치할 수 있으며, 다이렉트 컨택(DC)은 활성 영역(AR)과 연결될 수 있다. 다이렉트 컨택(DC)은 활성 영역(AR)과 직접적으로 연결될 수 있다. 다이렉트 컨택(DC)은 활성 영역(AR)과 제3 방향(Z 방향)으로 중첩할 수 있다. 다이렉트 컨택(DC)은 도전성 물질을 포함할 수 있다. 예를 들어, 다이렉트 컨택(DC)은 불순물이 도핑된 폴리 실리콘 또는 W, Mo, Au, Cu, Al, Ni, Co 등의 금속을 포함할 수 있다.
비트 라인(BL)은 기판(100) 및 다이렉트 컨택(DC) 위에 위치할 수 있다. 비트 라인(BL)은 순차적으로 적층되어 있는 제1 도전층(151), 제2 도전층(153), 및 제3 도전층(155)을 포함할 수 있다.
제1 도전층(151), 제2 도전층(153), 및 제3 도전층(155)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 도전층(151)은 불순물이 도핑된 폴리 실리콘 또는 W, Mo, Au, Cu, Al, Ni, Co 등의 금속을 포함할 수 있다. 제2 도전층(153)은 Ti, Ta 등과 같은 금속 및/또는 TiN, TaN 등과 같은 금속 질화물을 포함할 수 있다. 제3 도전층(155)은 W, Mo, Au, Cu, Al, Ni, Co 등의 금속을 포함할 수 있다. 다만, 비트 라인(BL)을 구성하는 도전층들의 구조 및 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
비트 라인(BL)은 다이렉트 컨택(DC)과 직접적으로 접할 수 있다. 비트 라인(BL)의 제1 도전층(151)이 다이렉트 컨택(DC)의 측면과 접할 수 있고, 비트 라인(BL)의 제2 도전층(153)이 다이렉트 컨택(DC)의 상부면과 접할 수 있다. 다이렉트 컨택(DC)은 활성 영역(AR)과 비트 라인(BL) 사이에 위치하며, 활성 영역(AR)과 비트 라인(BL) 사이를 전기적으로 연결할 수 있다. 즉, 비트 라인(BL)은 다이렉트 컨택(DC)을 통해 활성 영역(AR)과 연결될 수 있다.
비트 라인(BL)을 구성하는 도전층들 중 제1 도전층(151)과 다이렉트 컨택(DC)은 동일한 물질을 포함할 수 있다. 예를 들어, 제1 도전층(151)과 다이렉트 컨택(DC)은 불순물이 도핑된 폴리 실리콘을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 도전층(151)과 다이렉트 컨택(DC)이 상이한 물질을 포함할 수도 있다.
비트 라인(BL) 위에는 비트 라인 캡핑층(158)이 위치할 수 있다. 비트 라인(BL)과 비트 라인 캡핑층(158)이 비트 라인 구조체(BLS)를 이룰 수 있다. 비트 라인 캡핑층(158)은 비트 라인(BL) 및 다이렉트 컨택(DC)과 제3 방향(Z 방향)으로 중첩할 수 있다. 비트 라인(BL) 및 다이렉트 컨택(DC)은 비트 라인 캡핑층(158)을 마스크로 이용하여 패터닝이 이루어질 수 있다. 비트 라인(BL)의 평면 형상은 비트 라인 캡핑층(158)과 실질적으로 동일할 수 있다. 비트 라인 캡핑층(158)은 비트 라인(BL)의 제3 도전층(155)과 접하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 비트 라인 캡핑층(158)과 비트 라인(BL)의 제3 도전층(155) 사이에는 다른 층이 더 위치할 수도 있다.
비트 라인 캡핑층(158)은 실리콘 질화물을 포함할 수 있다. 다만, 비트 라인 캡핑층(158)의 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
비트 라인 구조체(BLS) 양측에는 스페이서 구조체(620)가 위치할 수 있다. 스페이서 구조체(620)는 비트 라인 캡핑층(158), 비트 라인(BL), 및 다이렉트 컨택(DC)의 측면을 덮을 수 있다. 스페이서 구조체(620)는 비트 라인 구조체(BLS)의 측면을 따라 대략 제3 방향(Z 방향)으로 연장될 수 있다. 스페이서 구조체(620)의 적어도 일부는 다이렉트 컨택 트렌치(DCT) 내에 위치할 수 있다. 다이렉트 컨택 트렌치(DCT) 내에서 스페이서 구조체(620)는 다이렉트 컨택(DC)의 양측에 위치할 수 있다.
스페이서 구조체(620)는 여러 종류의 절연 물질들의 조합으로 이루어지는 다중층으로 이루어질 수 있다.
스페이서 구조체(620)는 제1 스페이서(622), 제2 스페이서(624), 및 제3 스페이서(626)를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 스페이서 구조체(620)를 구성하는 층들의 개수 및 구조는 다양하게 변경될 수 있다.
또한, 스페이서 구조체(620)는 단일층으로 이루어질 수도 있다. 경우에 따라 스페이서 구조체(620)는 스페이서들 사이에 포위되어 에어 공간을 가지는 에어 스페이서 구조로 이루어질 수도 있다.
제1 스페이서(622)는 비트 라인 구조체(BLS) 및 다이렉트 컨택(DC)의 측면을 덮을 수 있다. 다이렉트 컨택 트렌치(DCT) 내에서 제1 스페이서(622)는 다이렉트 컨택 트렌치(DCT)의 바닥면 및 측면을 덮도록 형성될 수 있다.
제2 스페이서(624)는 제1 스페이서(622) 위에 위치할 수 있다. 제2 스페이서(624)의 하부면 및 측면은 제1 스페이서(622)에 의해 둘러싸여 있을 수 있다. 제2 스페이서(624)는 다이렉트 컨택 트렌치(DCT) 내에 위치할 수 있다. 제2 스페이서(624)는 다이렉트 컨택 트렌치(DCT)를 채우도록 형성될 수 있다. 제2 스페이서(624)는 다이렉트 컨택 트렌치(DCT) 내에서 다이렉트 컨택(DC)의 양측에 위치할 수 있다.
제3 스페이서(626)는 제1 스페이서(622) 및 제2 스페이서(624) 위에 위치할 수 있다. 제3 스페이서(626)는 제1 스페이서(622)와 제1 방향(X 방향)을 따라 중첩할 수 있고, 제2 스페이서(624)와 제3 방향(Z 방향)을 따라 중첩할 수 있다. 제3 스페이서(626)는 제1 스페이서(622)의 측면을 따라 대략 제3 방향(Z 방향)으로 연장될 수 있다. 제3 스페이서(626)는 제1 스페이서(622)와 나란하게 연장될 수 있다.
스페이서 구조체(620)는 절연 물질을 포함할 수 있다. 제1 스페이서(622)와 제2 스페이서(624)는 동일한 물질을 포함하고, 제3 스페이서(626)는 제1 스페이서(622) 및 제2 스페이서(624)와 상이한 물질을 포함할 수 있다. 또는, 제1 스페이서(622), 제2 스페이서(624), 및 제3 스페이서(626)는 상이한 물질을 포함할 수 있다.
제1 스페이서(622)와 제2 스페이서(624) 각각은 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물, 실리콘 탄산화물, 실리콘 탄화질화물, 실리콘 탄산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제3 스페이서(626)는 SiOCN, SiOC, SiOCF 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 다만, 스페이서 구조체(620)의 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
비트 라인(BL) 아래에는 절연층(640)이 위치할 수 있다. 절연층(640)은 비트 라인(BL)과 소자 분리층(112) 사이에 위치할 수 있다. 비트 라인(BL)과 활성 영역(AR) 사이에는 다이렉트 컨택(DC)이 위치하며, 절연층(640)은 위치하지 않을 수 있다.
절연층(640)은 워드 라인 구조체(WLS) 위에 위치할 수 있다. 절연층(640)은 워드 라인 구조체(WLS)와 비트 라인(BL) 사이에 위치할 수 있다. 절연층(640)은 순차적으로 적층되어 있는 제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646)을 포함할 수 있다.
제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646) 중 적어도 일부는 상이한 폭을 가질 수 있다. 제2 절연층(644) 및 제3 절연층(646)의 폭은 실질적으로 동일할 수 있다. 제2 절연층(644) 및 제3 절연층(646)의 폭은 비트 라인(BL) 및 비트 라인 캡핑층(158)의 폭과 실질적으로 동일할 수 있다. 제1 절연층(642)의 폭은 제2 절연층(644) 및 제3 절연층(646)의 폭과 상이할 수 있다. 제1 절연층(642)의 폭은 제2 절연층(644) 및 제3 절연층(646)의 폭보다 넓을 수 있다. 따라서, 제1 절연층(642)의 폭은 비트 라인(BL)의 폭보다 넓을 수 있다.
절연층(640)은 스페이서 구조체(620)에 의해 덮여 있을 수 있다. 예를 들어, 제1 절연층(642)의 상부면은 제1 스페이서(622)에 의해 덮여 있을 수 있다. 제2 절연층(644) 및 제3 절연층(646)의 측면은 제1 스페이서(622)에 의해 덮여 있을 수 있다.
절연층(640)은 절연 물질을 포함할 수 있다. 제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646) 각각은 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연층(642)은 실리콘 산화물을 포함할 수 있다. 제2 절연층(644)은 제1 절연층(642)과 상이한 식각 선택비를 가지는 물질을 포함할 수 있다. 예를 들어, 제2 절연층(644)은 실리콘 질화물을 포함할 수 있다. 예를 들어, 제3 절연층(646)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 다만, 절연층(640)의 구조, 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
복수의 비트 라인(BL)들 사이에는 베리드 컨택(BC)이 위치할 수 있다. 일 실시예에 따른 반도체 장치는 복수의 베리드 컨택(BC)을 포함할 수 있다. 복수의 베리드 컨택(BC)은 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 서로 이격되도록 배치될 수 있다. 예를 들어, 인접한 두 개의 비트 라인(BL)들 사이에 복수의 베리드 컨택(BC)이 제2 방향(Y 방향)을 따라 서로 이격되도록 배치될 수 있다. 또한, 인접한 두 개의 워드 라인(WL)들 사이에 복수의 베리드 컨택(BC)이 제1 방향(X 방향)을 따라 서로 이격되도록 배치될 수 있다. 다만, 복수의 베리드 컨택(BC)의 배치 형태는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
베리드 컨택(BC)의 적어도 일부는 활성 영역(AR)과 제3 방향(Z 방향)으로 중첩할 수 있고, 다른 일부는 소자 분리층(112)과 제3 방향(Z 방향)으로 중첩할 수 있다. 베리드 컨택(BC)은 활성 영역(AR)과 전기적으로 연결될 수 있다. 베리드 컨택(BC)은 활성 영역(AR)과 직접적으로 접할 수 있다. 베리드 컨택(BC)의 하부면 및 측면의 적어도 일부가 활성 영역(AR)에 의해 둘러싸여 있다. 다만, 이에 한정되는 것은 아니며, 베리드 컨택(BC)과 활성 영역(AR) 사이에 다른 층이 더 위치할 수 있으며, 베리드 컨택(BC)이 다른 층을 통해 활성 영역(AR)과 연결될 수도 있다.
베리드 컨택(BC)은 도전성 물질을 포함할 수 있다. 예를 들어, 베리드 컨택(BC)은 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 한정되는 것은 아니다.
베리드 컨택(BC)의 양측면 위에는 스페이서 구조체(620)가 위치할 수 있다. 베리드 컨택(BC)과 비트 라인(BL) 사이에 스페이서 구조체(620)가 위치할 수 있다. 예를 들어, 베리드 컨택(BC)의 일측면은 제3 스페이서(626) 및 활성 영역(AR)과 접할 수 있고, 베리드 컨택(BC)의 타측면은 제3 스페이서(626) 및 제2 스페이서(624)와 접할 수 있다.
베리드 컨택(BC)의 하부면은 제1 스페이서(622)와 접할 수 있다. 다만, 이는 하나의 예시에 불과하며, 베리드 컨택(BC)과 스페이서 구조체(620)의 위치 관계는 다양하게 변경될 수 있다.
베리드 컨택(BC)의 상부면은 비트 라인(BL)의 상부면보다 낮은 레벨에 위치할 수 있고, 베리드 컨택(BC)의 하부면은 다이렉트 컨택(DC)의 하부면보다 높은 레벨에 위치할 수 있다. 다만, 이에 한정되는 것은 아니며, 베리드 컨택(BC)과 비트 라인(BL) 및 다이렉트 컨택(DC)의 위치 관계는 다양하게 변경될 수 있다.
베리드 컨택(BC) 위에는 랜딩 패드(LP)가 위치할 수 있다. 복수의 랜딩 패드(LP)는 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 서로 이격되도록 배치될 수 있다. 복수의 랜딩 패드(LP)가 제1 방향(X 방향)을 따라 일렬로 배치될 수 있다. 복수의 랜딩 패드(LP)가 제2 방향(Y 방향)을 따라 지그재그 형태로 배치될 수 있다. 예를 들어, 비트 라인(BL)을 기준으로 좌측 및 우측에 교대로 배치될 수 있다. 다만, 복수의 랜딩 패드(LP)의 배치 형태는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
랜딩 패드(LP)는 베리드 컨택(BC)의 상부면을 덮을 수 있고, 베리드 컨택(BC)과 제3 방향(Z 방향)으로 중첩할 수 있다. 랜딩 패드(LP)의 적어도 일부는 스페이서 구조체(620)와 제3 방향(Z 방향)으로 중첩할 수 있으며, 비트 라인(BL)과 제3 방향(Z 방향)으로 중첩할 수도 있다. 랜딩 패드(LP)의 상부면은 비트 라인 캡핑층(158)의 상부면보다 높은 레벨에 위치할 수 있다. 랜딩 패드(LP)의 양측면 위에는 스페이서 구조체(620)가 위치할 수 있다. 랜딩 패드(LP)와 비트 라인(BL) 사이, 및 랜딩 패드(LP)와 비트 라인 캡핑층(158) 사이에 스페이서 구조체(620)가 위치할 수 있다. 랜딩 패드(LP)는 베리드 컨택(BC)과 전기적으로 연결될 수 있다. 랜딩 패드(LP)는 베리드 컨택(BC)과 직접적으로 접할 수 있다. 랜딩 패드(LP)는 베리드 컨택(BC)을 통해 활성 영역(AR)과 전기적으로 연결될 수 있다.
랜딩 패드(LP)는 금속 실리사이드층(171), 도전성 베리어층(173), 및 도전층(175)을 포함할 수 있다.
금속 실리사이드층(171)은 베리드 컨택(BC) 위에 위치할 수 있고, 도전성 베리어층(173)은 금속 실리사이드층(171) 위에 위치할 수 있으며, 도전층(175)은 도전성 베리어층(173) 위에 위치할 수 있다.
금속 실리사이드층(171)은 베리드 컨택(BC)과 직접적으로 접할 수 있다. 금속 실리사이드층(171)은 베리드 컨택(BC)의 상부면을 전체적으로 덮을 수 있다. 베리드 컨택(BC)의 상부면은 오목한 형태로 이루어질 수 있으며, 금속 실리사이드층(171)은 베리드 컨택(BC)의 상부면을 따라 오목한 형상을 가질 수 있다. 금속 실리사이드층(171)의 양측면 위에는 스페이서 구조체(620)가 위치할 수 있다. 금속 실리사이드층(171)은 코발트 실리사이드, 니켈 실리사이드, 망간 실리사이드 등과 같은 금속 실리사이드 물질을 포함할 수 있다. 다만, 금속 실리사이드층(171)의 형상 및 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다. 경우에 따라 금속 실리사이드층(171)은 생략될 수도 있다.
도전성 베리어층(173)은 금속 실리사이드층(171)과 도전층(175) 사이에 위치할 수 있다. 도전성 베리어층(173)의 하부면은 금속 실리사이드층(171)과 접할 수 있다. 도전성 베리어층(173)의 양측면 위에는 스페이서 구조체(620)가 위치할 수 있다. 예를 들어, 도전성 베리어층(173)은 제1 스페이서(622) 및 제3 스페이서(626)의 상부면을 덮을 수 있다.
도전성 베리어층(173)은 제1 스페이서(622) 및 제3 스페이서(626)와 접할 수 있다. 도전성 베리어층(173)은 Ti, TiN, 또는 이들의 조합을 포함할 수 있다. 다만, 도전성 베리어층(173)의 형상 및 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
도전층(175)의 하부면은 도전성 베리어층(173)과 접할 수 있다. 도전층(175)의 하부면 및 측면의 적어도 일부는 도전성 베리어층(173)에 의해 둘러싸여 있을 수 있다. 도전층(175)과 금속 실리사이드층(171) 사이에 도전성 베리어층(173)이 위치할 수 있다. 도전층(175)과 스페이서 구조체(620) 사이에 도전성 베리어층(173)이 위치할 수 있다.
도전층(175)은 금속, 금속 질화물, 불순물이 도핑된 폴리 실리콘, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 도전층(175)은 W을 포함할 수 있다. 다만, 도전층(175)의 형상 및 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
복수의 랜딩 패드(LP)들 사이에는 절연 패턴(660)이 위치할 수 있다. 절연 패턴(660)은 복수의 랜딩 패드(LP)들 사이의 공간을 채우도록 형성될 수 있다. 복수의 랜딩 패드(LP)들은 절연 패턴(660)에 의해 서로 분리될 수 있다.
랜딩 패드(LP)는 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물, 또는 이들의 조합을 포함할 수 있다. 랜딩 패드(LP)는 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 랜딩 패드(LP)는 적층되어 있는 제1 물질층 및 제2 물질층을 포함할 수 있다. 이때, 제1 물질층은 실리콘 산화물, 또는 SiOCH, SiOC과 같이 낮은 유전 상수를 가지는 저유전율(low-k) 물질을 포함할 수 있고, 제2 물질층은 실리콘 질화물 또는 실리콘 질산화물을 포함할 수 있다. 다만, 랜딩 패드(LP)의 형상 및 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
도시는 생략하였으나, 랜딩 패드(LP) 위에는 커패시터 구조체가 위치할 수 있다. 커패시터 구조체는 제1 커패시터 전극, 제2 커패시터 전극, 및 제1 커패시터 전극과 제2 커패시터 전극 사이에 위치하는 유전층을 포함할 수 있다.
제1 커패시터 전극이 랜딩 패드(LP)와 접할 수 있으며, 랜딩 패드(LP)와 전기적으로 연결될 수 있다. 커패시터 구조체는 랜딩 패드(LP) 및 베리드 컨택(BC)을 통해 활성 영역(AR)과 전기적으로 연결될 수 있다.
각각의 랜딩 패드(LP) 위에는 제1 커패시터 전극이 위치할 수 있고, 복수의 제1 커패시터 전극들은 서로 분리되도록 위치할 수 있다. 복수의 커패시터 구조체의 제2 커패시터 전극에는 동일한 전압이 인가될 수 있으며, 일체로 이루어질 수 있다. 복수의 커패시터 구조체의 유전층은 일체로 이루어질 수 있다.
도 4는 일 실시예에 따른 도 3a의 R1 영역을 확대하여 나타낸 확대 단면도이다. 도 4를 참조하면, 실시예에 따른 반도체 소자는 워드 라인 구조체(WLS)를 포함할 수 있다. 워드 라인 구조체(WLS)는 게이트 절연막(132), 게이트 절연막(132) 위에 위치하는 워드 라인(WL), 및 워드 라인(WL) 위에 위치하는 워드 라인 캡핑층(134)을 포함할 수 있다. 실시예에 따른 워드 라인(WL)은 두 개의 금속층을 포함할 수 있다.
워드 라인 구조체(WLS)의 측면 일부 및 바닥면 일부는 활성 영역(AR)과 접할 수 있다. 워드 라인 구조체(WLS)의 측면 일부 및 바닥면 일부는 소자 분리층(112)과도 접할 수 있다. 구체적으로, 워드 라인 구조체(WLS)에 포함된 게이트 절연막(132)은 활성 영역(AR) 및 소자 분리층(112)과 접할 수 있다. 워드 라인 구조체(WLS)에 포함된 워드 라인 캡핑층(134)은, 다이렉트 컨택(DC)과 일부 접할 수 있다.
제1 금속층(WL1)은 금속 물질을 포함할 수 있다. 예를 들어, 제1 금속층(WL1)은 TiN을 포함할 수 있다. 제1 금속층(WL1)은 다양한 결정 방향을 가지는 금속 입자들을 포함할 수 있다. 예를 들어, 제1 금속층(WL1)은 <100> 결정 방향, <110> 결정 방향, 및 <111> 결정 방향을 가지는 금속 입자들을 포함할 수 있다. 즉, 제1 금속층(WL1)에는, <100> 결정 방향을 가지는 금속 입자들, <110> 결정 방향을 가지는 금속 입자들, 및 <111> 결정 방향을 가지는 금속 입자들이 랜덤하게 분포할 수 있다.
실시예에서, <100> 결정 방향을 가지는 금속 입자들의 일함수, <110> 결정 방향을 가지는 금속 입자들의 일함수, 및 <111> 결정 방향을 가지는 금속 입자들의 일함수는 각각 상이할 수 있다. 예를 들어, 제1 금속층(WL1)에 포함된 금속 물질이 TiN인 경우, <100> 결정 방향을 가지는 금속 입자의 일함수는 약 2.9 eV이고, <110> 결정 방향을 가지는 금속 입자의 일함수는 약 3.2 eV이고, <111> 결정 방향을 가지는 금속 입자의 일함수는 약 4.7 eV일 수 있다. 실시예에서, 제1 금속층(WL1)의 일함수는, <100> 결정 방향을 가지는 금속 입자들이 가지는 일함수 값들, <110> 결정 방향을 가지는 금속 입자들이 가지는 일함수 값들, 및 <111> 결정 방향을 가지는 금속 입자들이 가지는 일함수 값들에 따라 달라질 수 있다. 실시예에서, 제1 금속층(WL1)의 일함수는, <100> 결정 방향을 가지는 금속 입자들, <110> 결정 방향을 가지는 금속 입자들, 및 <111> 결정 방향을 가지는 금속 입자들 각각이 제1 금속층(WL1) 내에 포함된 비율에 따라서도 달라질 수 있다.
예를 들어, <100> 결정 방향을 가지는 금속 입자들, <110> 결정 방향을 가지는 금속 입자들, 및 <111> 결정 방향을 가지는 금속 입자들이 제1 금속층(WL1) 내에 균일하게 분포된 경우, 제1 금속층(WL1)의 일함수는, <100> 결정 방향을 가지는 금속 입자들이 가지는 일함수 값, <110> 결정 방향을 가지는 금속 입자들이 가지는 일함수 값, 및 <111> 결정 방향을 가지는 금속 입자들이 가지는 일함수 값의 평균일 수 있다.
예를 들어, <100> 결정 방향 또는 <110> 결정 방향을 가지는 금속 입자들의 제1 금속층(WL1) 내에서의 비율이, 다른 결정 방향을 가지는 금속 입자들의 비율보다 높은 경우에, 제1 금속층(WL1)의 일함수는, <100> 결정 방향을 가지는 금속 입자들이 가지는 일함수 값, <110> 결정 방향을 가지는 금속 입자들이 가지는 일함수 값, 및 <111> 결정 방향을 가지는 금속 입자들이 가지는 일함수 값의 평균보다 낮을 수 있다.
예를 들어, <111> 결정 방향을 가지는 금속 입자들의 제1 금속층(WL1) 내에서의 비율이, 다른 결정 방향들을 가지는 금속 입자들의 비율보다 높은 경우에, 제1 금속층(WL1)의 일함수는, <100> 결정 방향을 가지는 금속 입자들이 가지는 일함수 값, <110> 결정 방향을 가지는 금속 입자들이 가지는 일함수 값, 및 <111> 결정 방향을 가지는 금속 입자들이 가지는 일함수 값의 평균보다 높을 수 있다.
제2 금속층(WL2)은 금속 물질을 포함할 수 있다. 실시예에서, 제2 금속층(WL2)은 제1 금속층(WL1)에 포함된 금속 물질과 동일한 금속 물질을 포함할 수 있다. 예를 들어, 제2 금속층(WL2)은 TiN을 포함할 수 있다. 제2 금속층(WL2) 은, 단일한 결정 방향을 가지는 금속 입자들을 포함할 수 있다. 제2 금속층(WL2)은, <100> 결정 방향 및 <110> 결정 방향 중 어느 하나의 결정 방향을 가지는 금속 입자들을 포함하고, <111> 결정 방향을 가지는 금속 입자들은 포함하지 않을 수 있다. 예를 들어, 제2 금속층(WL2)이 <100> 결정 방향을 가지는 금속 입자들을 포함하는 경우, 제2 금속층(WL2)은 <100> 결정 방향을 가지는 금속 입자들 및 <111> 결정 방향을 가지는 금속 입자들은 포함하지 않을 수 있다. 제2 금속층(WL2)이 <110> 결정 방향을 가지는 금속 입자들을 포함하는 경우, 제2 금속층(WL2)은 <100> 결정 방향을 가지는 금속 입자들 및 <111> 결정 방향을 가지는 금속 입자들은 포함하지 않을 수 있다.
제2 금속층(WL2)에 포함된 금속 물질이 TiN인 경우, <100> 결정 방향을 가지는 금속 입자의 일함수는 약 2.9 eV이고, <110> 결정 방향을 가지는 금속 입자의 일함수는 약 3.2 eV일 수 있다. 실시예에서, 제2 금속층(WL2)의 일함수는, 제2 금속층(WL2)에 포함된 금속 입자들의 결정 방향에 따라 결정될 수 있다. 예를 들어, 제2 금속층(WL2)에 포함된 금속 물질이 TiN이고, 금속 입자들의 결정 방향이 <100>인 경우, 제2 금속층(WL2)의 일함수는 약 2.9 eV일 수 있다. 예를 들어, 제2 금속층(WL2)에 포함된 금속 물질이 TiN이고, 금속 입자들의 결정 방향이 <110>인 경우, 제2 금속층(WL2)의 일함수는, 약 3.2 eV일 수 있다. 실시예에 따라, 제2 금속층(WL2)은 제1 금속층(WL1)의 일함수 값보다 더 작은 일함수 값을 가질 수 있다.
활성 영역(AR)의 상부 영역은 불순물이 도핑된 영역으로, 실시예에 따른 반도체 소자에서 활성 영역(AR)의 상부 영역은 소스, 또는 드레인 영역일 수 있다. 반도체 소자의 동작 시, 활성 영역(AR)의 고농도로 도핑된 부분과 워드 라인(WL) 사이에서 게이트 유도 드레인 누설(GIDL) 전류가 발생하기 쉬울 수 있다. 이 경우, 워드 라인(WL)의 전체 영역 중 활성 영역(AR)의 고농도로 도핑된 부분과 인접한 부분을, 낮은 일함수를 가지는 물질로 대체함으로써, 반도체 소자 동작 시 발생할 수 있는 게이트 유도 드레인 누설(GIDL) 전류가 감소될 수 있다.
도 3a 및 도 4를 참조하면, 실시예에 따른 워드 라인(WL)의 경우, 활성 영역(AR)의 상부 영역과 인접한 제2 금속층(WL2)은, 제1 금속층(WL1)와 비교하여 작은 일함수를 가질 수 있다. 또한, 실시예에 따른 반도체 소자에서, 제1 금속층(WL1)과 제2 금속층(WL2)은 금속 물질을 포함하므로, 제1 금속층(WL1)과 제2 금속층(WL2)은 금속이 아닌 다른 물질(예를 들면, 실리콘 등의 반도체 물질)과 비교하여 낮은 저항 값을 가질 수 있다. 즉, 실시예에 따르면, 제1 금속층(WL1)에는, <100>, <110> 및 <111> 결정 방향을 가지는 금속 입자들이 랜덤하게 분포되고, 제2 금속층(WL2)에는, 단일 결정 방향(예를 들면, <100> 또는 <110> 결정 방향)을 가지는 금속 입자들이 분포됨으로써, 제2 금속층(WL2)의 일함수가 제1 금속층(WL1)의 일함수보다 작도록 제어될 수 있다. 이에 따라, 실시예에 따른 반도체 소자의 경우, 워드 라인(WL)의 저항 값을 낮게 유지하면서, 게이트 유도 드레인 누설(GIDL)이 감소될 수 있다.
다른 실시예에서, 제1 금속층(WL1)과 제2 금속층(WL2)은 서로 다른 금속 물질을 포함할 수 있다. 제1 금속층(WL1)에 포함된 금속 물질의 일함수와, 제2 금속층(WL2)에 포함된 금속 물질의 일함수는 서로 다를 수 있다. 예를 들어, 제2 금속층(WL2)에 포함된 금속 물질의 일함수는, 제1 금속층(WL1)에 포함된 금속 물질의 일함수보다 작을 수 있다.
다른 실시예에서, 제1 금속층(WL1)에는, 세 개의 결정 방향을 가지는 금속 입자들이 랜덤하게 분포하고, 제2 금속층(WL2)에는, 두 개의 결정 방향을 가지는 금속 입자들이 랜덤하게 분포할 수 있다. 구체적으로, 제1 금속층(WL1)에는, <100> 결정 방향, <110> 결정 방향 및 <111> 결정 방향을 가지는 금속 입자들이 랜덤하게 분포하고, 제2 금속층(WL2)에는, <100> 결정 방향 및 <110> 결정 방향을 가지는 금속 입자들이 랜덤하게 분포할 수 있다. 제1 금속층(WL1)과 제2 금속층(WL2)에 포함된 금속 물질이 TiN인 경우, <100> 및 <110> 결정 방향을 가지는 금속 입자들 각각의 일함수는, <111> 결정 방향을 가지는 금속 입자들의 일함수보다 더 작을 수 있다. 따라서, 이 경우 제2 금속층(WL2)의 일함수는 제1 금속층(WL1)의 일함수보다 작을 수 있다.
다른 실시예에서, 제1 금속층(WL1)과 제2 금속층(WL2) 모두 단일한 결정 방향을 가지는 금속 입자들을 포함하되, 제1 금속층(WL1)에 포함된 금속 입자들을 결정 방향과, 제2 금속층(WL2)에 포함된 금속 입자들의 결정 방향은 서로 다를 수 있다. 이 경우, 제2 금속층(WL2)에 포함된 금속 입자들은, 제1 금속층(WL1)에 포함된 금속 입자들의 일함수와 비교하여 더 작은 일함수 값을 가지도록 선택될 수 있다. 예를 들어, 제1 금속층(WL1)과 제2 금속층(WL2)에 포함된 금속 물질이 TiN인 경우, 제1 금속층(WL1)에 포함된 금속 입자들의 결정 방향은 <111>이고, 제2 금속층(WL2)에 포함된 금속 입자들의 결정 방향은 <100> 또는 <110>일 수 있다.
도 5는 일 실시예에 따른 도 3a의 R1 영역을 확대하여 나타낸 확대 단면도이다. 도 5를 참조하면, 실시예에 따른 반도체 소자는 워드 라인 구조체(WLS)를 포함할 수 있다. 워드 라인 구조체(WLS)는 게이트 절연막(132), 게이트 절연막(132) 위에 위치하는 워드 라인(WL), 및 워드 라인(WL) 위에 위치하는 워드 라인 캡핑층(134)을 포함할 수 있다. 도 4를 참조로 하여 설명한 것과 달리, 도 5에서 개시하는 반도체 소자의 경우, 워드 라인(WL)은 세 개의 금속층을 포함할 수 있다. 즉, 도 5에서 개시하는 반도체 소자의 경우, 제2 워드 라인(WL2) 위에 위치하는 제3 금속층(WL3)을 더 포함할 수 있다.
워드 라인 구조체(WLS)의 측면 일부 및 바닥면 일부는 활성 영역(AR)과 접할 수 있다. 워드 라인 구조체(WLS)의 측면 일부 및 바닥면 일부는 소자 분리층(112)과도 접할 수 있다. 구체적으로, 워드 라인 구조체(WLS)에 포함된 게이트 절연막(132)은 활성 영역(AR) 및 소자 분리층(112)과 접할 수 있다. 워드 라인 구조체(WLS)에 포함된 워드 라인 캡핑층(134)은, 다이렉트 컨택(DC)과 일부 접할 수 있다.
제3 금속층(WL3)은 금속 물질을 포함할 수 있다. 실시예에서, 제3 금속층(WL3)은 제1 금속층(WL1) 및 제2 금속층(WL2)에 포함된 금속 물질과 동일한 금속 물질을 포함할 수 있다. 예를 들어, 제3 금속층(WL2)은 TiN을 포함할 수 있다. 제3 금속층(WL3)은, 단일한 결정 방향을 가지는 금속 입자들을 포함할 수 있다. 제3 금속층(WL3)은, <100> 결정 방향 및 <110> 결정 방향 중 어느 하나의 결정 방향을 가지는 금속 입자들을 포함하고, <111> 결정 방향을 가지는 금속 입자들은 포함하지 않을 수 있다. 제3 금속층(WL3)은 제2 금속층(WL2)에 포함된 금속 입자들이 가지는 결정 방향과 다른 결정 방향을 가지는 금속 입자들을 포함할 수 있다. 예를 들어, 제2 금속층(WL2)이 <100> 결정 방향을 가지는 금속 입자들을 포함하는 경우, 제3 금속층(WL3)은 <110> 결정 방향을 가지는 금속 입자들을 포함할 수 있다. 제2 금속층(WL2)이 <110> 결정 방향을 가지는 금속 입자들을 포함하는 경우, 제3 금속층(WL3)은 <100> 결정 방향을 가지는 금속 입자들을 포함할 수 있다.
제3 금속층(WL3)에 포함된 금속 물질이 TiN인 경우, <100> 결정 방향을 가지는 금속 입자의 일함수는 약 2.9 eV이고, <110> 결정 방향을 가지는 금속 입자의 일함수는 약 3.2 eV일 수 있다. 실시예에서, 제3 금속층(WL3)의 일함수는, 제3 금속층(WL3)에 포함된 금속 입자들의 결정 방향에 따라 결정될 수 있다. 예를 들어, 제3 금속층(WL3)에 포함된 금속 물질이 TiN이고, 금속 입자들의 결정 방향이 <100>인 경우, 제3 금속층(WL3)의 일함수는 약 2.9 eV일 수 있다. 예를 들어, 제3 금속층(WL3)에 포함된 금속 물질이 TiN이고, 금속 입자들의 결정 방향이 <110>인 경우, 제3 금속층(WL3)의 일함수는, 약 3.2 eV일 수 있다. 실시예에 따라, 제3 금속층(WL3)은 제1 금속층(WL1)의 일함수 값보다 더 작은 일함수 값을 가질 수 있다.
다른 실시예에서, 제3 금속층(WL3)에 포함된 금속 입자들을 결정 방향은, 제2 금속층(WL2)에 포함된 금속 입자들을 결정 방향과 실질적으로 동일할 수도 있다. 다만, 제3 금속층(WL3)에 포함된 금속 입자들의 일함수는, 제1 금속층(WL1)에 포함된 금속 입자들의 일함수보다는 작을 수 있다.
도 5에서, 제1 금속층(WL1) 및 제2 금속층(WL2)의 세부 구성 및 연결 관계는 도 4를 참조로 하여 설명한 반도체 소자와 동일하므로, 구체적인 설명은 생략한다.
이하, 도 6 내지 도 18을 참조하여, 반도체 장치의 제조 방법에 대해 설명한다. 이하에서는, 이전에 설명한 동일한 구성에 대해서는 동일한 참조 부호로 지칭하며, 중복 설명은 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 6 내지 도 18은 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
도 6을 참조하면, 기판(100)을 식각하여 복수의 소자들을 분리하기 위한 트렌치(TR)들을 형성할 수 있다. 기판(100)을 식각하여 트렌치(TR)들을 형성함으로써, 실시예에 따른 반도체 소자의 활성 영역(AR)이 정의될 수 있다.
다음으로, 도 7에 도시된 바와 같이, 트렌치(TR)들을 절연 물질로 채움으로써 소자 분리층(112)을 형성할 수 있다. 각각의 활성 영역(AR)의 양측에는 소자 분리층(112)이 위치하게 된다. 활성 영역(AR)은 평면상에서 제1 방향(X 방향) 및 제2 방향(Y 방향)에 대해 비스듬한 제4 방향(DR4)을 따라 연장되는 막대 형상을 가질 수 있다. 도 7에서 소자 분리층(112)은 하나의 절연층으로 이루어진 것으로 도시되었으나, 실시예에서, 소자 분리층(112)은 둘 이상의 절연층들을 포함할 수도 있다. 각각의 활성 영역(AR)의 양측에 소자 분리층(112)이 형성된 후, 이온 주입 공정에 의해 활성 영역(AR)의 상부 영역 일부는 불순물로 도핑될 수 있다.
도 8에 도시된 바와 같이, 기판(100) 위에 형성된 활성 영역(AR)과, 소자 분리층(112)의 일부를 식각하여 워드 라인 트렌치(WLT)들을 형성할 수 있다. 워드 라인 트렌치(WLT)들은 제1 방향(X 방향)으로 연장되고, 제2 방향(Y 방향)을 따라 이격되도록 배열될 수 있다. 적어도 두 개의 워드 라인 트렌치(WLT)들은 활성 영역(AR)과 교차할 수 있다.
도 9에 도시된 바와 같이, 활성 영역(AR)과 소자 분리층(112) 위에 게이트 절연막(132)을 형성할 수 있다. 게이트 절연막(132)은 활성 영역(AR)과 소자 분리층(112) 위에 형성된 워드 라인 트렌치(WLT)를 컨포멀(conformal)하게 덮을 수 있다.
도 10에 도시된 바와 같이, 게이트 절연막(132) 위에 제1 금속 패턴(MP1)을 형성할 수 있다. 제1 금속 패턴(MP1)은 워드 라인 트렌치(WLT)의 내부를 채울 수 있다. 제1 금속 패턴(MP1)은 금속 물질을 포함할 수 있다. 예를 들어, 제1 금속 패턴(MP1)은 TiN을 포함할 수 있다. 제1 금속 패턴(MP1)은 화학 기상 증착(Chemical Vapor Deposition, CVD)에 의해 형성될 수 있다. 다만, 이에 한정되지 않고, 제1 금속 패턴(MP1)은 공지된 다양한 방법에 의해 형성될 수 있다. 제1 금속 패턴(MP1)은 물리적 기상 증착법(Physical Vapor Deposition, PVD)에 의해 형성될 수도 있다. 실시예에서 제1 금속 패턴(MP1)은 적어도 둘 이상의 결정 방향을 가지는 금속 입자들을 포함할 수 있다. 예를 들어, 제1 금속 패턴(MP1)에 포함된 각각의 금속 입자들은, <100>, <110>, 또는 <111> 중 어느 하나의 결정 방향을 가질 수 있다. 예를 들어, 제1 금속 패턴(MP1)에 포함된 각각의 금속 입자들은 <100>, 또는 <111> 중 어느 하나의 결정 방향을 가질 수 있다. 예를 들어, 제1 금속 패턴(MP1)에 포함된 각각의 금속 입자들은 <110>, 또는 <111> 중 어느 하나의 결정 방향을 가질 수 있다.
도 11에 도시된 바와 같이, 에치백(each back) 공정에 의해, 제1 금속 패턴(MP1)의 일부를 식각하여, 워드 라인 트렌치(WLT)의 하부 영역 일부를 채우는 제1 금속층(WL1)을 형성할 수 있다. 제1 금속층(WL1)에 포함된 각각의 금속 입자들은, <100>, <110>, 또는 <111> 중 어느 하나의 결정 방향을 가질 수 있다. 예를 들어, 제1 금속층(WL1)에 포함된 각각의 금속 입자들은 <100>, 또는 <111> 중 어느 하나의 결정 방향을 가질 수 있다. 예를 들어, 제1 금속층(WL1)에 포함된 각각의 금속 입자들은 <110>, 또는 <111> 중 어느 하나의 결정 방향을 가질 수 있다.
도 12에 도시된 바와 같이, 게이트 절연막(132)과 제1 금속층(WL1) 위에 제2 금속 패턴(MP2)을 형성할 수 있다. 제2 금속 패턴(MP2)은 워드 라인 트렌치(WLT)의 내부를 채울 수 있다. 제2 금속 패턴(MP2)은 금속 물질을 포함할 수 있다. 제2 금속 패턴(MP2)은 제1 금속층(WL1)에 포함된 금속 물질과 동일한 금속 물질을 포함할 수 있다. 예를 들어, 제2 금속 패턴(MP2)은 TiN을 포함할 수 있다. 제2 금속 패턴(MP2)은 화학적 기상 증착(Chemical Vapor Deposition, CVD)에 의해 형성될 수 있다. 다만, 이에 한정되지 않고, 제2 금속 패턴(MP2)은 공지된 다양한 방법에 의해 형성될 수 있다. 제2 금속 패턴(MP2)은 물리적 기상 증착법(Physical Vapor Deposition, PVD)에 의해 형성될 수도 있다. 제2 금속 패턴(MP2)은 단일한 결정 방향을 가지는 금속 입자들을 포함할 수 있다. 일실시예에서 제2 금속 패턴(MP2)에 포함된 모든 금속 입자들은 <100> 결정 방향을 가질 수 있다. 일실시예에서 제2 금속 패턴(MP2)에 포함된 모든 금속 입자들은 <110> 결정 방향을 가질 수도 있다. 제2 금속 패턴(MP2)에 포함된 각각의 금속 입자들은 <111> 결정 방향을 가지지 않을 수 있다.
도 13에 도시된 바와 같이, 에치백(each back) 공정에 의해, 제2 금속 패턴(MP2)의 일부를 식각하여, 제1 금속층(WL1) 위의 워드 라인 트렌치(WLT)의 일부 영역을 채우는 제2 금속층(WL2)을 형성할 수 있다. 제2 금속층(WL2)에 포함된 각각의 금속 입자들은, 단일한 결정 방향을 가지는 금속 입자들을 포함할 수 있다. 일실시예에서 제2 금속층(WL2)에 포함된 모든 금속 입자들은 <100> 결정 방향을 가질 수 있다. 일실시예에서 제2 금속층(WL2)에 포함된 모든 금속 입자들은 <110> 결정 방향을 가질 수도 있다. 제2 금속층(WL2)에 포함된 각각의 금속 입자들은 <111> 결정 방향을 가지지 않을 수 있다. 실시예에서, 제2 금속층(WL2)의 일함수는 제1 금속층(WL1)의 일함수보다 작을 수 있다.
도 14에 도시된 바와 같이 게이트 절연막(132)과 제2 금속층(WL2) 위에 워드 라인 캡핑층(134)을 형성할 수 있다. 워드 라인 캡핑층(134)은 제2 금속층(WL2) 및 게이트 절연층(132)과 직접 접할 수 있다. 워드 라인 캡핑층(134)은 절연 물질을 포함할 수 있다. 예를 들어, 워드 라인 캡핑층(134)는 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 또는 이들의 조합을 포함할 수 있다.
도 15를 참조하면, 에치백 공정 또는 CMP(chemical mechanical polishing) 공정 등을 이용하여 기판(100) 위에 형성된 워드 라인 캡핑층(134)의 일부, 게이트 절연층(132)의 일부를 제거할 수 있다. 이에 따라, 소자 분리층(112)의 상면, 활성 영역(AR)의 상면, 워드 라인 트렌치(WLT) 내부를 채우는 워드 라인 캡핑층(134)의 상면이 노출될 수 있다.
도 16을 참조하면, 기판(100) 위에 제1 절연층(642), 제2 절연층(644), 제3 절연층(646), 및 제1 도전층(151)을 순차적으로 적층한 후, 이들을 패터닝하여 다이렉트 컨택 트렌치(DCT)를 형성할 수 있다. 제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646)이 절연층(640)을 구성할 수 있다. 제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646)은 각각 절연 물질로 이루어질 수 있다. 예를 들어, 제1 절연층(642)은 실리콘 산화물을 포함할 수 있다. 제2 절연층(644)은 제1 절연층(642)과 상이한 식각 선택비를 가지는 물질을 포함할 수 있다. 예를 들어, 제2 절연층(644)은 실리콘 질화물을 포함할 수 있다. 예를 들어, 제3 절연층(646)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 다만, 절연층(640)의 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
제1 도전층(151)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 도전층(151)은 불순물이 도핑된 폴리 실리콘 또는 W, Mo, Au, Cu, Al, Ni, Co 등의 금속을 포함할 수 있다.
제1 도전층(151), 제3 절연층(646), 제2 절연층(644), 및 제1 절연층(642)을 패터닝하여 활성 영역(AR)의 적어도 일부를 노출시키는 다이렉트 컨택 트렌치(DCT)를 형성한다. 예를 들어, 제1 도전층(151) 위에 하드 마스크층을 형성할 수 있다. 포토 및 식각 공정을 이용하여 하드 마스크층을 패터닝함으로써, 하드 마스크 패턴을 형성할 수 있다. 하드 마스크 패턴을 이용하여 제1 도전층(151), 제3 절연층(646), 제2 절연층(644), 및 제1 절연층(642)을 순차적으로 식각할 수 있다. 제1 절연층(642)이 식각되면, 기판(100)의 활성 영역(AR) 및 소자 분리층(112)의 상부면이 노출될 수 있다. 이어, 활성 영역(AR) 및 소자 분리층(112)을 식각하여 다이렉트 컨택 트렌치(DCT)를 형성할 수 있다. 이때, 다이렉트 컨택 트렌치(DCT)의 대략 중심부에 활성 영역(AR)이 위치할 수 있다. 활성 영역(AR) 및 소자 분리층(112)이 다이렉트 컨택 트렌치(DCT)의 바닥면을 구성할 수 있다. 소자 분리층(112), 절연층(640), 및 제1 도전층(151)이 다이렉트 컨택 트렌치(DCT)의 측벽을 구성할 수 있다. 다이렉트 컨택 트렌치(DCT)는 바닥면으로 갈수록 점차적으로 폭이 좁아지는 형상을 가질 수 있다. 다만, 다이렉트 컨택 트렌치(DCT)의 형성 방법, 형상 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
도 17을 참조하면, 다이렉트 컨택 트렌치(DCT) 내에 제3 금속 패턴(MP3)을 형성할 수 있다. 제3 금속 패턴(MP3)의 하부면은 활성 영역(AR)과 접할 수 있다. 제3 금속 패턴(MP3)의 측면은 제1 도전층(151)과 접할 수 있다. 제3 금속 패턴(MP3)의 상부면과 제1 도전층(151)의 상부면은 평탄할 수 있다. 즉, 제3 금속 패턴(MP3)의 상부면과 제1 도전층(151)의 상부면은 동일한 레벨에 위치할 수 있다.
먼저, 기판(100)에 다이렉트 컨택 트렌치(DCT)가 형성된 상태에서 도전성 물질을 증착하면, 제1 도전층(151) 위에 제3 금속 패턴(MP3)이 형성될 수 있다. 이때, 제3 금속 패턴(MP3)이 다이렉트 컨택 트렌치(DCT)의 내부를 채우도록 형성될 수 있다. 이어, 제1 도전층(151)의 상부면이 노출될 때까지 평탄화 공정을 진행하면, 제1 도전층(151)과 제3 금속 패턴(MP3)의 상부면이 평탄화될 수 있다.
제3 금속 패턴(MP3)은 도전성 물질을 포함할 수 있다. 예를 들어, 제3 금속 패턴(MP3)은 불순물이 도핑된 폴리 실리콘 또는 W, Mo, Au, Cu, Al, Ni, Co 등의 금속을 포함할 수 있다. 제3 금속 패턴(MP3)은 제1 도전층(151)과 동일한 물질로 이루어질 수 있다. 제1 도전층(151)과 제3 금속 패턴(MP3) 사이의 경계가 명확하지 않을 수 있다.
이어, 통상의 후속 공정을 수행하여, 도 18에서 개시하는 다이렉트 컨택(DC), 베리드 컨택(BC) 및 랜딩 패드(LP)를 포함하는 반도체 소자를 형성할 수 있다. 후속 공정에서, 제3 금속 패턴(MP3)의 일부가 식각되어 다이렉트 컨택(DC)이 형성될 수 있다. 다이렉트 컨택(DC)은 다이렉트 컨택 트렌치(DCT) 내에 위치할 수 있다. 다이렉트 컨택(DC)은 다이렉트 컨택 트렌치(DCT)의 대략 중심에 위치할 수 있다. 다이렉트 컨택(DC)은 활성 영역(AR) 위에 위치할 수 있고, 활성 영역(AR)과 연결될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
660: 절연 패턴 LP: 랜딩 패드
171: 금속 실리사이드 층 173: 도전성 베리어층
175: 도전층 BC: 베리드 컨택
DC: 다이렉트 컨택 DCT: 다이렉트 컨택 트렌치
BL: 비트 라인 BLS: 비트 라인 구조체
151: 제1 도전층 153: 제2 도전층
155: 제3 도전층 158: 비트 라인 캡핑층
640: 절연층 642: 제1 절연층
644: 제2 절연층 646: 제3 절연층
620: 스페이서 구조체 622: 제1 스페이서
624: 제2 스페이서 626: 제3 스페이서
AR: 활성 영역 112: 소자 분리층
100: 기판

Claims (10)

  1. 활성 영역을 포함하는 기판;
    상기 활성 영역과 교차하여 중첩하는 워드 라인; 및
    상기 활성 영역 및 상기 워드 라인과 교차하여 중첩하는 비트 라인을 포함하고,
    상기 워드 라인은 제1 금속층, 및 상기 제1 금속층 위에 위치하는 제2 금속층을 포함하고,
    상기 제1 금속층은 적어도 둘 이상의 결정 방향을 가지는 금속 입자들을 포함하고,
    상기 제2 금속층은 단일의 결정 방향을 가지는 금속 입자들을 포함하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 제1 금속층과 상기 제2 금속층은 동일한 금속 물질을 포함하고,
    상기 제1 금속층의 일함수와 상기 제2 금속층의 일함수는 상이한 반도체 소자.
  3. 제 2항에 있어서,
    상기 제1 금속층은 <100> 결정 방향을 가지는 금속 입자들, <110> 결정 방향을 가지는 금속 입자들 및 <111> 결정 방향을 가지는 금속 입자들 포함하고,
    상기 제2 금속층은 <100> 결정 방향 또는 <110> 결정 방향 중 어느 하나의 결정 방향을 가지는 금속 입자들을 포함하는 반도체 소자.
  4. 제 1항에 있어서, 상기 워드 라인은,
    상기 제2 금속층 위에 위치하는 제3 금속층을 더 포함하고,
    상기 제3 금속층은 단일의 결정 방향을 가지는 금속 입자들을 포함하는 반도체 소자.
  5. 제 4항에 있어서,
    상기 제1 금속층, 상기 제2 금속층 및 상기 제3 금속층은 동일한 금속 물질을 포함하고,
    상기 제1 금속층의 일함수, 상기 제2 금속층의 일함수 및 상기 제3 금속층의 일함수는 각각 서로 다른 반도체 소자.
  6. 제 5항에 있어서,
    상기 제1 금속층은 <100> 결정 방향을 가지는 금속 입자들, <110> 결정 방향을 가지는 금속 입자들 및 <111> 결정 방향을 가지는 금속 입자들 포함하고,
    상기 제2 금속층 및 제3 금속층은 <100> 결정 방향 또는 <110> 결정 방향 중 어느 하나의 결정 방향을 가지는 금속 입자들을 포함하고,
    상기 제2 금속층에 포함된 금속 입자들과, 상기 제3 금속층에 포함된 금속 입자들은 결정 방향이 서로 상이한 반도체 소자.
  7. 제 1항에 있어서,
    상기 기판 위에 위치하고, 상기 활성 영역과 교차하여 중첩하는 워드 라인 트렌치;
    상기 워드 라인 트렌치의 측벽 및 바닥면에 위치하는 게이트 절연막;
    상기 활성 영역과 상기 비트 라인 사이를 연결하는 다이렉트 컨택; 및
    상기 활성 영역과 연결된 배리드 컨택을 더 포함하고,
    상기 워드 라인은 상기 워드 라인 트렌치 내부의 상기 게이트 절연막 위에 위치하는 반도체 소자.
  8. 기판 상에 활성 영역을 형성하는 단계;
    상기 기판 상에 상기 활성 영역과 교차하여 중첩하는 워드 라인을 형성하는 단계; 상기 기판 상에 상기 활성 영역 및 상기 워드 라인 트렌치와 교차하여 중첩하는 비트 라인을 형성하는 단계를 포함하고,
    상기 워드 라인을 형성하는 단계는,
    상기 기판 상에 제1 금속층을 형성 하는 단계 및 상기 제1 금속층 위에 제2 금속층을 형성하는 단계를 포함하고,
    상기 제1 금속층은 적어도 둘 이상의 결정 방향을 가지는 금속 입자들을 포함하고,
    상기 제2 금속층은 단일의 결정 방향을 가지는 금속 입자들을 포함하는 반도체 소자의 제조 방법.
  9. 제 8항에 있어서,
    상기 제1 금속층과 상기 제2 금속층은 동일한 금속 물질을 포함하고,
    상기 제1 금속층의 일함수와 상기 제2 금속층의 일함수는 상이한 반도체 소자의 제조 방법.
  10. 제 8항에 있어서,
    상기 제1 금속층은 <100> 결정 방향을 가지는 금속 입자들, <110> 결정 방향을 가지는 금속 입자들 및 <111> 결정 방향을 가지는 금속 입자들 포함하고,
    상기 제2 금속층은 <100> 결정 방향 또는 <110> 결정 방향 중 어느 하나의 결정 방향을 가지는 금속 입자들을 포함하는 반도체 소자의 제조 방법.
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