KR20230159338A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20230159338A
KR20230159338A KR1020230149816A KR20230149816A KR20230159338A KR 20230159338 A KR20230159338 A KR 20230159338A KR 1020230149816 A KR1020230149816 A KR 1020230149816A KR 20230149816 A KR20230149816 A KR 20230149816A KR 20230159338 A KR20230159338 A KR 20230159338A
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권동훈
배진우
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삼성전자주식회사
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Abstract

본 개시는 반도체 장치 및 그 제조 방법에 관한 것으로, 일 실시예에 따른 반도체 장치는 소자 분리층에 의해 정의되는 활성 영역을 포함하는 기판, 상기 활성 영역과 교차하여 중첩하는 워드 라인, 상기 워드 라인과 다른 방향으로 상기 활성 영역과 교차하는 복수의 비트 라인들, 상기 복수의 비트 라인들 사이에 위치하며, 상기 활성 영역에 연결된 베리드 컨택, 상기 활성 영역과 상기 복수의 비트 라인들 각각을 연결하는 다이렉트 컨택들, 및 상기 베리드 컨택에 연결된 랜딩 패드를 포함하며, 상기 베리드 컨택은 상기 베리드 컨택의 상부면으로부터 하부면을 향해 연장된 베리드 컨택 트렌치를 포함하고, 상기 랜딩 패드의 일부는 상기 베리드 컨택 트렌치 내에 위치하며, 상기 랜딩 패드의 나머지 일부는 상기 베리드 컨택 트렌치의 양측에 위치하는 상기 베리드 컨택의 상부면과 상기 베리드 컨택 트렌치를 덮는다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 개시는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 장치를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 즉, 반도체 장치의 집적도가 증가함에 따라 반도체 장치의 구성 요소들에 대한 디자인 룰이 감소하고 있다.
고도로 스케일링(scaling)된 반도체 장치에서, 복수의 배선 라인과 이들 사이에 개재되는 복수의 베리드 컨택(Buried Contact) 등을 형성하는 공정의 중요성이 높아지고 있다.
실시예들은 신뢰성 및 생산성이 향상된 반도체 장치 및 그 제조 방법을 제공하기 위한 것이다.
일 실시예에 따른 반도체 장치는 소자 분리층에 의해 정의되는 활성 영역을 포함하는 기판, 상기 활성 영역과 교차하여 중첩하는 워드 라인, 상기 워드 라인과 다른 방향으로 상기 활성 영역과 교차하는 복수의 비트 라인들, 상기 복수의 비트 라인들 사이에 위치하며, 상기 활성 영역에 연결된 베리드 컨택, 상기 활성 영역과 상기 복수의 비트 라인들 각각을 연결하는 다이렉트 컨택들, 및 상기 베리드 컨택에 연결된 랜딩 패드를 포함하며, 상기 베리드 컨택은 상기 베리드 컨택의 상부면으로부터 하부면을 향해 연장된 베리드 컨택 트렌치를 포함하고, 상기 랜딩 패드의 일부는 상기 베리드 컨택 트렌치 내에 위치하며, 상기 랜딩 패드의 나머지 일부는 상기 베리드 컨택 트렌치의 양측에 위치하는 상기 베리드 컨택의 상부면과 상기 베리드 컨택 트렌치를 덮는다.
일 실시예에 따른 반도체 장치의 제조 방법은 기판 내에 소자 분리층을 형성하여 활성 영역을 정의하는 단계, 상기 활성 영역과 서로 다른 방향으로 교차하는 복수의 워드 라인들 및 복수의 비트 라인들을 형성하는 단계, 상기 복수의 비트 라인들 사이에 갭 영역을 정의하는 도전성 물질층을 형성하는 단계,
상기 갭 영역을 충진하며 상기 도전성 물질층을 덮는 희생층을 형성하는 단계, 상기 도전성 물질층과 상기 희생층을 평탄화하는 단계, 및 상기 희생층을 제거한 후, 상기 도전성 물질층의 일부를 식각하여 상기 활성 영역과 연결된 베리드 컨택을 형성하는 단계를 포함하며, 상기 희생층은 상기 도전성 물질층과 상이한 물질을 포함한다.
실시예들에 따르면, 비트 라인 구조체들 사이에 위치하는 베리드 컨택을 형성하는 공정 단계에서, 비트 라인 구조체들 사이에 갭 영역을 정의하는 도전성 물질층을 형성한 후, 희생층을 형성함에 따라 후속 공정 단계에서 비트 라인 캡핑층의 두께가 감소하는 것을 최소화할 수 있다.
이에 따라, 비트 라인 캡핑층의 두께가 감소하여 서로 인접한 랜딩 패드 사이 및 랜딩 패드와 주변 소자들 사이에 단락(short)이 발생하는 것을 방지함과 동시에, 일부 공정 단계를 생략하여 반도체 장치의 신뢰성 및 생산성이 향상될 수 있다.
도 1은 일 실시예에 따른 반도체 장치를 나타낸 부분 평면도이다.
도 2는 도 1의 A-A’선을 따라 나타낸 단면도이다.
도 3은 도 1의 B-B’선을 따라 나타낸 단면도이다.
도 4는 도 2의 R1 영역을 확대한 부분 확대도이다.
도 5 내지 도 9는 몇몇 실시예에 따른 반도체 장치를 나타낸 단면도들이다.
도 10 내지 도 25는 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층` 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하에서, 도 1 내지 도 4를 참조하여 일 실시예에 따른 반도체 장치에 대해 설명하면 다음과 같다.
도 1은 일 실시예에 따른 반도체 장치를 나타낸 부분 평면도이다. 도 2는 도 1의 A-A’선을 따라 나타낸 단면도이다. 도 3은 도 1의 B-B’선을 따라 나타낸 단면도이다. 도 4는 도 2의 R1 영역을 확대한 부분 확대도이다.
도 1 내지 도 4를 참조하면, 일 실시예에 따른 반도체 장치(10)는 활성 영역(AR), 활성 영역(AR)과 교차하여 중첩하는 워드 라인(WL), 워드 라인(WL)과 상이한 방향으로 활성 영역(AR)과 교차하여 중첩하는 비트 라인(BL), 활성 영역(AR)과 비트 라인(BL)을 연결하는 다이렉트 컨택(DC), 활성 영역(AR)과 랜딩 패드(LP)를 연결하는 베리드 컨택(BC), 및 비트 라인(BL)들 사이에 위치하는 펜스 패턴(FN)을 포함할 수 있다.
활성 영역(AR)은 기판(100) 내에 위치하는 소자 분리층(112)에 의해 정의될 수 있다. 기판(100) 내에는 복수의 활성 영역(AR)들이 위치할 수 있으며, 복수의 활성 영역(AR)들은 소자 분리층(112)에 의해 서로 분리될 수 있다. 각각의 활성 영역(AR)의 양측에는 소자 분리층(112)이 위치할 수 있다.
기판(100)은 반도체 물질을 포함할 수 있다. 예를 들면, 기판(100)은 IV족 반도체, III-V족 화합물 반도체, II-VI족 화합물 반도체 등을 포함할 수 있다. 예를 들면, 기판(100)은 Si, Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다만, 기판(100)의 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
기판(100)은 제1 방향(X) 및 제2 방향(Y)에 나란한 상부면을 가질 수 있고, 제1 방향(X) 및 제2 방향(Y)에 수직한 제3 방향(Z)에 나란한 두께를 가질 수 있다.
활성 영역(AR)은 제1 방향(X) 및 제2 방향(Y)에 대해 비스듬한 제4 방향(DR1)을 따라 연장되는 막대 형상을 가질 수 있다. 제4 방향(DR1)은 기판(100)의 상부면에 나란하고, 제1 방향(X) 및 제2 방향(Y)과 동일 평면 상에 위치할 수 있다. 제4 방향(DR1)은 제1 방향(X) 및 제2 방향(Y)과 각각 예각을 이룰 수 있다. 복수의 활성 영역(AR)들은 서로 나란한 방향으로 연장될 수 있다.
복수의 활성 영역(AR)들은 제4 방향(DR1) 및 제1 방향(X)을 따라 소정 간격 이격되도록 위치할 수 있다. 어느 하나의 활성 영역(AR)의 중심부는 다른 하나의 활성 영역(AR)의 단부와 제1 방향(X)으로 인접할 수 있다. 어느 하나의 활성 영역(AR)의 일측 단부는 다른 하나의 활성 영역(AR)의 타측 단부와 제1 방향(X)으로 인접할 수 있다. 다만, 활성 영역(AR)의 형상이나 배치 형태는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
기판(100)은 셀 어레이 영역 및 주변 회로 영역을 포함할 수 있다. 셀 어레이 영역은 복수의 메모리 셀들이 형성되는 영역으로서, 셀 어레이 영역에는 복수의 활성 영역(AR)들이 위치할 수 있다. 주변 회로 영역은 셀 어레이 영역을 둘러싸도록 위치할 수 있으며, 메모리 셀들을 구동하는 소자들이 위치할 수 있다. 도 1 내지 도 4에는 편의상 셀 어레이 영역에 대해 도시하였으며, 주변 회로 영역에 대한 도시는 생략하였다.
소자 분리층(112)은 우수한 소자 분리 특성을 가지는 STI(Shallow Trench Isolation) 구조를 가질 수 있다. 소자 분리층(112)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다. 다만, 소자 분리층(112)의 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
소자 분리층(112)은 단일층 또는 다중층으로 이루어질 수 있다. 소자 분리층(112)은 단일 물질로 이루어질 수도 있고, 2종류 이상의 절연 물질을 포함할 수도 있다.
일 실시예에 따른 반도체 장치(10)는 복수의 워드 라인(WL)들을 포함할 수 있다. 복수의 워드 라인(WL)들은 제1 방향(X)을 따라 나란하게 연장되며, 제2 방향(Y)을 따라 일정한 간격으로 서로 이격될 수 있다.
워드 라인(WL)은 제1 방향(X)을 따라 연장될 수 있으며, 활성 영역(AR)과 교차할 수 있다. 워드 라인(WL)은 활성 영역(AR)과 중첩할 수 있으며, 게이트 전극의 역할을 수행할 수 있다. 하나의 워드 라인(WL)이 제1 방향(X)을 따라 인접한 복수의 활성 영역(AR)들과 중첩할 수 있다.
복수의 활성 영역(AR)들 각각은 두 개의 워드 라인(WL)과 교차 중첩할 수 있다. 각각의 활성 영역(AR)은 두 개의 워드 라인(WL)에 의해 3개의 부분으로 구분될 수 있다. 즉, 두 개의 워드 라인(WL) 사이에 위치하는 활성 영역(AR)의 중심부는 비트 라인(BL)과 연결되는 부분일 수 있고, 두 개의 워드 라인(WL)의 외측에 위치하는 활성 영역(AR)의 양측 단부는 커패시터(미도시)와 연결되는 부분일 수 있다.
기판(100)에는 워드 라인 트렌치(WLT)가 형성될 수 있고, 워드 라인 트렌치(WLT) 내에 워드 라인 구조체(WLS)가 위치할 수 있다. 즉, 워드 라인 구조체(WLS)는 기판(100) 내에 매립된 형태를 가질 수 있다. 워드 라인 트렌치(WLT)의 일부는 활성 영역(AR) 위에 위치할 수 있고, 다른 일부는 소자 분리층(112) 위에 위치할 수 있다.
도 2에 도시된 바와 같이, 복수의 워드 라인 트렌치(WLT)의 바닥면은 서로 다른 레벨에 위치할 수 있다. 기판(100) 위에 위치하는 워드 라인 트렌치(WLT)의 바닥면은 소자 분리층(112) 위에 위치하는 워드 라인 트렌치(WLT)의 바닥면보다 높은 레벨에 위치할 수 있다.
즉, 복수의 워드 라인 트렌치(WLT)를 형성하기 위한 공정 단계에서, 소자 분리층(112)과 기판(100) 각각에 대해 별도의 식각 공정을 진행하므로, 소자 분리층(112)의 식각 깊이와 기판(100)의 식각 깊이의 차이가 발생할 수 있다.
이에 따라, 복수의 워드 라인 트렌치(WLT)의 바닥면이 상이한 레벨에 위치할 수 있다. 다만, 소자 분리층(112)과 기판(100)을 식각하는 방법은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
몇몇 실시예에서, 소자 분리층(112)과 기판(100)을 동시에 식각될 수 있다. 이와 같이, 소자 분리층(112)과 기판(100)을 동시에 식각되는 경우, 소자 분리층(112) 및 기판(100)이 상이한 물질을 포함하므로, 소자 분리층(112)과 기판(100)의 식각률 차이에 의해 소자 분리층(112)의 식각 깊이와 기판(100)의 식각 깊이가 상이해질 수 있다.
여기서, 레벨은 기판(100)의 상부면에 대해 수직한 방향인 제3 방향(Z)에서의 높이를 의미할 수 있다. 즉, 동일한 레벨에 위치한다는 것은 기판(100)의 상부면에 대해 수직한 방향인 제3 방향(Z)으로의 높이가 동일한 것을 의미하고, 낮거나 높은 레벨에 위치한다는 것은 기판(100)의 상부면에 대해 수직한 방향인 제3 방향(Z)으로의 높이가 낮거나 높은 것을 의미할 수 있다.
워드 라인 구조체(WLS)는 게이트 절연층(132), 게이트 절연층(132) 위에 위치하는 워드 라인(WL), 워드 라인(WL) 위에 위치하는 워드 라인 캡핑층(134)을 포함할 수 있다. 다만, 워드 라인 구조체(WLS)의 위치, 형상, 및 구조 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
게이트 절연층(132)은 워드 라인 트렌치(WLT) 내에 위치할 수 있다. 게이트 절연층(132)은 워드 라인 트렌치(WLT)의 내측면 위에 컨포멀하게 위치할 수 있다.
게이트 절연층(132)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물보다 높은 유전 상수를 가지는 고유전율(high-k) 물질, 또는 이들의 조합을 포함할 수 있다. 다만, 게이트 절연층(132)의 위치, 형상, 및 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
워드 라인(WL)은 게이트 절연층(132) 위에 위치할 수 있다. 워드 라인(WL)의 측면 및 바닥면은 게이트 절연층(132)에 의해 둘러싸여 있을 수 있다.
워드 라인(WL)은 게이트 절연층(132) 위에 순차 적층된 제1 워드 라인 도전층(WL1)과 제2 워드 라인 도전층(WL2)을 포함할 수 있다. 제1 워드 라인 도전층(WL1)의 바닥면과 측면은 게이트 절연층(132)에 의해 둘러싸이고, 제1 워드 라인 도전층(WL1)의 상부면은 제2 워드 라인 도전층(WL2)과 직접적으로 접할 수 있다. 제2 워드 라인 도전층(WL2)의 측면은 게이트 절연층(132)에 의해 둘러싸여 있을 수 있다.
워드 라인(WL)과 활성 영역(AR) 사이에는 게이트 절연층(132)이 위치함에 따라, 워드 라인(WL)은 활성 영역(AR)과 집적적으로 접하지 않을 수 있다. 워드 라인(WL)의 상부면은 기판(100)의 상부면보다 낮은 레벨에 위치할 수 있다.
제1 워드 라인 도전층(WL1)은 제1 도전 물질을 포함하고, 제2 워드 라인 도전층(WL2)은 제1 도전 물질보다 일함수가 큰 제2 도전 물질을 포함할 수 있다. 예를 들면, 제1 도전 물질은 Ti, TiN, TiSiN, Mo, W, WN, WSiN, Cu, Al, Ta, TaN, Ru, Ir 또는 이들의 조합 중 적어도 어느 하나를 포함하고, 제2 도전 물질은 불순물이 도핑된 폴리 실리콘, 실리콘 게르마늄 또는 이들의 조합 중 어느 하나를 포함할 수 있다. 다만, 워드 라인(WL)의 위치, 형상, 및 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
워드 라인 캡핑층(134)은 워드 라인(WL) 위에 위치할 수 있다. 워드 라인 캡핑층(134)은 워드 라인(WL)의 상부면을 덮을 수 있다. 워드 라인 캡핑층(134)의 하부면은 제2 워드 라인 도전층(WL2)과 접할 수 있다. 워드 라인 캡핑층(134)의 측면은 게이트 절연층(132)에 의해 둘러싸여 있을 수 있다.
워드 라인 캡핑층(134)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 또는 이들의 조합을 포함할 수 있다. 다만, 워드 라인 캡핑층(134)의 위치, 형상, 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
일 실시예에 따른 반도체 장치(10)는 복수의 비트 라인(BL)들을 포함할 수 있다. 복수의 비트 라인(BL)들은 제2 방향(Y)을 따라 나란하게 연장되며, 제1 방향(X)을 따라 일정한 간격으로 이격될 수 있다.
비트 라인(BL)은 제2 방향(Y)을 따라 연장되며, 활성 영역(AR) 및 워드 라인(WL)과 교차할 수 있다. 비트 라인(BL)은 워드 라인(WL)과 수직 교차할 수 있다. 비트 라인(BL)은 워드 라인(WL) 위에 위치할 수 있다. 하나의 비트 라인(BL)이 제2 방향(Y)을 따라 인접한 복수의 활성 영역(AR)들과 중첩할 수 있다.
비트 라인(BL)은 다이렉트 컨택(DC)을 통해 활성 영역(AR)과 연결될 수 있다. 하나의 비트 라인(BL)은 제2 방향(Y)을 따라 인접한 복수의 활성 영역(AR)들과 연결될 수 있다. 복수의 활성 영역(AR)들 각각은 하나의 비트 라인(BL)과 연결될 수 있다. 활성 영역(AR)의 중심부가 비트 라인(BL)과 연결될 수 있다. 다만, 이는 하나의 예시에 불과하며, 비트 라인(BL)과 활성 영역(AR)의 연결 형태는 다양하게 변경될 수 있다.
기판(100)은 다이렉트 컨택 트렌치(DCT)를 포함하고, 다이렉트 컨택 트렌치(DCT) 내에 다이렉트 컨택(DC)이 위치할 수 있다. 다이렉트 컨택 트렌치(DCT)는 활성 영역(AR) 위에 위치하며, 다이렉트 컨택(DC)은 활성 영역(AR)과 연결될 수 있다. 다이렉트 컨택(DC)은 활성 영역(AR)과 직접적으로 연결될 수 있다. 다이렉트 컨택(DC)은 활성 영역(AR)과 제3 방향(Z)으로 중첩할 수 있다.
다이렉트 컨택(DC)은 도전성 물질을 포함할 수 있다. 예를 들면, 다이렉트 컨택(DC)은 불순물이 도핑된 폴리 실리콘 또는 W, Mo, Au, Cu, Al, Ni, Co 등의 금속을 포함할 수 있다.
비트 라인(BL)은 기판(100) 및 다이렉트 컨택(DC) 위에 위치할 수 있다. 비트 라인(BL)은 순차적으로 적층되어 있는 제1 비트 라인 도전층(151), 제2 비트 라인 도전층(153), 및 제3 비트 라인 도전층(155)을 포함할 수 있다.
제1 비트 라인 도전층(151), 제2 비트 라인 도전층(153), 및 제3 비트 라인 도전층(155)은 도전성 물질을 포함할 수 있다. 예를 들면, 제1 비트 라인 도전층(151)은 불순물이 도핑된 폴리 실리콘 또는 W, Mo, Au, Cu, Al, Ni, Co 등의 금속을 포함할 수 있다. 제2 비트 라인 도전층(153)은 Ti, Ta 등과 같은 금속 및/또는 TiN, TaN 등과 같은 금속 질화물을 포함할 수 있다. 제3 비트 라인 도전층(155)은 W, Mo, Au, Cu, Al, Ni, Co 등의 금속을 포함할 수 있다.
제1 비트 라인 도전층(151), 제2 비트 라인 도전층(153), 및 제3 비트 라인 도전층(155)의 물질 및 면적이 상이함에 따라, 제1 비트 라인 도전층(151), 제2 비트 라인 도전층(153), 및 제3 비트 라인 도전층(155)의 전기적 저항은 상이할 수 있다. 예를 들면, 제1 비트 라인 도전층(151)의 전기적 저항이 가장 높고, 제3 비트 라인 도전층(155)의 전기적 저항이 가장 낮을 수 있다. 다만, 비트 라인(BL)을 구성하는 도전층들의 구조, 물질, 및 전기적 저항 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
비트 라인(BL)은 다이렉트 컨택(DC)과 직접적으로 접할 수 있다. 비트 라인(BL)의 제1 비트 라인 도전층(151)이 다이렉트 컨택(DC)의 측면과 접할 수 있고, 비트 라인(BL)의 제2 비트 라인 도전층(153)이 다이렉트 컨택(DC)의 상부면과 직접적으로 접할 수 있다.
다이렉트 컨택(DC)은 활성 영역(AR)과 비트 라인(BL) 사이에 위치하며, 활성 영역(AR)과 비트 라인(BL) 사이를 전기적으로 연결할 수 있다. 즉, 비트 라인(BL)은 다이렉트 컨택(DC)을 통해 활성 영역(AR)과 연결될 수 있다.
비트 라인(BL)을 구성하는 도전층들 중 제1 비트 라인 도전층(151)과 다이렉트 컨택(DC)은 동일한 물질을 포함할 수 있다. 예를 들면, 제1 비트 라인 도전층(151)과 다이렉트 컨택(DC)은 불순물이 도핑된 폴리 실리콘을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 비트 라인 도전층(151)과 다이렉트 컨택(DC)이 상이한 물질을 포함할 수 있다.
비트 라인(BL) 위에는 비트 라인 캡핑층(158)이 위치할 수 있다. 비트 라인(BL)과 비트 라인 캡핑층(158)이 비트 라인 구조체(BLS)를 이룰 수 있다. 비트 라인 캡핑층(158)은 비트 라인(BL) 및 다이렉트 컨택(DC)과 제3 방향(Z)으로 중첩할 수 있다. 비트 라인(BL) 및 다이렉트 컨택(DC)은 비트 라인 캡핑층(158)을 마스크로 이용하여 패터닝이 이루어질 수 있다.
비트 라인(BL)의 평면 형상은 비트 라인 캡핑층(158)과 실질적으로 동일할 수 있다. 비트 라인 캡핑층(158)은 비트 라인(BL)의 제3 비트 라인 도전층(155)과 접하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 비트 라인 캡핑층(158)과 비트 라인(BL)의 제3 비트 라인 도전층(155) 사이에는 다른 층이 더 위치할 수 있다.
비트 라인 캡핑층(158)은 실리콘 질화물을 포함할 수 있다. 다만, 비트 라인 캡핑층(158)의 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
비트 라인 구조체(BLS) 양측에는 스페이서 구조체(620)가 위치할 수 있다. 스페이서 구조체(620)는 비트 라인 캡핑층(158), 비트 라인(BL), 및 다이렉트 컨택(DC)의 측면을 덮을 수 있다.
스페이서 구조체(620)는 비트 라인 구조체(BLS)의 측면을 따라 대략 제3 방향(Z)으로 연장될 수 있다. 스페이서 구조체(620)의 적어도 일부는 다이렉트 컨택 트렌치(DCT) 내에 위치할 수 있다. 다이렉트 컨택 트렌치(DCT) 내에서 스페이서 구조체(620)는 다이렉트 컨택(DC)의 양측에 위치할 수 있다.
스페이서 구조체(620)는 여러 종류의 절연 물질들의 조합으로 이루어지는 다중층으로 이루어질 수 있다. 스페이서 구조체(620)는 제1 스페이서(622), 제2 스페이서(624), 및 제3 스페이서(626)를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 스페이서 구조체(620)를 구성하는 층들의 개수 및 구조는 다양하게 변경될 수 있다.
스페이서 구조체(620)는 단일층으로 이루어질 수도 있다. 몇몇 실시예에서, 스페이서 구조체(620)는 스페이서들 사이에 포위되어 에어 공간을 가지는 에어 스페이서 구조로 이루어질 수도 있다.
제1 스페이서(622)는 비트 라인 구조체(BLS) 및 다이렉트 컨택(DC)의 측면을 덮을 수 있다. 다이렉트 컨택 트렌치(DCT) 내에서 제1 스페이서(622)는 다이렉트 컨택 트렌치(DCT)의 바닥면 및 측면을 덮을 수 있다.
제2 스페이서(624)는 제1 스페이서(622) 위에 위치할 수 있다. 제2 스페이서(624)의 하부면 및 측면은 제1 스페이서(622)에 의해 둘러싸여 있을 수 있다. 제2 스페이서(624)는 다이렉트 컨택 트렌치(DCT) 내에 위치할 수 있다. 제2 스페이서(624)는 다이렉트 컨택 트렌치(DCT)를 채울 수 있다. 제2 스페이서(624)는 다이렉트 컨택 트렌치(DCT) 내에서 다이렉트 컨택(DC)의 양측에 위치할 수 있다.
제3 스페이서(626)는 제1 스페이서(622) 및 제2 스페이서(624) 위에 위치할 수 있다. 제3 스페이서(626)는 제1 스페이서(622)와 제1 방향(X)을 따라 중첩할 수 있고, 제2 스페이서(624)와 제3 방향(Z)을 따라 중첩할 수 있다. 제3 스페이서(626)은 제1 스페이서(622)의 측면을 따라 대략 제3 방향(Z)으로 연장될 수 있다. 제3 스페이서(626)는 제1 스페이서(622)와 나란하게 연장될 수 있다. 제3 스페이서(626)의 하부면 및 측면은 제1 스페이서(622) 및 제2 스페이서(624)에 의해 둘러싸여 있을 수 있다.
스페이서 구조체(620)는 절연 물질을 포함할 수 있다. 제1 스페이서(622), 제2 스페이서(624), 및 제3 스페이서(626) 각각은 동일한 물질을 포함할 수 있다. 또는, 제1 스페이서(622), 제2 스페이서(624), 및 제3 스페이서(626) 중 적어도 일부는 상이한 물질을 포함할 수 있다.
제1 스페이서(622), 제2 스페이서(624), 및 제3 스페이서(626) 각각은 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물, 실리콘 탄산화물, 실리콘 탄화질화물, 실리콘 탄산질화물 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 예를 들면, 제1 스페이서(622)는 실리콘 산화물을 포함할 수 있고, 제2 스페이서(624) 및 제3 스페이서(626)는 실리콘 질화물을 포함할 수 있다. 다만, 스페이서 구조체(620)의 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
예를 들면, 스페이서 구조체(620)는 제2 스페이서(624) 및 제3 스페이서(626) 위에 위치하는 제4 스페이서(미도시)를 더 포함할 수 있으며, 제1 스페이서(622) 및 제3 스페이서(626)는 실리콘 산화물을 포함할 수 있고, 제2 스페이서(624) 및 제4 스페이서는 실리콘 질화물을 포함할 수 있다.
절연층(640)은 비트 라인(BL)과 소자 분리층(112) 사이에 위치할 수 있다. 비트 라인(BL)과 활성 영역(AR) 사이에는 다이렉트 컨택(DC)이 위치하며, 절연층(640)은 위치하지 않을 수 있다.
절연층(640)은 순차적으로 적층되어 있는 제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646)을 포함할 수 있다.
제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646) 중 적어도 일부는 상이한 폭을 가질 수 있다. 예를 들면, 제1 절연층(642)의 폭은 제2 절연층(644) 및 제3 절연층(646)의 폭보다 넓고, 제2 절연층(644) 및 제3 절연층(646)의 폭은 실질적으로 동일할 수 있다. 제1 절연층(642)의 폭은 비트 라인(BL)의 폭보다 넓고, 제2 절연층(644) 및 제3 절연층(646)의 폭은 비트 라인(BL) 및 비트 라인 캡핑층(158)의 폭과 실질적으로 동일할 수 있다.
절연층(640)은 스페이서 구조체(620)에 의해 덮여 있을 수 있다. 제1 절연층(642)의 상부면은 제1 스페이서(622)에 의해 덮여 있을 수 있다. 제2 절연층(644) 및 제3 절연층(646)의 측면은 제1 스페이서(622)에 의해 덮여 있을 수 있다.
절연층(640)은 절연 물질을 포함할 수 있다. 즉, 제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646) 각각은 절연 물질을 포함할 수 있다. 예를 들면, 제1 절연층(642)은 실리콘 산화물을 포함할 수 있다. 제2 절연층(644)은 제1 절연층(642)과 상이한 식각 선택비를 가지는 물질을 포함할 수 있다. 예를 들면, 제2 절연층(644)은 실리콘 질화물을 포함할 수 있다. 예를 들면, 제3 절연층(646)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 다만, 절연층(640)의 물질, 폭, 및 다른 구성과의 배치 관계 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
일 실시예에 따른 반도체 장치(10)는 복수의 베리드 컨택(BC)들을 포함할 수 있다. 복수의 베리드 컨택(BC)들은 제1 방향(X) 및 제2 방향(Y)을 따라 서로 이격되도록 배치될 수 있다.
베리드 컨택(BC)은 복수의 비트 라인(BL)들 사이에 위치할 수 있다. 예를 들면, 인접한 두 개의 비트 라인(BL) 사이에 베리드 컨택(BC)이 제2 방향(Y)을 따라 서로 이격되도록 위치할 수 있다. 또한, 인접한 두 개의 워드 라인(WL) 사이에 복수의 베리드 컨택(BC)이 제1 방향(X)을 따라 서로 이격되도록 위치할 수 있다. 다만, 복수의 베리드 컨택(BC)의 배치 형태는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
베리드 컨택(BC)의 적어도 일부는 활성 영역(AR)과 제3 방향(Z)으로 중첩할 수 있고, 다른 일부는 소자 분리층(112)과 제3 방향(Z)으로 중첩할 수 있다. 베리드 컨택(BC)은 활성 영역(AR)과 전기적으로 연결될 수 있다. 베리드 컨택(BC)은 활성 영역(AR)과 직접적으로 접할 수 있다. 베리드 컨택(BC)의 하부면 및 측면의 적어도 일부가 활성 영역(AR)에 의해 둘러싸여 있을 수 있다. 다만, 이에 한정되는 것은 아니며, 베리드 컨택(BC)과 활성 영역(AR) 사이에 다른 층이 더 위치할 수 있으며, 베리드 컨택(BC)이 다른 층을 통해 활성 영역(AR)과 연결될 수도 있다.
베리드 컨택(BC)의 양측면 위에는 스페이서 구조체(620)가 위치할 수 있다. 베리드 컨택(BC)과 비트 라인(BL) 사이에 스페이서 구조체(620)가 위치할 수 있다. 예를 들면, 베리드 컨택(BC)의 일측면은 제3 스페이서(626) 및 활성 영역(AR)과 접할 수 있고, 베리드 컨택(BC)의 타측면은 제3 스페이서(626) 및 제2 스페이서(624)와 접할 수 있다. 베리드 컨택(BC)의 하부면은 제1 스페이서(622)와 접할 수 있다. 다만, 이는 하나의 예시에 불과하며, 베리드 컨택(BC)과 스페이서 구조체(620)의 배치 관계 및 베리드 컨택(BC)과 활성 영역(AR)의 배치 관계는 다양하게 변경될 수 있다.
베리드 컨택(BC)의 상부면은 비트 라인(BL)의 상부면보다 낮은 레벨에 위치할 수 있다. 예를 들면, 베리드 컨택(BC)의 상부면은 비트 라인(BL)의 제3 비트 라인 도전층(155)의 상부면과 하부면 사이에 위치할 수 있다. 베리드 컨택(BC)의 하부면은 다이렉트 컨택(DC)의 하부면보다 높은 레벨에 위치할 수 있다. 다만, 이에 한정되는 것은 아니며, 베리드 컨택(BC)과 비트 라인(BL)의 배치 관계 및 베리드 컨택(BC)과 다이렉트 컨택(DC)의 배치 관계는 다양하게 변경될 수 있다.
도 1 및 도 2에 도시된 바와 같이, 비트 라인(BL)들 사이 및 베리드 컨택(BC)들 사이에 펜스 패턴(FN)이 위치할 수 있다. 즉, 펜스 패턴(FN)은 제1 방향(X)으로 이격된 비트 라인(BL)들 사이에 위치하며, 펜스 패턴(FN)은 제2 방향(Y)으로 이격된 베리드 컨택(BC) 사이에 위치할 수 있다.
펜스 패턴(FN)은 워드 라인 캡핑층(134) 위에 위치할 수 있다. 펜스 패턴(FN)의 제2 방향(Y)에 따른 폭은 워드 라인 캡핑층(134)의 제2 방향(Y)에 따른 폭과 실질적으로 동일하거나, 워드 라인 캡핑층(134)의 제2 방향(Y)에 따른 폭보다 작을 수 있다. 다만, 펜스 패턴(FN)의 평면상 형상 및 펜스 패턴(FN)의 폭은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
펜스 패턴(FN)은 워드 라인 캡핑층(134)과 제3 방향(Z)을 따라 중첩하며, 베리드 컨택(BC) 사이에서 제3 방향(Z)을 따라 연장될 수 있다. 펜스 패턴(FN)의 측면은 베리드 컨택(BC) 및 후술될 랜딩 패드(LP)와 직접적으로 접할 수 있다.
워드 라인 캡핑층(134)은 상부면은 곡선을 포함할 수 있다. 워드 라인 캡핑층(134)의 상부면은 펜스 패턴(FN)에 의해 리세스 될 수 있다. 즉, 펜스 패턴(FN)의 하부면과 직접적으로 접하는 워드 라인 캡핑층(134)의 상부면은 펜스 패턴(FN)의 하부면을 따라 리세스될 수 있다. 다시 말해, 펜스 패턴(FN)의 하부면과 직접적으로 접하는 워드 라인 캡핑층(134)의 상부면은 하부면을 향해 오목하게 패여있는 형상을 가질 수 있다.
이에 따라, 펜스 패턴(FN)의 하부면은 활성 영역(AR)의 상부면 및 베리드 컨택(BC)의 하부면보다 낮은 레벨에 위치할 수 있다. 다만, 펜스 패턴(FN)의 바닥면의 형상은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
펜스 패턴(FN)은 절연 물질을 포함할 수 있다. 예를 들면, 펜스 패턴(FN)은 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물, 실리콘 탄산화물, 실리콘 탄화질화물, 실리콘 탄산질화물 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 다만, 펜스 패턴(FN)의 배치, 형상, 및 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
도 3 및 도 4에 도시된 바와 같이, 베리드 컨택(BC)은 상부면으로부터 기판(100)을 향해 리세스된 베리드 컨택 트렌치(BC_T)를 포함할 수 있다.
베리드 컨택 트렌치(BC_T)는 베리드 컨택(BC)의 대략 중심부에 위치할 수 있다. 베리드 컨택 트렌치(BC_T)의 제1 방향(X)에 따른 폭은 기판(100)에 가까워질수록 좁아질 수 있다.
베리드 컨택 트렌치(BC_T)의 내측면과 바닥면의 적어도 일부는 곡선을 포함할 수 있다. 즉, 베리드 컨택 트렌치(BC_T)의 내측면과 바닥면은 곡선에 의해 연결될 수 있다. 다만, 베리드 컨택 트렌치(BC_T)의 위치와 형상은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
베리드 컨택 트렌치(BC_T)의 제3 방향(Z)에 따른 길이는 비트 라인(BL)의 제3 방향(Z)에 따른 길이와 상이할 수 있다. 여기서, 베리드 컨택 트렌치(BC_T)의 제3 방향(Z)에 따른 길이는 베리드 컨택(BC)의 상부면으로부터 베리드 컨택 트렌치(BC_T)의 바닥면까지의 깊이를 의미할 수 있다.
베리드 컨택 트렌치(BC_T)는 바닥면이 비트 라인(BL)의 제1 내지 제3 비트 라인 도전층들(151, 153, 155) 중 어느 하나와 실질적으로 동일한 레벨에 위치하도록 제3 방향(Z)을 따라 연장될 수 있다. 예를 들면, 베리드 컨택 트렌치(BC_T)의 바닥면은 비트 라인(BL)의 제1 비트 라인 도전층(151)과 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 베리드 컨택 트렌치(BC_T)의 바닥면은 제1 비트 라인 도전층(151)의 하부면(151S1)보다 높은 레벨에 위치하고, 상부면(151S2)보다 낮은 레벨에 위치할 수 있다. 다시 말해, 베리드 컨택 트렌치(BC_T)의 바닥면은 제1 비트 라인 도전층(151)의 하부면(151S1)과 상부면(151S2) 사이 레벨에 위치할 수 있다.
베리드 컨택(BC)은 도전성 물질을 포함할 수 있다. 예를 들면, 베리드 컨택(BC)은 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 한정되는 것은 아니며, 베리드 컨택(BC)이 포함하는 물질은 다양하게 변경될 수 있다.
일 실시예에 따른 반도체 장치(10)는 복수의 랜딩 패드(LP)를 포함할 수 있다. 복수의 랜딩 패드(LP)는 제1 방향(X) 및 제2 방향(Y)을 따라 서로 이격되도록 배치될 수 있다. 복수의 랜딩 패드(LP)가 제1 방향(X)을 따라 일렬로 배치될 수 있다. 복수의 랜딩 패드(LP)가 제2 방향(Y)을 따라 지그재그 형태로 배치될 수 있다. 예를 들면, 비트 라인(BL)을 기준으로 좌측 및 우측에 교대로 배치될 수 있다. 다만, 복수의 랜딩 패드(LP)의 배치 형태는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
랜딩 패드(LP)는 베리드 컨택(BC)과 전기적으로 연결될 수 있다. 랜딩 패드(LP)는 베리드 컨택(BC)과 직접적으로 접할 수 있다. 랜딩 패드(LP)는 베리드 컨택(BC)을 통해 활성 영역(AR)과 전기적으로 연결될 수 있다.
랜딩 패드(LP)는 베리드 컨택(BC) 위에 위치할 수 있다. 랜딩 패드(LP)는 펜스 패턴(FN)의 측면과 상부면을 덮을 수 있다. 랜딩 패드(LP)의 일부는 베리드 컨택 트렌치(BC_T) 내에 위치하며, 베리드 컨택(BC)의 상부면을 덮을 수 있다. 즉, 랜딩 패드(LP)의 일부는 베리드 컨택 트렌치(BC_T) 내에 위치하고, 나머지 일부는 베리드 컨택 트렌치(BC_T)의 양측에 위치하는 베리드 컨택(BC)의 상부면 위에 위치하며 베리드 컨택 트렌치(BC_T)와 베리드 컨택(BC)의 상부면을 덮을 수 있다.
랜딩 패드(LP)의 적어도 일부는 스페이서 구조체(620)와 제3 방향(Z)으로 중첩할 수 있으며, 비트 라인(BL)과 제3 방향(Z)으로 중첩할 수도 있다. 랜딩 패드(LP)의 상부면은 비트 라인 캡핑층(158)의 상부면보다 높은 레벨에 위치할 수 있다.
랜딩 패드(LP)의 양측면 위에 스페이서 구조체(620)가 위치할 수 있다. 랜딩 패드(LP)와 비트 라인(BL) 사이, 및 랜딩 패드(LP)와 비트 라인 캡핑층(158) 사이에 스페이서 구조체(620)가 위치할 수 있다.
구체적으로, 랜딩 패드(LP)는 실리 사이드층(171), 도전성 베리어층(173), 및 도전층(175)을 포함할 수 있다. 실리 사이드층(171), 도전성 베리어층(173), 및 도전층(175)은 순차 적층될 수 있다.
실리 사이드층(171)은 베리드 컨택(BC) 위에 위치할 수 있다. 실리 사이드층(171)은 펜스 패턴(FN)의 상부면보다 낮은 레벨에 위치할 수 있다. 실리 사이드층(171)의 일부는 베리드 컨택 트렌치(BC_T) 내에 위치하고, 나머지는 일부는 베리드 컨택(BC)의 상부면 위에 위치할 수 있다.
구체적으로, 도 4에 도시된 바와 같이, 실리 사이드층(171)은 베리드 컨택 트렌치(BC_T) 내에 위치하는 제1 부분(171a) 및 베리드 컨택(BC)의 상부면 위에 위치하는 제2 부분(171b)을 포함할 수 있다. 실리 사이드층(171)의 제1 부분(171a)과 제2 부분(171b)은 일체로 이루어질 수 있다. 다만, 이에 한정되는 것은 아니며, 몇몇 실시예에서, 실리 사이드층(171)의 제1 부분(171a)과 제2 부분(171b)은 별개의 구성으로 이루어질 수 있다.
실리 사이드층(171)의 제1 부분(171a)은 베리드 컨택 트렌치(BC_T)의 적어도 일부를 채울 수 있다. 즉, 실리 사이드층(171)의 제1 부분(171a)의 측면과 하부면은 베리드 컨택 트렌치(BC_T)의 내측면 및 바닥면 각각과 직접적으로 접할 수 있다. 다시 말해, 실리 사이드층(171)의 제1 부분(171a)의 측면과 하부면은 베리드 컨택(BC)에 의해 둘러싸여 있을 수 있다. 다만, 이에 한정되는 것은 아니며, 실리 사이드층(171)의 제1 부분(171a)과 베리드 컨택 트렌치(BC_T) 사이에 다른 층이 더 위치할 수 있다.
또한, 몇몇 실시예에서, 실리 사이드층(171)의 제1 부분(171a)은 베리드 컨택 트렌치(BC_T)의 일부를 채울 수 있다. 이에 따라, 실리 사이드층(171)의 제1 부분(171a)과 베리드 컨택 트렌치(BC_T) 사이에 빈 공간이 형성될 수 있다.
베리드 컨택 트렌치(BC_T) 내에 위치하는 실리 사이드층(171)의 제1 부분(171a)은 베리드 컨택 트렌치(BC_T)의 형상과 실질적으로 동일한 형상을 가질 수 있다. 즉, 실리 사이드층(171)의 제1 부분(171a)은 베리드 컨택(BC)의 상부면으로부터 기판(100)을 향해 제3 방향(Z)을 연장되며, 실리 사이드층(171)의 제1 부분(171a)의 측면과 하부면은 베리드 컨택 트렌치(BC_T)의 내측면 및 바닥면과 마찬가지로 곡선을 포함할 수 있다. 다만, 실리 사이드층(171)의 형상은 이에 한정되지 않으며, 베리드 컨택 트렌치(BC_T)의 형상에 따라 다양하게 변경될 수 있다.
실리 사이드층(171)의 제1 부분(171a)은 베리드 컨택(BC)의 상부면으로부터 기판(100)을 향해 제3 방향(Z)으로 연장됨에 따라, 베리드 컨택(BC)의 양측에 위치하는 비트 라인(BL)의 적어도 일부와 제1 방향(X)에서 중첩할 수 있다. 또한, 실리 사이드층(171)의 제1 부분(171a)은 다이렉트 컨택(DC)의 적어도 일부와 제1 방향(X)에서 중첩할 수 있다.
실리 사이드층(171)의 제1 부분(171a)의 제3 방향(Z)에 따른 길이는 비트 라인(BL)의 제3 방향(Z)에 따른 길이와 상이할 수 있다. 예를 들면, 실리 사이드층(171)의 제1 부분(171a)의 제3 방향(Z)에 따른 길이는 비트 라인(BL)의 제3 방향(Z)에 따른 길이보다 짧을 수 있다.
실리 사이드층(171)의 제1 부분(171a)의 끝단은 비트 라인(BL)의 제1 내지 제3 비트 라인 도전층들(151, 153, 155) 중 어느 하나와 실질적으로 동일한 레벨에 위치할 수 있다. 예를 들면, 실리 사이드층(171)의 제1 부분(171a)의 끝단은 비트 라인(BL)의 제1 비트 라인 도전층(151)과 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 실리 사이드층(171)의 제1 부분(171a)의 끝단은 제1 비트 라인 도전층(151)의 하부면(151S1)과 상부면(151S2)의 사이 레벨에 위치할 수 있다. 다만, 실리 사이드층(171)의 제1 부분(171a)의 끝단과 제1 비트 라인 도전층(151)의 배치 관계는 이에 한정되지 않으며, 다양하게 변경될 수 있다. 예를 들면, 실리 사이드층(171)의 제1 부분(171a)의 끝단은 제1 비트 라인 도전층(151)의 하부면(151S1) 또는 상부면(151S2)과 실질적으로 동일한 레벨에 위치할 수 있다.
또한, 실리 사이드층(171)의 제1 부분(171a)의 끝단은 다이렉트 컨택(DC)과 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 베리드 컨택 트렌치(BC_T)의 바닥면은 다이렉트 컨택(DC)의 상부면과 하부면 사이 레벨에 위치할 수 있다. 다만, 실리 사이드층(171)의 제1 부분(171a)의 제3 방향(Z)에 따른 길이와 비트 라인(BL)의 제3 방향(Z)에 따른 길이 관계, 실리 사이드층(171)의 제1 부분(171a)과 비트 라인(BL)의 배치 관계, 및 실리 사이드층(171)의 제1 부분(171a)과 다이렉트 컨택(DC)의 배치 관계는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
실리 사이드층(171)의 제2 부분(171b)은 실리 사이드층(171)의 제1 부분(171a) 위에 위치할 수 있다. 실리 사이드층(171)의 제2 부분(171b)은 베리드 컨택(BC)의 상부면 및 실리 사이드층(171)의 제1 부분(171a)을 덮을 수 있다. 즉, 실리 사이드층(171)의 제2 부분(171b)은 실리 사이드층(171)의 제1 부분(171a)의 양측에 위치하는 베리드 컨택(BC)의 상부면과 실리 사이드층(171)의 제1 부분(171a)을 덮을 수 있다.
실리 사이드층(171)의 제2 부분(171b)은 실리 사이드층(171)의 제2 부분(171b)은 제3 비트 라인 도전층(155)의 상부면과 하부면 사이 레벨에 위치할 수 있다. 즉, 실리 사이드층(171)의 제2 부분(171b)의 상부면은 제3 비트 라인 도전층(155)의 상부면보다 낮은 레벨에 위치할 수 있다. 실리 사이드층(171)의 제2 부분(171b)의 양측면은 스페이서 구조체(620)의 제3 스페이서(626)와 직접적으로 접할 수 있다.
실리 사이드층(171)은 코발트 실리사이드, 니켈 실리사이드, 망간 실리사이드 등과 같은 금속 실리사이드 물질을 포함할 수 있다. 다만, 실리 사이드층(171)이 포함하는 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다. 또한, 몇몇 실시예에서, 실리 사이드층(171)은 생략될 수 있다.
도전성 베리어층(173)은 실리 사이드층(171)과 도전층(175) 사이에 위치할 수 있다. 도전성 베리어층(173)은 실리 사이드층(171)의 상부면과, 펜스 패턴(FN)의 측면 및 상부면을 덮을 수 있다. 도전성 베리어층(173)의 하부면은 실리 사이드층(171)의 제2 부분(171b)의 상부면을 덮을 수 있다.
도전성 베리어층(173)의 양측면 위에는 스페이서 구조체(620)가 위치할 수 있다. 도전성 베리어층(173)은 제1 스페이서(622) 및 제3 스페이서(626)와 직접적으로 접하며, 제1 스페이서(622) 및 제3 스페이서(626)의 상부면을 덮을 수 있다.
도전성 베리어층(173)은 Ti, TiN, 또는 이들의 조합을 포함할 수 있다. 다만, 도전성 베리어층(173)의 형상 및 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
도전층(175)은 도전성 베리어층(173) 위에 위치할 수 있다. 도전층(175)의 하부면은 도전성 베리어층(173)과 직접적으로 접할 수 있다. 도전층(175)의 하부면 및 측면의 적어도 일부는 도전성 베리어층(173)에 의해 둘러싸여 있을 수 있다. 도전층(175)과 펜스 패턴(FN) 사이에 도전성 베리어층(173)이 위치할 수 있다. 도전층(175)과 실리 사이드층(171) 사이에 도전성 베리어층(173)이 위치할 수 있다. 도전층(175)과 스페이서 구조체(620) 사이에 도전성 베리어층(173)이 위치할 수 있다.
도전층(175)은 금속, 금속 질화물, 불순물이 도핑된 폴리 실리콘, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 도전층(175)은 텅스텐(W)을 포함할 수 있다. 다만, 도전층(175)의 형상 및 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
절연 패턴(660)은 복수의 랜딩 패드(LP)들 사이에 위치할 수 있다. 절연 패턴(660)은 복수의 랜딩 패드(LP)들 사이의 공간을 채우도록 형성될 수 있다. 복수의 랜딩 패드(LP)들은 절연 패턴(660)에 의해 서로 분리될 수 있다.
절연 패턴(660)은 펜스 패턴(FN) 위에 위치할 수 있다. 절연 패턴(660)은 펜스 패턴(FN)의 상부면으로부터 하부면을 향해 펜스 패턴(FN)을 리세스시킬 수 있다. 즉, 절연 패턴(660)에 의해 펜스 패턴(FN)의 일부는 상부면으로부터 하부면을 패여있는 형상을 가질 수 있다.
절연 패턴(660)은 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물, 또는 이들의 조합을 포함할 수 있다. 절연 패턴(660)은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들면, 절연 패턴(660)은 적층되어 있는 제1 물질층 및 제2 물질층을 포함할 수 있다.
여기서, 제1 물질층은 실리콘 산화물, 또는 SiOCH, SiOC과 같이 실리콘 산화물 보다 낮은 유전 상수를 가지는 저유전율(low-k) 물질을 포함할 수 있고, 제2 물질층은 실리콘 질화물 또는 실리콘 질산화물을 포함할 수 있다. 다만, 절연 패턴(660)의 형상 및 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
도 1 및 도 2에서는 도시하지 않았으나, 랜딩 패드(LP) 위에는 커패시터 구조체가 위치할 수 있다. 커패시터 구조체는 제1 커패시터 전극, 제2 커패시터 전극, 및 제1 커패시터 전극과 제2 커패시터 전극 사이에 위치하는 유전층을 포함할 수 있다. 제1 커패시터 전극이 랜딩 패드(LP)와 접할 수 있으며, 랜딩 패드(LP)와 전기적으로 연결될 수 있다. 커패시터 구조체는 랜딩 패드(LP) 및 베리드 컨택(BC)을 통해 활성 영역(AR)과 전기적으로 연결될 수 있다.
일 실시예에 따른 반도체 장치(10)는 복수의 커패시터 구조체를 포함할 수 있다. 각각의 랜딩 패드(LP) 위에는 제1 커패시터 전극이 위치할 수 있고, 복수의 제1 커패시터 전극들은 서로 분리되도록 위치할 수 있다. 복수의 커패시터 구조체의 제2 커패시터 전극에는 동일한 전압이 인가될 수 있으며, 일체로 이루어질 수 있다. 복수의 커패시터 구조체의 유전층은 일체로 이루어질 수 있다.
일 실시예 따른 반도체 장치(10)에 의하면, 비트 라인 구조체(BLS)들 사이에 베리드 컨택(BC)을 형성하는 공정 단계에서, 비트 라인 캡핑층(158)의 두께가 감소하는 것을 최소화하여 서로 인접한 랜딩 패드(LP)들이 연결되거나, 서로 인접한 랜딩 패드(LP)와 베리드 컨택(BC) 사이 및 서로 인접한 베리드 컨택
(BC)과 비트 라인(BL) 사이에 단락(short)이 발생하는 것을 방지할 수 있다.
또한, 베리드 컨택(BC)에 형성된 베리드 컨택 트렌치(BC_T) 내에 실리 사이드층(171)이 위치하여 실리 사이드층(171)이 베리드 컨택(BC)에 의해 둘러싸임에 따라, 실리 사이드층(171) 베리드 컨택(BC)의 상부면 위에만 위치하는 경우와 비교하여, 상대적으로 넓은 접촉 면적을 확보할 수 있다.
이하에서는, 도 5 내지 도 9를 참조하여, 다양한 실시예에 따른 반도체 장치에 대해 설명한다. 이하의 실시예에서, 이전에 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로 지칭하며, 중복 설명은 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 5 내지 도 9는 몇몇 실시예에 따른 반도체 장치를 나타낸 단면도들이다. 구체적으로, 도 5 내지 도 9 각각은 도 4의 R1 영역에 대응하는 R2 영역 내지 R6 영역 각각을 나타내고 있다.
도 5에 도시된 실시예에 따르면, 도 4에 도시된 실시예와 달리, 실리 사이드층(171)의 제2 부분(171b)의 형상이 다르다는 점에서 차이점이 있다.
구체적으로, 도 5에 도시된 바와 같이, 본 실시예에서는, 실리 사이드층(171)의 제2 부분(171b)은 실리 사이드 트렌치(171b_T)를 포함할 수 있다. 실리 사이드 트렌치(171b_T)의 적어도 일부는 실리 사이드층(171)의 제1 부분(171a)과 수직 방향인 제3 방향(Z)에서 중첩할 수 있다. 즉, 실리 사이드 트렌치(171b_T)는 베리드 컨택 트렌치(BC_T)와 수직 방향인 제3 방향(Z)에서 중첩할 수 있다. 실리 사이드 트렌치(171b_T)는 실리 사이드층(171)을 증착하는 공정 단계에서, 베리드 컨택 트렌치(BC_T) 내에 형성되는 실리 사이드층(171)과 베리드 컨택(BC)의 상부면 위에 형성되는 실리 사이드층(171)의 증착 환경 차이에 의해 실리 사이드층(171)의 상부면 일부가 베리드 컨택 트렌치(BC_T)를 향해 리세스될 수 있다.
실리 사이드 트렌치(171b_T)는 실리 사이드층(171)의 제2 부분(171b)의 상부면으로부터 하부면을 향해 리세스될 수 있다. 실리 사이드 트렌치(171b_T)의 제1 방향(X)에 따른 폭은 실리 사이드층(171)의 제1 부분(171a)에 가까워질수록 좁아질 수 있다. 도 5에서는 실리 사이드 트렌치(171b_T)의 내측면이 직선 형상을 포함하며, 단면상에서 역삼각형 형상을 갖는 것으로 도시하였으나, 실리 사이드 트렌치(171b_T)의 형상은 이에 한정되지 않는다. 예를 들면, 실리 사이드 트렌치(171b_T)의 내측면은 곡선을 포함하며, 실리 사이드층(171)의 제1 부분(171a)을 향해 오목하게 패인 형상을 가질 수 있다.
도 5에 도시된 바와 같이, 실리 사이드층(171)이 실리 사이드 트렌치(171b_T)를 포함하는 경우, 실리 사이드층(171) 위에 위치하는 도전성 베리어층(173)의 일부는 실리 사이드 트렌치(171b_T) 내에 위치할 수 있다. 이에 따라, 도전성 베리어층(173)의 일부는 실리 사이드층(171)의 제2 부분(171b)의 상부면과 하부면 사이 레벨에 위치할 수 있다.
도 6에 도시된 실시예에 따르면, 도 4에 도시된 실시예와 달리, 실리 사이드층(171)의 제1 부분(171a)의 형상이 다르다는 점에서 차이점이 있다.
구체적으로, 도 6에 도시된 바와 같이, 본 실시예에서는, 도 4에 도시된 실시예와 달리, 베리드 컨택 트렌치(BC_T)의 내측면과 바닥면의 적어도 일부는 직선을 포함할 수 있다. 즉, 도 4에 도시된 베리드 컨택 트렌치(BC_T)의 바닥면이 오목하게 패인 형상을 갖는 것과 달리, 본 실시예에 따른 베리드 컨택 트렌치(BC_T)은 제1 방향(X)과 제2 방향(Y)에 나란한 바닥면을 가질 수 있다.
본 실시예에서, 베리드 컨택 트렌치(BC_T)의 내측면은 바닥면에 대하여 경사를 가질 수 있다. 예를 들면, 베리드 컨택 트렌치(BC_T)의 제1 방향(X)에 따른 폭이 기판(100)에 가까워질수록 좁아짐에 따라, 베리드 컨택 트렌치(BC_T)의 내측면은 역테이퍼 경사를 가질 수 있다.
이에 따라, 베리드 컨택 트렌치(BC_T)의 단면상 형상은 역사다리꼴 형상을 가질 수 있다. 다만, 베리드 컨택 트렌치(BC_T)의 형상은 이에 한정되지 않으며, 다양하게 변경될 수 있다. 예를 들면, 베리드 컨택 트렌치(BC_T)의 내측면은 곡선을 포함하고, 바닥면은 직선을 포함할 수 있다. 다른 예로, 베리드 컨택 트렌치(BC_T)의 내측면은 직선을 포함하고, 바닥면은 곡선을 포함할 수 있다.
본 실시예에서, 베리드 컨택 트렌치(BC_T)의 형상이 도 4에 도시된 실시예에 도시된 베리드 컨택 트렌치(BC_T)의 형상과 상이해짐에 따라, 베리드 컨택 트렌치(BC_T) 내에 위치하는 실리 사이드층(171)의 제1 부분(171a)의 형상 또한 도 4에 도시된 실리 사이드층(171)의 제1 부분(171a)의 형상과 상이해질 수 있다.
도 6에 도시된 바와 같이, 본 실시예에 따른 실리 사이드층(171)의 제1 부분(171a)의 측면과 하부면은 베리드 컨택 트렌치(BC_T)의 내측면 및 바닥면과 마찬가지로 직선을 포함할 수 있다. 즉, 실리 사이드층(171)의 제1 부분(171a)의 양 측면은 베리드 컨택 트렌치(BC_T)의 내측면을 따라 연장되며 역테이퍼 경사를 가질 수 있고, 실리 사이드층(171)의 제1 부분(171a)은 베리드 컨택 트렌치(BC_T)의 바닥면을 따라 연장되며 제1 방향(X) 및 제2 방향(Y)에 나란한 하부면을 가질 수 있다. 즉, 실리 사이드층(171)의 제1 부분(171a)의 단면상 형상은 베리드 컨택 트렌치(BC_T)의 단면상 형상과 실질적으로 동일할 수 있다. 다시 말해, 실리 사이드층(171)의 제1 부분(171a)의 단면상 형상은 베리드 컨택 트렌치(BC_T)과 마찬가지로 역다사리꼴 형상을 가질 수 있다. 다만, 실리 사이드층(171)의 형상은 이에 한정되는 것은 아니며, 베리드 컨택 트렌치(BC_T)의 형상에 따라 다양하게 변경될 수 있다.
도 7 및 도 8에 도시된 실시예에 따르면, 도 4에 도시된 실시예와 달리, 실리 사이드층(171)의 제1 부분(171a)과 비트 라인(BL)의 배치 관계가 달라진다는 점에서 차이점이 있다. 즉, 베리드 컨택 트렌치(BC_T)의 제3 방향(Z)에 따른 길이가 달라짐에 따라, 베리드 컨택 트렌치(BC_T) 내에 위치하는 실리 사이드층(171)의 제1 부분(171a)과 비트 라인(BL)의 배치 관계가 달라질 수 있다.
도 7에 도시된 실시예에 따르면, 도 4에 도시된 실시예와 달리, 베리드 컨택(BC)의 양측에 위치하는 비트 라인(BL)의 일부와 제1 방향(X)에서 중첩할 수 있다. 즉, 실리 사이드층(171)의 제1 부분(171a)은 비트 라인(BL)의 제1 비트 라인 도전층(151)과 제1 방향(X)에서 비중첩하고, 제2 비트 라인 도전층(153) 및 제3 비트 라인 도전층(155)과 제1 방향(X)에서 중첩할 수 있다. 또한, 실리 사이드층(171)의 제1 부분(171a) 다이렉트 컨택(DC)과 제1 방향(X)에서 비중첩할 수 있다.
본 실시예에서, 실리 사이드층(171)의 제1 부분(171a)의 끝단은 제2 비트 라인 도전층(153)과 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 실리 사이드층(171)의 제1 부분(171a)의 끝단은 제2 비트 라인 도전층(153)의 하부면(153S1)과 상부면(153S2) 사이 레벨에 위치할 수 있다. 다만, 실리 사이드층(171)의 제1 부분(171a)의 끝단과 제2 비트 라인 도전층(153)의 배치 관계는 이에 한정되지 않으며, 다양하게 변경될 수 있다. 예를 들면, 실리 사이드층(171)의 제1 부분(171a)의 끝단은 제2 비트 라인 도전층(153)의 하부면(153S1) 또는 상부면(153S2)과 실질적으로 동일한 레벨에 위치할 수 있다.
도 8에 도시된 실시예에 따르면, 도 4에 도시된 실시예와 달리, 베리드 컨택(BC)의 양측에 위치하는 비트 라인(BL)의 일부와 제1 방향(X)에서 중첩할 수 있다. 즉, 실리 사이드층(171)의 제1 부분(171a)은 비트 라인(BL)의 제1 비트 라인 도전층(151) 및 제2 비트 라인 도전층(153)과 제1 방향(X)에서 비중첩하고, 제3 비트 라인 도전층(155)과 제1 방향(X)에서 중첩할 수 있다.
본 실시예에서, 실리 사이드층(171)의 제1 부분(171a)의 끝단은 제3 비트 라인 도전층(155)과 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 실리 사이드층(171)의 제1 부분(171a)의 끝단은 제3 비트 라인 도전층(155)의 하부면(155S1)과 상부면(155S2) 사이 레벨에 위치할 수 있다. 다만, 실리 사이드층(171)의 제1 부분(171a)의 끝단과 제3 비트 라인 도전층(155)의 배치 관계는 이에 한정되지 않으며, 다양하게 변경될 수 있다. 예를 들면, 실리 사이드층(171)의 제1 부분(171a)의 끝단은 제3 비트 라인 도전층(155)의 하부면(155S1) 또는 상부면(155S2)과 실질적으로 동일한 레벨에 위치할 수 있다.
도 9에 도시된 실시예에 따르면, 도 4에 도시된 실시예와 달리, 랜딩 패드(LP)의 구성 중 실리 사이드층(171)이 생략된다는 점에서 차이가 있다. 즉, 본 실시예에 따른 랜딩 패드(LP)는 순차 적층된 도전성 베리어층(173)과 도전층(175)으로 구성될 수 있다. 이에 따라, 랜딩 패드(LP)와 베리드 컨택(BC)의 배치 관계가 달라질 수 있다.
구체적으로, 도 9를 참조하면, 도전성 베리어층(173)은 베리드 컨택 트렌치(BC_T) 내에 위치하는 제1 부분(173a) 및 베리드 컨택(BC)의 상부면 위에 위치하며 도전층(175)의 하부면과 측면을 둘러싸는 제2 부분(171b)을 포함할 수 있다. 도전성 베리어층(173)의 제1 부분(173a)과 제2 부분(173b)은 일체로 이루어질 수 있다. 다만, 이에 한정되는 것은 아니며, 몇몇 실시예에서, 도전성 베리어층(173)의 제1 부분(173a)과 제2 부분(173b)은 별개의 공정에 의해 형성됨에 따라, 별개의 구성으로 이루어질 수 있다.
도전성 베리어층(173)의 제1 부분(173a)은 베리드 컨택 트렌치(BC_T)의 적어도 일부를 채울 수 있다. 즉, 도전성 베리어층(173)의 제1 부분(173a)의 측면과 하부면은 베리드 컨택 트렌치(BC_T)의 내측면 및 바닥면 각각과 직접적으로 접할 수 있다. 다시 말해, 도전성 베리어층(173)의 제1 부분(173a)의 측면과 하부면은 베리드 컨택(BC)에 의해 둘러싸여 있을 수 있다. 다만, 이에 한정되는 것은 아니며, 도전성 베리어층(173)의 제1 부분(173a)과 베리드 컨택 트렌치(BC_T) 사이에 다른 층이 더 위치할 수 있다.
또한, 몇몇 실시예에서, 실리 사이드층(171)의 제1 부분(171a)은 베리드 컨택 트렌치(BC_T)의 일부를 채울 수 있다. 이에 따라, 도전성 베리어층(173)의 제1 부분(173a)과 베리드 컨택 트렌치(BC_T) 사이에 빈 공간이 형성될 수 있다.
상술한 실리 사이드층(171)의 제1 부분(171a)의 형상, 실리 사이드층(171)의 제1 부분(171a)의 제3 방향(Z)에 따른 길이와 비트 라인(BL)의 제3 방향(Z)에 따른 길이 관계, 실리 사이드층(171)의 제1 부분(171a)과 비트 라인(BL)의 배치 관계, 및 실리 사이드층(171)의 제1 부분(171a)과 다이렉트 컨택(DC)의 배치 관계에 대한 내용은 도전성 베리어층(173)의 제1 부분(173a)의 형상, 도전성 베리어층(173)의 제1 부분(173a)의 제3 방향(Z)에 따른 길이와 비트 라인(BL)의 제3 방향(Z)에 따른 길이 관계, 도전성 베리어층(173)의 제1 부분(173a)과 비트 라인(BL) 배치 관계, 및 도전성 베리어층(173)의 제1 부분(173a)과 다이렉트 컨택(DC)의 배치 관계에도 실질적으로 동일하게 적용될 수 있으므로, 이에 대한 설명은 생략한다.
도전성 베리어층(173)의 제2 부분(173b)은 도전성 베리어층(173)의 제1 부분(173a) 위에 위치할 수 있다. 도전성 베리어층(173)의 제2 부분(173b)은 베리드 컨택(BC)의 상부면 및 도전성 베리어층(173)의 제1 부분(173a)을 덮을 수 있다. 도전성 베리어층(173)의 제2 부분(173b)은 도전층(175)의 하부면과 양측면 위에 컨포멀(conformal)하게 위치할 수 있다.
도전성 베리어층(173)의 제2 부분(173b)은 도전층(175)의 하부면을 덮는 수평부와 도전층(175)의 측면을 덮는 수직부를 포함할 수 있다.
도전성 베리어층(173)의 제2 부분(173b)의 수평부는 제3 비트 라인 도전층(155)의 상부면과 하부면 사이 레벨에 위치하며, 수평부의 양측면은 제3 스페이서(626)와 직접적으로 접할 수 있다.
몇몇 실시예에서, 도전성 베리어층(173)의 제2 부분(173b)의 수평부는 도 5에 도시된 실리 사이드층(171)의 제2 부분(171b)과 마찬가지로 트렌치(미도시)를 포함할 수 있다. 즉, 도전성 베리어층(173)의 제2 부분(173b)의 수평부는 도전성 베리어층(173)의 제1 부분(173a)과 수직 방향인 제3 방향(Z)에 중첩하며, 도전성 베리어층(173)의 제1 부분(173a)을 향해 리세스된 트렌치(미도시)를 포함할 수 있다.
도전성 베리어층(173)의 제2 부분(173b)의 수직부는 랜딩 패드(LP)의 도전층(175)과 제3 스페이서(626) 사이에 위치하며, 제3 방향(Z)으로 연장될 수 있다. 즉, 도전성 베리어층(173)의 제2 부분(173b)의 수직부는 랜딩 패드(LP)의 도전층(175) 및 제3 스페이서(626)와 직접적으로 접할 수 있다.
이하, 도 10 내지 도 25를 참조하여, 반도체 장치의 제조 방법에 대해 설명한다. 이하에서는, 이전에 설명한 동일한 구성에 대해서는 동일한 참조 부호로 지칭하며, 중복 설명은 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 10 내지 도 25는 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 10, 도 12, 도 14, 도 16, 도 19, 도 20, 도 22, 및 도 24는 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 각 제조 공정 단계에서 도 1의 A-A’선을 따라 절단한 단면도들이고, 도 11, 도 13, 도 15, 도 17, 도 18, 도 21, 도 23, 및 도 25는 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 각 제조 공정 단계에서 도 1의 B-B’선을 따라 절단한 단면도들이다.
이하에서는, 소자 분리층(112), 워드 라인 구조체(WLS), 다이렉트 컨택(DC), 및 비트 라인 구조체(BLS)를 형성하는 방법에 대한 설명은 간략화하고, 베리드 컨택(BC)을 형성하는 방법에 대해 중점적으로 설명한다.
먼저, 도 10 및 도 11을 참조하면, 기판(100)에 복수의 소자를 분리하기 위한 트렌치를 형성하고, 트렌치 내를 채우도록 소자 분리층(112)을 형성할 수 있다. 기판(100) 내에는 복수의 활성 영역(AR)들이 위치할 수 있으며, 복수의 활성 영역(AR)들은 소자 분리층(112)에 의해 서로 분리될 수 있다. 각각의 활성 영역(AR)의 양측에 소자 분리층(112)이 형성될 수 있다.
이어, 기판(100)에 워드 라인 트렌치(WLT)를 형성한 후, 워드 라인 트렌치(WLT) 내에 게이트 절연층(132), 제1 워드 라인 도전층(WL1), 제2 워드 라인 도전층(WL2), 및 워드 라인 캡핑층(134)을 순차적으로 적층하여 워드 라인 구조체(WLS)를 형성할 수 있다. 워드 라인 구조체(WLS)는 기판(100) 내에 매립된 형태를 가질 수 있다. 워드 라인 트렌치(WLT)의 일부는 활성 영역(AR) 위에 위치할 수 있고, 다른 일부는 소자 분리층(112) 위에 위치할 수 있다.
이어, 기판(100) 위에 제1 절연층(642), 제2 절연층(644), 제3 절연층(646), 및 제1 물질층(미도시)을 순차적으로 적층한 후, 이들을 패터닝하여 다이렉트 컨택 트렌치(DCT)를 형성할 수 있다.
제1 물질층은 도전성 물질을 포함할 수 있다. 예를 들면, 제1 물질층은 불순물이 도핑된 폴리 실리콘 또는 W, Mo, Au, Cu, Al, Ni, Co 등의 금속을 포함할 수 있다.
제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646)이 절연층(640)을 구성할 수 있다. 다만, 절연층(640)의 구조가 이에 한정되는 것은 아니며, 단일층으로 이루어질 수도 있고, 이중층으로 이루어질 수도 있으며, 4개 이상의 절연층으로 이루어질 수도 있다.
이어, 다이렉트 컨택 트렌치(DCT) 내에 제2 물질층(미도시)을 형성할 수 있다. 제2 물질층은 다이렉트 컨택 트렌치(DCT)의 내부를 채우도록 형성될 수 있다.
제2 물질층은 도전성 물질을 포함할 수 있다. 예를 들면, 제2 물질층은 불순물이 도핑된 폴리 실리콘 또는 W, Mo, Au, Cu, Al, Ni, Co 등의 금속을 포함할 수 있다. 제2 물질층은 제1 물질층과 동일한 물질을 포함할 수 있다.
이어, 제1 물질층과 제2 물질층 위에 제3 물질층(미도시), 제4 물질층(미도시), 및 제5 물질층(미도시)를 순차적으로 적층할 수 있다.
제3 물질층은 도전성 물질을 포함할 수 있다. 예를 들면, 제3 물질층은 Ti, Ta 등과 같은 금속 및/또는 TiN, TaN 등과 같은 금속 질화물을 포함할 수 있다. 제4 물질층은 도전성 물질을 포함할 수 있다. 예를 들면, 제4 물질층은 W, Mo, Au, Cu, Al, Ni, Co 등의 금속을 포함할 수 있다. 제5 물질층은 절연 물질을 포함할 수 있다. 예를 들면, 실리콘 질화물을 포함할 수 있다. 다만, 제3 물질층, 제4 물질층, 및 제5 물질층의 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
이어, 제5 물질층, 제4 물질층, 제3 물질층, 제2 물질층, 및 제1 물질층을 패터닝할 수 있다. 즉, 포토 및 식각 공정을 진행하여, 제5 물질층, 제4 물질층, 제3 물질층, 제2 물질층, 및 제1 물질층의 적어도 일부를 제거할 수 있다. 이러한 패터닝 공정을 통해 다이렉트 컨택(DC) 및 비트 라인 구조체(BLS)를 형성할 수 있다.
구체적으로, 제2 물질층을 패터닝하여 다이렉트 컨택(DC)을 형성할 수 있다. 다이렉트 컨택(DC)은 다이렉트 컨택 트렌치(DCT) 내에 위치할 수 있다. 다이렉트 컨택(DC)은 다이렉트 컨택 트렌치(DCT)의 대략 중심에 위치할 수 있다. 다이렉트 컨택(DC)은 활성 영역(AR) 위에 위치할 수 있고, 활성 영역(AR)과 연결될 수 있다.
제1 물질층, 제3 물질층, 제4 물질층, 및 제5 물질층을 패터닝하여 비트 라인 구조체(BLS)를 형성할 수 있다. 비트 라인 구조체(BLS)는 비트 라인(BL) 및 비트 라인 캡핑층(158)을 포함할 수 있다. 제5 물질층을 패터닝하여 비트 라인 캡핑층(158)을 형성할 수 있다.
비트 라인(BL)은 제1 비트 라인 도전층(151), 제2 비트 라인 도전층(153), 및 제3 비트 라인 도전층(155)을 포함할 수 있다.
제1 물질층을 패터닝하여 비트 라인(BL)의 제1 비트 라인 도전층(151)을 형성하고, 제3 물질층을 패터닝하여 비트 라인(BL)의 제2 비트 라인 도전층(153)을 형성하며, 제4 물질층을 패터닝하여 비트 라인(BL)의 제3 비트 라인 도전층(155)을 형성할 수 있다.
비트 라인(BL)의 제1 비트 라인 도전층(151) 위에 제2 비트 라인 도전층(153)이 위치할 수 있고, 제2 비트 라인 도전층(153) 위에 제3 비트 라인 도전층(155)이 위치할 수 있으며, 제3 비트 라인 도전층(155) 위에 비트 라인 캡핑층(158)이 위치할 수 있다.
또한, 다이렉트 컨택(DC)의 상부면 위에 비트 라인(BL)의 제2 비트 라인 도전층(153)이 위치할 수 있고, 다이렉트 컨택(DC)의 측면 위에 비트 라인(BL)의 제1 비트 라인 도전층(151)이 위치할 수 있다.
제2 물질층이 제거됨에 따라 제2 물질층 아래에 위치하였던 제2 절연층(644) 및 제3 절연층(646)이 외부로 노출되며, 식각될 수 있다. 제2 절연층(644) 아래에 위치하는 제1 절연층(642)은 제2 절연층(644)과 상이한 식각 선택비를 가지는 물질을 포함할 수 있다.
따라서, 제2 절연층(644)이 제거됨에 따라 제1 절연층(642)이 노출되더라도 제1 절연층(642)은 거의 식각되지 않을 수 있다. 다만, 제1 절연층(642)의 적어도 일부가 식각되어 두께가 얇아질 수 있다.
이어, 비트 라인 구조체(BLS) 위에 절연 물질을 이용하여 제1 스페이서(622)를 형성할 수 있다. 제1 스페이서(622)는 비트 라인 구조체(BLS) 위에 컨포멀하게 형성될 수 있다.
제1 스페이서(622)는 비트 라인 구조체(BLS) 및 다이렉트 컨택(DC)의 측면을 덮을 수 있다. 제1 스페이서(622)는 제2 절연층(644) 및 제3 절연층(646)의 측면을 덮을 수 있고, 제1 절연층(642)의 상부면을 덮을 수 있다. 제1 스페이서(622)는 다이렉트 컨택 트렌치(DCT)의 바닥면 및 측벽을 덮을 수 있다.
이어, 제1 스페이서(622) 위에 절연 물질을 이용하여 제2 스페이서(624)를 형성할 수 있다. 제2 스페이서(624)는 제1 스페이서(622) 위에 컨포멀하게 형성될 수 있다. 제2 스페이서(624)는 다이렉트 컨택 트렌치(DCT)을 채우도록 형성될 수 있다.
이어, 제2 스페이서(624)를 패터닝하여 다이렉트 컨택 트렌치(DCT) 내에 위치하는 제2 스페이서(624)의 부분을 남기고, 나머지 부분을 제거할 수 있다. 비트 라인 구조체(BLS)를 덮는 제2 스페이서(624)의 부분은 제거될 수 있다.
이어, 제1 스페이서(622) 및 제2 스페이서(624) 위에 절연 물질을 이용하여 제3 스페이서(626)를 형성할 수 있다. 제3 스페이서(626)는 제1 스페이서(622) 및 제2 스페이서(624) 위에 컨포멀하게 형성될 수 있다.
제1 스페이서(622), 제2 스페이서(624), 및 제3 스페이서(626)가 스페이서 구조체(620)를 구성할 수 있다.
이어, 식각 공정을 통해 활성 영역(AR)의 적어도 일부를 제거하여 트렌치(TRC)를 형성할 수 있다. 트렌치(TRC)를 형성하는 과정에서, 활성 영역(AR)의 주변에 위치하는 소자 분리층(112), 제1 스페이서(622), 제2 스페이서(624)의 적어도 일부가 함께 제거될 수 있다.
또한, 트렌치(TRC)를 형성하는 과정에서, 비트 라인 캡핑층(158)의 적어도 일부, 비트 라인 캡핑층(158)의 주변에 위치하는 제1 스페이서(622) 및 제3 스페이서(626)의 적어도 일부가 함께 제거될 수 있다.
이어, 도 12 및 도 13을 참조하면, 활성 영역(AR), 소자 분리층(112), 및 워드 라인 구조체(WLS) 위에 도전성 물질층(170)을 형성할 수 있다. 도전성 물질층(170)은 활성 영역(AR), 소자 분리층(112), 및 워드 라인 구조체(WLS)을 전체적으로 덮을 수 있다.
비트 라인 구조체(BLS) 위에 도전성 물질층(170)을 형성할 수 있다. 도전성 물질층(170)은 비트 라인 구조체(BLS)의 프로 파일(profile)을 따라 형성될 수 있다. 즉, 도전성 물질층(170)은 비트 라인 구조체(BLS)의 측면 및 상부면의 형상을 따라 컨포멀하게 형성될 수 있다.
비트 라인 구조체(BLS) 위에 도전성 물질층(170)을 형성하는 과정에서, 도전성 물질층(170)은 활성 영역(AR), 소자 분리층(112), 제1 스페이서(622), 제2 스페이서(624)의 적어도 일부가 제거되어 형성된 트렌치(TRC)를 채울 수 있다.
비트 라인 구조체(BLS) 위에 도전성 물질층(170)을 형성하는 과정에서, 도전성 물질층(170)은 서로 인접한 비트 라인 구조체(BLS) 사이 영역 중 일부 영역에 갭 영역(GR)을 정의할 수 있다. 즉, 비트 라인 구조체(BLS)의 측면 위에 형성되는 도전성 물질층(170)은 비트 라인 구조체(BLS)의 측면을 따라 제3 방향(Z)으로 컨포멀하게 연장되며, 서로 인접한 비트 라인 구조체(BLS) 사이에서 제1 방향(X)으로 이격됨에 따라, 서로 인접한 비트 라인 구조체(BLS) 사이에 갭 영역(GR)을 형성할 수 있다.
비트 라인 구조체(BLS) 사이 영역 중 갭 영역(GR)이 형성되지 않은 나머지 영역은 도전성 물질층(170)으로 채워질 수 있다. 즉, 비트 라인 구조체(BLS)의 측면을 따라 연장되는 도전성 물질층(170)이 트렌치(TRC)를 채우는 도전성 물질층(170) 위에 적층됨에 따라 서로 인접한 비트 라인 구조체(BLS) 사이 영역 중 하부 영역은 도전성 물질층(170)으로 채워질 수 있다.
서로 인접한 비트 라인 구조체(BLS) 사이의 하부 영역을 채우는 도전성 물질층(170)의 상부면은 기판(100)을 향해 오목하게 패인 형상을 가질 수 있다. 즉, 트렌치(TRC)를 채우는 도전성 물질층(170)의 상부면은 기판(100)을 향해 리세스되며, 곡선을 포함할 수 있다. 다시 말해, 서로 인접한 비트 라인 구조체(BLS) 사이에 형성된 갭 영역(GR)의 끝단은 서로 인접한 비트 라인 구조체(BLS)의 하부 영역을 채우는 도전성 물질층(170)의 상부면을 따라 리세스될 수 있다. 다만, 서로 인접한 비트 라인 구조체(BLS)의 하부 영역을 채우는 도전성 물질층(170)의 상부면의 형상은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
이는, 비트 라인 구조체(BLS) 위에 도전성 물질층(170)을 형성하는 과정에서, 비트 라인 구조체(BLS)의 측면을 따라 연장되는 도전성 물질층(170)이 트렌치(TRC)를 채우는 도전성 물질층(170)의 상부면의 끝단에 연결되어 적층됨에 기인한 것일 수 있다.
도 13에서는 서로 인접한 비트 라인 구조체(BLS) 사이에서 도전성 물질층(170)에 의해 정의되는 갭 영역(GR)의 끝단이 비트 라인(BL)의 제1 비트 라인 도전층(151)과 실질적으로 동일한 레벨에 위치하는 것으로 도시하였으나, 갭 영역(GR)의 끝단의 위치는 이에 한정되지 않으며, 다양하게 변경될 수 있다. 예를 들면, 도전성 물질층(170)에 의해 정의되는 갭 영역(GR)의 끝단은 제2 비트 라인 도전층(153) 또는 제3 비트 라인 도전층(155)과 실질적으로 동일한 레벨에 위치할 수 있다.
이어, 도 14 및 도 15를 참조하면, 도전성 물질층(170) 위에 희생층(180)을 형성할 수 있다. 희생층(180)은 서로 인접한 비트 라인 구조체(BLS)들 사이에서 도전성 물질층(170)에 의해 정의되는 갭 영역(GR)을 채울 수 있다. 희생층(180)은 도전성 물질층(170)의 측면과 상부면을 덮을 수 있다.
희생층(180)은 도전성 물질층(170)과 상이한 물질을 포함할 수 있다. 즉, 희생층(180)은 도전성 물질층(170)에 대하여 식각 선택성 갖는 물질을 포함할 수 있다. 또한, 희생층(180)은 스페이서 구조체(620) 및 비트 라인 캡핑층(158)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들면, 희생층(180)은 탄소 계열의 물질을 포함할 수 있다. 다만, 희생층(180)이 포함하는 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
이어, 도 16 내지 도 18을 참조하면, 도전성 물질층(170)의 상부면이 노출되도록 1차적으로 희생층(180)에 대하여 평탄화 공정을 수행한 후, 비트 라인 캡핑층(158)이 노출되도록 2차적으로 도전성 물질층(170)에 대하여 평탄화 할 수 있다.
도전성 물질층(170)의 상부면이 노출되도록 1차적으로 평탄화 공정 단계 및 비트 라인 캡핑층(158)의 상부면이 노출되도록 2차적으로 평탄화 공정을 수행하는 단계는 예를 들면, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)로 수행될 수 있다. 다만, 평탄화 공정 방법은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
또한, 평탄화 공정을 수행하는 단계의 순서 및 방법은 이에 한정되지 않으며, 다양하게 변경될 수 있다. 예를 들면, 몇몇 실시예에서, 도전성 물질층(170)의 상부면이 노출되도록 1차적으로 희생층(180)에 대해 평탄화 공정을 수행하는 단계와 비트 라인 캡핑층(158)의 상부면이 노출되도록 2차적으로 도전성 물질층(170)에 대해 평탄화 공정을 수행하는 단계는 연속적으로 수행될 수 있다. 즉, 도전성 물질층(170) 위에 희생층(180)을 형성한 후, 비트 라인 캡핑층(158)의 상부면이 노출되도록 평탄화 공정을 수행할 수 있다.
구체적으로, 먼저, 도전성 물질층(170)이 노출되도록 희생층(180)에 대하여 1차적으로 평탄화 공정을 수행하는 단계에서, 희생층(180)의 일부가 제거될 수 있다. 1차적으로 평탄화 공정을 수행하는 단계에서 사용하는 연마제는 희생층(180)에 대하여 선택성을 갖는 물질일 수 있다. 또한, 1차적으로 평탄화 공정을 수행하는 단계에서, 비트 라인 구조체(BLS)의 상부면을 덮는 도전성 물질층(170)의 일부가 함께 제거될 수 있다.
이에 따라, 도전성 물질층(170)의 상부면과 희생층(180)의 상부면은 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 도전성 물질층(170)의 상부면과 희생층(180)의 상부면은 실질적으로 평탄해질 수 있다.
이어, 비트 라인 캡핑층(158)의 상부면이 노출되도록 도전성 물질층(170)에 대하여 2차적으로 평탄화 공정을 수행할 수 있다. 2차적으로 평탄화 공정을 수행하는 단계에서, 비트 라인 구조체(BLS)의 상부면을 덮는 도전성 물질층(170)의 일부가 제거될 수 있다. 2차적으로 평탄화 공정을 수행하는 단계에서 사용하는 연마제는 도전성 물질층(170)에 대하여 선택성을 갖는 물질일 수 있다. 또한, 2차적으로 평탄화 공정을 수행하는 단계에서, 도전성 물질층(170)이 제거됨에 따라 노출되는 비트 라인 캡핑층(158) 및 도전성 물질층(170) 사이에 위치하는 희생층(180)의 일부가 함께 제거될 수 있다.
이에 따라, 도전성 물질층(170)의 상부면, 희생층(180)의 상부면, 비트 라인 캡핑층(158)의 상부면은 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 도전성 물질층(170)의 상부면, 희생층(180)의 상부면, 비트 라인 캡핑층(158)의 상부면은 실질적으로 평탄해질 수 있다.
도전성 물질층(170)에 대하여 2차적으로 평탄화 공정을 수행하는 단계에서, 도전성 물질층(170) 사이에 희생층(180)이 형성됨에 따라, 도전성 물질층(170)과 함께 제거되는 비트 라인 캡핑층(158)의 두께가 최소화될 수 있다.
즉, 2차적으로 평탄화 공정을 수행하는 단계에서, 도전성 물질층(170) 사이에 희생층(180)을 형성하지 않고 평탄화 공정을 수행하는 경우, 평탄화 공정 단계를 수행하는 과정에서 노출되는 비트 라인 캡핑층(158)의 면적이 도전성 물질층(170)의 면적과 비교하여 현저하게 작을 수 있다.
이에 따라, 도전성 물질층(170)에 대하여 선택성을 갖는 연마제를 사용하여 화학적 폴리싱(chemical polishing) 및 물리적 폴리싱(mechanical polishing)을 수행하는 과정에서 비트 라인 캡핑층(158)이 과잉 연마(over-polishing)될 수 있으며, 이에 의해, 비트 라인 캡핑층(158)의 두께가 현저하게 감소될 수 있다.
이에 반해, 도전성 물질층(170)에 대하여 2차적으로 평탄화 공정을 수행하는 단계에서, 도전성 물질층(170) 사이에 희생층(180)을 형성한 후, 평탄화 공정을 수행하는 경우, 평탄화 공정 단계를 수행하는 과정에서 사용하는 연마제에 대하여 선택성을 갖지 않는 희생층(180)의 면적이 연마제에 대하여 선택성을 갖는 도전성 물질층(170)의 면적과 비교하여 상대적으로 클 수 있다.
이에 따라, 도전성 물질층(170)과 비교하여 상대적으로 작은 면적을 갖는 비트 라인 캡핑층(158)이 평탄화 공정 단계를 수행하는 과정에서 노출되더라도, 도전성 물질층(170)에 대하여 선택성을 갖는 연마제를 사용하여 화학적 폴리싱(chemical polishing) 및 물리적 폴리싱(mechanical polishing)을 수행하는 과정에서 희생층(180)에 의해 비트 라인 캡핑층(158)이 과잉 연마(over-polishing)되는 것을 억제할 수 있다.
즉, 도전성 물질층(170)에 대하여 상대적으로 작은 면적을 갖는 비트 라인 캡핑층(158)이 평탄화 공정 단계를 수행하는 과정에서 노출되더라도 평탄화 공정 단계를 수행하는 과정에서 사용하는 연마제에 대하여 선택성을 갖지 않는 희생층(180)이 비트 라인 캡핑층(158)과 함께 화학적 폴리싱(chemical polishing) 및 물리적 폴리싱(mechanical polishing)됨에 따라, 비트 라인 캡핑층(158)에 대해 과잉 연마(over-polishing)가 발생하는 것을 방지할 수 있다.
이에 따라, 희생층(180)에 의해 평탄화 공정 과정에서 제거되는 비트 라인 캡핑층(158)의 두께를 최소화할 수 있다.
이어, 도 19를 참조하면, 희생층(180)과 도전성 물질층(170)을 순차적으로 관통하여 워드 라인 캡핑층(134)의 상부면을 노출시키는 펜스 패턴 트렌치(FNT)를 형성할 수 있다.
도전성 물질층(170)과 희생층(180)은 펜스 패턴 트렌치(FNT)의 측면을 구성하고, 워드 라인 캡핑층(134)의 상부면은 펜스 패턴 트렌치(FNT)의 바닥면을 구성할 수 있다. 펜스 패턴 트렌치(FNT)에 도전성 물질층(170)은 서로 분리될 수 있다.
펜스 패턴 트렌치(FNT)를 형성하는 공정 단계에서 워드 라인 캡핑층(134) 위에 도전성 물질층(170)이 잔존하는 것을 방지하기 위해 워드 라인 캡핑층(134)을 과식각함에 따라, 워드 라인 캡핑층(134)은 상부면으로부터 하부면을 향해 리세스될 수 있다. 즉, 펜스 패턴 트렌치(FNT)에 의해 워드 라인 캡핑층(134)은 상부면으로부터 하부면을 향해 오목하게 패여있는 형상을 가질 수 있다.
이에 따라, 펜스 패턴 트렌치(FNT)의 바닥면을 구성하는 워드 라인 캡핑층(134)의 상부면은 곡선을 포함할 수 있다. 다만, 워드 라인 캡핑층(134)을 향해 리세스된 펜스 패턴 트렌치(FNT)의 바닥면의 형상은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
이어, 펜스 패턴 트렌치(FNT) 내에 절연 물질을 채워 펜스 패턴(FN)을 형성할 수 있다. 펜스 패턴(FN)의 측면은 도전성 물질층(170) 및 희생층(180)과 직접적으로 접하고, 펜스 패턴(FN)의 하부면은 워드 라인 캡핑층(134)과 직접적으로 접할 수 있다. 예를 들면, 절연 물질은 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물, 실리콘 탄산화물, 실리콘 탄화질화물, 실리콘 탄산질화물 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 다만, 절연 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
이어, 도 18 및 도 19와 함께 도 20 및 도 21을 더 참조하면, 희생층(180)을 제거할 수 있다. 상술한 바와 같이, 희생층(180)은 도전성 물질층(170)에 대하여 식각 선택성을 갖는 물질을 포함함에 따라, 선택적으로 식각 공정을 수행하여 희생층(180)을 제거할 수 있다.
이어, 도전성 물질층(170)의 일부를 제거하여 베리드 컨택(BC)을 형성할 수 있다. 예를 들면, 에치백(etch Back) 공정을 수행하여 도전성 물질층(170)의 일부를 소정의 높이만큼 제거하여 베리드 컨택(BC)을 형성할 수 있다.
구체적으로, 펜스 패턴(FN) 사이에 위치하는 도전성 물질층(170)의 일부를 에치백 공정을 통해 제거할 수 있다. 또한, 비트 라인 구조체(BLS)의 상부면 위에 위치하는 도전성 물질층(170) 및 비트 라인 구조체(BLS)의 측면 위에 위치하는 도전성 물질층(170)의 일부를 에치백 공정을 통해 제거할 수 있다.
이에 따라, 펜스 패턴(FN)의 상부면 및 측면과, 비트 라인 구조체(BLS)의 상부면 및 측면이 노출될 수 있으며, 서로 인접한 펜스 패턴(FN) 사이 및 서로 인접한 비트 라인 구조체(BLS) 사이에 베리드 컨택(BC)이 형성될 수 있다.
도전성 물질층(170)의 일부를 제거하는 공정 단계에서, 비트 라인 구조체(BLS) 사이에 형성된 베리드 컨택(BC)에 베리드 컨택 트렌치(BC_T)가 형성될 수 있다. 베리드 컨택 트렌치(BC_T)는 서로 인접한 비트 라인 구조체(BLS) 사이에서 갭 영역(도 15의 ‘GR’ 참조)을 정의하는 도전성 물질층(170)의 일부가 제거됨에 따라 형성된 것일 수 있다. 즉, 서로 인접한 비트 라인 구조체(BLS)의 측면 위에 위치하며 갭 영역(GR)을 정의하는 도전성 물질층(170)의 일부가 제거됨에 따라, 베리드 컨택 트렌치(BC_T)가 형성될 수 있다. 다시 말해, 도전성 물질층(170)의 일부를 제거하는 공정 단계에서, 갭 영역(도 15의 ‘GR’ 참조)의 제1 방향(X)에 따른 폭이 확장되고, 제3 방향(Z)에 따른 깊이는 깊어지며, 비트 라인 구조체(BLS)의 측면 위에 위치하는 도전성 물질층(170)의 일부가 제거되면서 베리드 컨택 트렌치(BC_T)가 형성될 수 있다.
베리드 컨택 트렌치(BC_T)의 끝단은 비트 라인(BL)의 제1 비트 라인 도전층(151)과 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 베리드 컨택 트렌치(BC_T)의 끝단은 제1 비트 라인 도전층(151)의 상부면과 하부면 사이 레벨에 위치할 수 있다. 다만, 이에 한정되는 것은 아니며, 몇몇 실시예에서, 도전성 물질층(170)의 일부를 제거하는 공정에 따라, 베리드 컨택 트렌치(BC_T)의 형상, 베리드 컨택 트렌치(BC_T)의 폭, 및 베리드 컨택 트렌치(BC_T)의 깊이가 다양하게 변경될 수 있다. 예를 들면, 베리드 컨택 트렌치(BC_T)의 끝단은 제2 비트 라인 도전층(153) 또는 제3 비트 라인 도전층(155) 중 어느 하나와 실질적으로 동일한 레벨에 위치할 수 있다.
이어, 도 22 및 도 23을 참조하면, 베리드 컨택(BC) 위에 실리 사이드층(171)을 형성할 수 있다.
구체적으로, 서로 인접한 펜스 패턴(FN) 사이에 위치하는 베리드 컨택(BC) 위에 형성되는 실리 사이드층(171)은 베리드 컨택(BC)의 상부면을 덮을 수 있다. 이에 따라, 실리 사이드층(171)은 서로 인접한 펜스 패턴(FN) 사이 공간의 일부를 채울 수 있다.
서로 인접한 베리드 컨택(BC) 위에 형성되는 실리 사이드층(171)은 베리드 컨택 트렌치(BC_T)를 채우며, 베리드 컨택(BC)의 상부면을 덮을 수 있다. 이에 따라, 베리드 컨택 트렌치(BC_T)를 채우는 실리 사이드층(171) 부분은 베리드 컨택 트렌치(BC_T)와 실질적으로 동일한 형상을 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 몇몇 실시예에서, 실리 사이드층(171)을 형성하는 공정 단계는 생략될 수 있다.
이어, 도 24 및 도 25를 참조하면, 실리 사이드층(171) 위에 도전성 베리어층(173)과 도전층(175)을 순차적으로 형성할 수 있다. 실리 사이드층(171), 도전성 베리어층(173), 및 도전층(175)은 랜딩 패드(LP)를 구성할 수 있다.
도전성 베리어층(173)은 실리 사이드층(171)의 상부면 및 펜스 패턴(FN)의 상부면과 측면을 덮도록 컨포멀하게 형성될 수 있다. 또한, 도전성 베리어층(173)은 실리 사이드층(171)의 상부면 및 비트 라인 구조체(BLS)의 상부면과 측면을 덮도록 컨포멀하게 형성될 수 있다.
도전층(175)은 서로 인접한 펜스 패턴(FN) 사이 및 서로 인접한 비트 라인 구조체(BLS) 사이에서 도전성 베리어층(173)이 형성되고 남은 영역을 채울 수 있다. 도전층(175)을 형성하는 공정 단계는, 도전층(175)을 형성한 후, 도전층(175)을 평탄화하는 평탄화 공정 단계를 포함할 수 있다.
이어, 랜딩 패드(LP) 사이를 분리시키는 절연 패턴(660)을 형성할 수 있다. 절연 패턴(660)을 형성하는 공정 단계는, 랜딩 패드(LP), 펜스 패턴(FN), 비트 라인 구조체(BLS), 및 비트 라인 캡핑층(158)의 일부를 패터닝하여 절연 패턴(660)을 형성하기 위한 절연 패턴 트렌치(미도시)를 형성하는 공정 단계 및 절연 패턴 트렌치 내에 절연 물질을 채우는 공정 단계를 포함할 수 있다. 절연 물질은 예를 들면, 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물, 또는 이들의 조합을 포함할 수 있다.
도시는 생략하였으나, 랜딩 패드(LP) 위에 커패시터 구조체를 더 형성할 수 있다. 커패시터 구조체는 랜딩 패드(LP) 및 베리드 컨택(BC)을 통해 활성 영역(AR)과 전기적으로 연결될 수 있다.
일 실시예 따른 반도체 장치의 제조 방법에 의하면, 비트 라인 구조체(BLS) 사이에 갭 영역(GR)을 정의하는 도전성 물질층(170)을 형성한 후, 도전성 물질층(170)에 대하여 식각 선택성을 갖는 물질을 포함하는 희생층(180)을 형성함에 따라, 베리드 컨택(BC)을 형성하기 위해 도전성 물질층(170)을 평탄화하는 공정 단계에서, 비트 라인 캡핑층(158)의 두께가 감소하는 것을 최소화할 수 있다.
이에 따라, 서로 인접한 랜딩 패드(LP)와 베리드 컨택(BC) 사이 및 서로 인접한 베리드 컨택(BC)과 비트 라인(BL) 사이에 단락(short)이 발생하는 것을 방지하여 신뢰성이 향상된 반도체 장치(10)가 제공될 수 있다.
또한, 서로 인접한 비트 라인 구조체(BLS) 사이에 베리드 컨택(BC)을 형성하는 공정 단계에서, 비트 라인 구조체(BLS) 사이에 갭 영역(GR)이 형성되도록 도전성 물질층(170)을 형성함에 따라, 도전성 물질층(170)을 형성하는 과정에서 도전성 물질층(170) 내에 보이드(void)가 발생하는 것을 방지할 수 있다.
이에 따라, 도전성 물질층(170) 내에 형성된 보이드(void)를 제거하기 위한 공정 단계가 생략되어, 반도체 장치의 생산성이 향상됨과 동시에 반도체 장치의 생산 비용을 절감할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 기판
112: 소자 분리층
151: 제1 비트 라인 도전층
153: 제2 비트 라인 도전층
155: 제3 비트 라인 도전층
158: 비트 라인 캡핑층
171: 실리 사이드층
180: 희생층
620: 스페이서 구조체
AR: 활성 영역
BL: 비트 라인
DC: 다이렉트 컨택
BLS: 비트 라인 구조체
BC: 베리드 컨택
BC_T: 베리드 컨택 트렌치
FN: 펜스 패턴
LP: 랜딩 패드
WL: 워드 라인
WLS: 워드 라인 구조체

Claims (10)

  1. 소자 분리층에 의해 정의되는 활성 영역을 포함하는 기판,
    상기 활성 영역과 교차하여 중첩하는 워드 라인,
    상기 워드 라인과 다른 방향으로 상기 활성 영역과 교차하는 복수의 비트 라인들,
    상기 복수의 비트 라인들 사이에 위치하며, 상기 활성 영역에 연결된 베리드 컨택,
    상기 활성 영역과 상기 복수의 비트 라인들 각각을 연결하는 다이렉트 컨택들, 및
    상기 베리드 컨택에 연결된 랜딩 패드를 포함하며,
    상기 베리드 컨택은 상기 베리드 컨택의 상부면으로부터 하부면을 향해 연장된 베리드 컨택 트렌치를 포함하고,
    상기 랜딩 패드의 일부는 상기 베리드 컨택 트렌치 내에 위치하며,
    상기 랜딩 패드의 나머지 일부는 상기 베리드 컨택 트렌치의 양측에 위치하는 상기 베리드 컨택의 상부면과 상기 베리드 컨택 트렌치를 덮는 반도체 장치.
  2. 제1 항에서,
    상기 랜딩 패드는
    순차 적층된 실리 사이드층, 도전성 베리어층, 및 도전층을 포함하며,
    상기 실리 사이드층의 일부는 상기 베리드 컨택 트렌치 내에 위치하는 반도체 장치.
  3. 제2 항에서,
    상기 복수의 비트 라인들 각각은 순차 적층된 제1 비트 라인 도전층, 제2 비트 라인 도전층, 및 제3 비트 라인 도전층을 포함하며,
    상기 베리드 컨택 트렌치 내에 위치하는 상기 실리 사이드층은 상기 제1 비트 라인 도전층, 상기 제2 비트 라인 도전층, 및 상기 제3 비트 라인 도전층 중 적어도 어느 하나와 중첩하는 반도체 장치.
  4. 제3 항에서,
    상기 베리드 컨택 트렌치 내에 위치하는 상기 실리 사이드층의 끝단은
    상기 제1 비트 라인 도전층의 상부면과 하부면 사이 레벨에 위치하는 반도체 장치.
  5. 제2 항에서,
    상기 실리 사이드층은
    상기 베리드 컨택 트렌치 내에 위치하는 제1 부분 및
    상기 제1 부분 위에 위치하며, 상기 제1 부분과 상기 베리드 컨택의 상부면을 덮는 제2 부분을 포함하는 반도체 장치.
  6. 제5 항에서,
    상기 실리 사이드층의 제1 부분은 상기 기판에 가까워질수록 폭이 감소하는 반도체 장치.
  7. 제6 항에서,
    상기 실리 사이드층의 제1 부분의 측면 및 하부면은 곡선을 포함하는 반도체 장치.
  8. 제6 항에서,
    상기 실리 사이드층의 제1 부분의 측면 및 하부면은 직선을 포함하는 반도체 장치.
  9. 제1 항에서,
    상기 랜딩 패드는
    순차 적층된 도전성 베리어층 및 도전층을 포함하며,
    상기 도전성 베리어층은
    상기 베리드 컨택 트렌치 내에 위치하는 제1 부분 및
    상기 제1 부분 위에 위치하며, 상기 제1 부분과 상기 베리드 컨택의 상부면을 덮는 제2 부분을 포함하는 반도체 장치.
  10. 기판 내에 소자 분리층을 형성하여 활성 영역을 정의하는 단계,
    상기 활성 영역과 서로 다른 방향으로 교차하는 복수의 워드 라인들 및 복수의 비트 라인들을 형성하는 단계,
    상기 복수의 비트 라인들 사이에 갭 영역을 정의하는 도전성 물질층을 형성하는 단계,
    상기 갭 영역을 충진하며 상기 도전성 물질층을 덮는 희생층을 형성하는 단계,
    상기 도전성 물질층과 상기 희생층을 평탄화하는 단계, 및
    상기 희생층을 제거한 후, 상기 도전성 물질층의 일부를 식각하여 상기 활성 영역과 연결된 베리드 컨택을 형성하는 단계를 포함하며,
    상기 희생층은 상기 도전성 물질층과 상이한 물질을 포함하는 반도체 장치의 제조 방법.
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