KR20230048482A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20230048482A KR1020230038813A KR20230038813A KR20230048482A KR 20230048482 A KR20230048482 A KR 20230048482A KR 1020230038813 A KR1020230038813 A KR 1020230038813A KR 20230038813 A KR20230038813 A KR 20230038813A KR 20230048482 A KR20230048482 A KR 20230048482A
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이명동
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Abstract

본 개시는 반도체 장치 및 그 제조 방법에 관한 것으로, 일 실시예에 따른 반도체 장치는 소자 분리층에 의해 정의되는 활성 영역을 포함하는 기판, 활성 영역과 교차하여 중첩하는 워드 라인, 워드 라인과 다른 방향으로 활성 영역과 교차하는 비트 라인, 및 활성 영역과 비트 라인 사이를 연결하는 다이렉트 콘택을 포함하며, 다이렉트 콘택은 비트 라인과 연결된 제1 다이렉트 콘택 및 활성 영역으로부터 연장되며, 제1 다이렉트 콘택과 연결된 제2 다이렉트 콘택을 포함하고, 제1 다이렉트 콘택과 제2 다이렉트 콘택은 상이한 물질을 포함하고, 제2 다이렉트 콘택은 활성 영역과 동일한 물질을 포함하며, 제2 다이렉트 콘택의 폭은 활성 영역의 폭보다 작다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 개시는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체는 도체와 부도체의 중간 영역에 속하는 물질로서, 소정의 조건 하에서 전기가 통하는 물질을 의미한다. 이러한 반도체 물질을 이용하여 다양한 반도체 소자를 제조할 수 있으며, 예를 들면 메모리 소자 등을 제조할 수 있다. 이러한 반도체 소자는 다양한 전자 장치에 사용될 수 있다.
전자 장치의 소형화 및 고집적화 추세에 따라 반도체 장치를 구성하는 패턴들을 미세하게 형성할 필요가 있다. 이러한 미세 패턴들의 폭이 점차적으로 줄어듦에 따라 공정 난이도가 높아지고, 반도체 소자의 불량률이 증가할 수 있다
실시예들은 신뢰성과 생산성이 향상된 반도체 장치 및 그 제조 방법을 제공하기 위한 것이다.
일 실시예에 따른 반도체 장치는 소자 분리층에 의해 정의되는 활성 영역을 포함하는 기판, 상기 활성 영역과 교차하여 중첩하는 워드 라인, 상기 워드 라인과 다른 방향으로 상기 활성 영역과 교차하는 비트 라인, 및 상기 활성 영역과 상기 비트 라인 사이를 연결하는 다이렉트 콘택을 포함하며, 상기 다이렉트 콘택은 상기 비트 라인과 연결된 제1 다이렉트 콘택 및 상기 활성 영역으로부터 연장되며, 상기 제1 다이렉트 콘택과 연결된 제2 다이렉트 콘택을 포함하고, 상기 제1 다이렉트 콘택과 상기 제2 다이렉트 콘택은 상이한 물질을 포함하고, 상기 제2 다이렉트 콘택은 상기 활성 영역과 동일한 물질을 포함하며, 상기 제2 다이렉트 콘택의 폭은 상기 활성 영역의 폭보다 작다.
상기 제1 다이렉트 콘택은 상기 제2 다이렉트 콘택과 접하고, 상기 제1 다이렉트 콘택의 폭과 상기 제2 다이렉트 콘택의 폭이 동일할 수 있다.
반도체 장치는 상기 비트 라인과 상기 소자 분리층 사이에 위치하는 절연층을 더 포함하고, 상기 절연층은 상기 제1 다이렉트 콘택의 상부면과 하부면 사이 레벨에 위치하고, 상기 절연층은 상기 제2 다이렉트 콘택의 상부면보다 높은 레벨에 위치할 수 있다.
상기 기판은 다이렉트 콘택 트렌치를 포함하고, 상기 다이렉트 콘택 트렌치는 상기 제1 다이렉트 콘택의 하부면과 접하는 제1 부분 및 상기 제2 다이렉트 콘택의 양 측에 위치하는 제2 부분을 포함하며, 상기 제1 부분은 상기 절연층보다 낮은 레벨에 위치하고, 상기 제2 부분은 상기 제2 다이렉트 콘택의 상부면보다 낮은 레벨에 위치할 수 있다.
상기 절연층은 상기 소자 분리층과 상기 활성 영역 위에 위치하는 제1 절연층 및 상기 제1 절연층 위에 위치하며, 상기 제1 절연층에 대해 식각 선택성을 갖는 제2 절연층을 포함하고, 상기 제1 절연층의 폭은 상기 제2 절연층의 폭보다 크고, 상기 제2 절연층의 폭은 상기 비트 라인의 폭보다 클 수 있다.
반도체 장치는 상기 활성 영역에 연결되어 있는 베리드 콘택을 더 포함하고, 상기 베리드 콘택의 하부면은 상기 제1 다이렉트 콘택의 하부면보다 낮은 레벨에 위치하고, 상기 베리드 콘택의 하부면은 상기 제2 다이렉트 콘택의 상부면과 상기 제2 다이렉트 콘택과 연결된 상기 활성 영역의 상부면 사이에 위치할 수 있다.
상기 제1 다이렉트 콘택은 불순물이 도핑된 폴리 실리콘을 포함하고, 상기 제2 다이렉트 콘택은 단결정 실리콘을 포함할 수 있다.
일 실시예에 따른 반도체 장치의 제조 방법은 기판 내에 소자 분리층을 형성하여 활성 영역을 정의하는 단계, 상기 기판 위에 절연층 및 제1 물질층을 순차적으로 적층한 후 패터닝하여, 다이렉트 콘택 트렌치를 형성하는 단계, 상기 다이렉트 콘택 트렌치 내에 제2 물질층을 형성하는 단계, 상기 제1 물질층 및 상기 제2 물질층 위에 제3 물질층, 제4 물질층, 및 제5 물질층을 순차적으로 적층하는 단계, 상기 제1 물질층, 상기 제2 물질층, 상기 제3 물질층, 상기 제4 물질층, 및 상기 제5 물질층 중 적어도 일부를 식각하여 패터닝함으로써, 상기 활성 영역에 연결되는 제1 다이렉트 콘택, 및 상기 제1 다이렉트 콘택에 연결되는 비트 라인 구조체를 형성하는 단계, 상기 다이렉트 콘택 트렌치 내의 소자 분리층의 일부를 식각하여, 상기 제1 다이렉트 콘택과 연결된 활성 영역의 측면을 노출시키는 단계, 상기 제1 다이렉트 콘택의 측면보다 돌출된 상기 활성 영역의 측면을 식각하여, 상기 활성 영역으로부터 연장된 제2 다이렉트 콘택을 형성하는 단계, 상기 제1 다이렉트 콘택, 제2 다이렉트 콘택, 및 상기 비트 라인 구조체의 측면을 덮는 스페이서를 형성하는 단계, 및 상기 활성 영역에 연결되는 베리드 콘택을 형성하는 단계를 포함한다.
반도체 장치의 제조 방법은 상기 다이렉트 콘택 트렌치 내의 소자 분리층의 일부를 식각하기 전에, 상기 비트 라인 구조체와 상기 제1 다이렉트 콘택의 측면을 덮는 페시베이션 스페이서를 형성하는 단계, 및 상기 다이렉트 콘택 트렌치 내의 소자 분리층의 일부를 식각한 이후에, 상기 페시베이션 스페이서를 제거하는 단계를 더 포함할 수 있다.
상기 페시베이션 스페이서를 제거하는 단계 이후에서, 상기 절연층은 상기 소자 분리층과 상기 활성 영역 위에 위치하는 제1 절연층 및 상기 제1 절연층 위에 위치하며, 상기 제2 절연층에 대해 식각 선택성을 갖는 제2 절연층을 포함하며, 상기 제2 절연층의 폭은 상기 비트 라인 구조체의 폭보다 크고, 상기 제2 절연층의 폭은 상기 제1 절연층의 폭보다 작을 수 있다.
실시예들에 따르면, 반도체 장치를 구성하는 미세한 패턴들을 안정적으로 형성하여, 반도체 장치에 포함된 구성들 사이에 발생할 수 있는 불량을 방지할 수 있다. 이에 따라, 전기적 특성 및 생산성이 향상된 반도체 장치를 제공할 수 있다.
도 1은 일 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 2는 도 1의 Ⅰ-Ⅰ'을 따라 절단한 단면도이다.
도 3은 도 1의 Ⅱ-Ⅱ'을 따라 절단한 단면도이다.
도 4a는 일 실시예에 따른 도 2의 P1 영역을 확대한 확대도이다.
도 4b는 다른 실시예에 따른 반도체 장치를 나타낸 단면도이다.
도 5 내지 도 15, 도 23, 및 도 25 내지 도 30은 일 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 나타낸 공정 단면도이다.
도 16은 도 15의 P3 영역을 확대한 확대도이다.
도 17 내지 도 19는 다른 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 나타낸 공정 단면도이다.
도 20은 도 19의 P4 영역을 확대한 확대도이다.
도 21은 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이다.
도 22는 도 21의 P5 영역을 확대한 확대도이다.
도 24는 도 23의 P6 영역을 확대한 확대도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
도 1은 일 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다. 도 2는 도 1의 Ⅰ-Ⅰ'을 따라 절단한 단면도이다. 도 3은 도 1의 Ⅱ-Ⅱ'을 따라 절단한 단면도이다. 도 4a는 일 실시예에 따른 도 2의 P1 영역을 확대한 확대도이다. 도 4b는 다른 실시예에 따른 반도체 장치를 나타낸 단면도이다. 도 4b는 도 2의 P1 영역에 대응하는 부분을 나타내고 있다.
먼저, 도 1 내지 도 4a를 참조하면, 일 실시예에 따른 반도체 장치는 활성 영역(AR), 활성 영역(AR)과 교차하여 중첩하는 워드 라인(WL), 워드 라인(WL)과 상이한 방향으로 활성 영역(AR)과 교차하여 중첩하는 비트 라인(BL), 및 활성 영역(AR)과 비트 라인(BL) 사이를 연결하는 다이렉트 콘택(DC)을 포함할 수 있다.
활성 영역(AR)은 기판(100) 내에 위치하는 소자 분리층(112)에 의해 정의될 수 있다. 기판(100) 내에는 복수의 활성 영역(AR)들이 위치할 수 있으며, 복수의 활성 영역(AR)들은 소자 분리층(112)에 의해 서로 분리될 수 있다. 각각의 활성 영역(AR)의 양측에는 소자 분리층(112)이 위치할 수 있다.
기판(100)은 반도체 물질을 포함할 수 있다. 예를 들어, 기판(100)은 IV족 반도체, III-V족 화합물 반도체, II-VI족 화합물 반도체 등을 포함할 수 있다. 또 다른 예로, 기판(100)은 단결정 실리콘(Si), Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다만, 기판(100)의 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
기판(100)은 제1 방향(X) 및 제2 방향(Y)에 나란한 상부면을 가질 수 있고, 제1 방향(X) 및 제2 방향(Y)에 수직한 제3 방향(Z)에 나란한 두께를 가질 수 있다.
활성 영역(AR)은 제1 방향(X) 및 제2 방향(Y)에 대해 비스듬한 제4 방향(DR4)을 따라 연장되는 바(bar) 형상을 가질 수 있다. 제4 방향(DR4)은 기판(100)의 상부면에 나란하고, 제1 방향(X) 및 제2 방향(Y)과 동일 평면 상에 위치할 수 있다. 제4 방향(DR4)은 제1 방향(X) 및 제2 방향(Y)과 각각 예각을 이룰 수 있다. 복수의 활성 영역(AR)들은 서로 나란한 방향으로 연장될 수 있다. 복수의 활성 영역(AR)들은 제4 방향(DR4) 및 제1 방향(X)을 따라 소정 간격 이격되도록 위치할 수 있다. 어느 하나의 활성 영역(AR)의 중심부는 다른 하나의 활성 영역(AR)의 단부와 제1 방향(X)으로 인접할 수 있다. 어느 하나의 활성 영역(AR)의 일측 단부는 다른 하나의 활성 영역(AR)의 타측 단부와 제1 방향(X)으로 인접할 수 있다. 다만, 활성 영역(AR)의 형상이나 배치 형태는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
기판(100)은 셀 어레이 영역 및 주변 회로 영역을 포함할 수 있다. 셀 어레이 영역은 복수의 메모리 셀들이 형성되는 영역으로서, 셀 어레이 영역에는 복수의 활성 영역(AR)들이 위치할 수 있다. 주변 회로 영역은 셀 어레이 영역을 둘러싸도록 위치할 수 있으며, 메모리 셀들을 구동하는 소자들이 위치할 수 있다. 도 1 내지 도 4에는 편의상 셀 어레이 영역에 대해 도시하였으며, 주변 회로 영역에 대한 도시는 생략하였다.
소자 분리층(112)은 우수한 소자 분리 특성을 가지는 STI(Shallow Trench Isolation) 구조를 가질 수 있다.
소자 분리층(112)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다. 다만, 소자 분리층(112)의 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다. 소자 분리층(112)은 단일층 또는 다중층으로 이루어질 수 있다. 소자 분리층(112)은 단일 물질로 이루어질 수도 있고, 2종류 이상의 절연 물질을 포함할 수도 있다.
워드 라인(WL)은 제1 방향(X)을 따라 연장될 수 있으며, 활성 영역(AR)과 교차할 수 있다. 워드 라인(WL)은 활성 영역(AR)과 중첩할 수 있으며, 게이트 전극의 역할을 수행할 수 있다. 하나의 워드 라인(WL)이 제1 방향(X)을 따라 인접한 복수의 활성 영역(AR)들과 중첩할 수 있다.
일 실시예에 따른 반도체 장치는 복수의 워드 라인(WL)을 포함할 수 있다. 복수의 워드 라인(WL)은 제1 방향(X)을 따라 나란하게 연장될 수 있으며, 제2 방향(Y)을 따라 일정한 간격으로 서로 이격될 수 있다.
복수의 활성 영역(AR)들 각각은 두 개의 워드 라인(WL)과 교차 중첩할 수 있다. 각각의 활성 영역(AR)은 두 개의 워드 라인(WL)에 의해 3개의 부분으로 구분될 수 있다. 여기서, 두 개의 워드 라인(WL) 사이에 위치하는 활성 영역(AR)의 중심부는 비트 라인(BL)과 연결되는 부분일 수 있고, 두 개의 워드 라인(WL)의 외측에 위치하는 활성 영역(AR)의 양측 단부는 커패시터(미도시)와 연결되는 부분일 수 있다. 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 활성 영역(AR)과 연결될 수 있다. 커패시터는 랜딩 패드(LP) 및 베리드 콘택(BC)을 통해 활성 영역(AR)과 연결될 수 있다.
기판(100)은 워드 라인 트렌치(WLT)를 포함할 수 있고, 워드 라인 트렌치(WLT) 내에 워드 라인 구조체(WLS)가 위치할 수 있다. 즉, 워드 라인 구조체(WLS)는 기판(100) 내에 매립된 형태를 가질 수 있다. 워드 라인 트렌치(WLT)의 일부는 활성 영역(AR) 위에 위치할 수 있고, 다른 일부는 소자 분리층(112) 위에 위치할 수 있다.
워드 라인 구조체(WLS)는 게이트 절연층(132), 게이트 절연층(132) 위에 위치하는 워드 라인(WL), 및 워드 라인(WL) 위에 위치하는 워드 라인 캡핑층(134)을 포함할 수 있다. 다만, 워드 라인 구조체(WLS)의 위치, 형상, 및 구조 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
게이트 절연층(132)은 워드 라인 트렌치(WLT) 내에 위치할 수 있다. 게이트 절연층(132)은 워드 라인 트렌치(WLT)의 내벽면 위에 컨포멀(conformal)하게 위치할 수 있다.
게이트 절연층(132)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물보다 높은 유전 상수를 가지는 고유전율(high-k) 물질, 또는 이들의 조합을 포함할 수 있다. 다만, 게이트 절연층(132)의 위치, 형상, 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
워드 라인(WL)은 게이트 절연층(132) 위에 위치할 수 있다. 워드 라인(WL)의 측면 및 하부면은 게이트 절연층(132)에 의해 둘러싸여 있을 수 있다. 워드 라인(WL)과 활성 영역(AR) 사이에는 게이트 절연층(132)이 위치할 수 있다.
따라서, 워드 라인(WL)은 활성 영역(AR)과 집적적으로 접하지 않을 수 있다. 워드 라인(WL)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 폴리 실리콘, 또는 이들의 조합을 포함할 수 있다. 다만, 워드 라인(WL)의 위치, 형상, 및 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
워드 라인 캡핑층(134)은 워드 라인(WL) 위에 위치할 수 있다. 워드 라인 캡핑층(134)은 워드 라인(WL)의 상부면을 전체적으로 덮을 수 있다. 워드 라인 캡핑층(134)의 하부면은 워드 라인(WL)과 접할 수 있다. 워드 라인 캡핑층(134)의 측면은 게이트 절연층(132)에 의해 덮여 있을 수 있다.
워드 라인 캡핑층(134)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 또는 이들의 조합을 포함할 수 있다. 다만, 워드 라인 캡핑층(134)의 위치, 형상, 및 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
다이렉트 콘택(DC)은 워드 라인(WL)들 사이에 위치할 수 있다. 즉, 다이렉트 콘택(DC)의 양측에 워드 라인(WL)이 위치할 수 있다. 다이렉트 콘택(DC)은 활성 영역(AR) 위에 위치하는 제1 다이렉트 콘택(DC1)과 제1 다이렉트 콘택(DC1)과 활성 영역(AR) 사이에 위치하는 제2 다이렉트 콘택(DC2)을 포함할 수 있다. 제2 다이렉트 콘택(DC2)은 제1 다이렉트 콘택(DC1)과 활성 영역(AR) 사이를 전기적으로 연결할 수 있다.
제1 다이렉트 콘택(DC1)은 활성 영역(AR)을 향해 연장되며, 게이트 절연층(132), 워드 라인 캡핑층(134), 및 제2 다이렉트 콘택(DC2)과 접할 수 있다. 워드 라인(WL)과 제1 다이렉트 콘택(DC1) 사이에 워드 라인 캡핑층(134)이 위치할 수 있다.
제2 다이렉트 콘택(DC2)은 활성 영역(AR)으로부터 제3 방향(Z)을 향해 연장되며, 워드 라인 구조체(WLS) 사이에 위치할 수 있다. 제2 다이렉트 콘택(DC2)과 워드 라인(WL) 사이에 게이트 절연층(132)이 위치할 수 있다. 제2 다이렉트 콘택(DC2)의 측면은 게이트 절연층(132)과 접하고, 제2 다이렉트 콘택(DC2)의 상부면은 제1 다이렉트 콘택(DC1)의 하부면과 접할 수 있다. 제2 다이렉트 콘택(DC2)의 면적은 제1 다이렉트 콘택(DC1)의 면적보다 작을 수 있다.
워드 라인(WL)과 제1 다이렉트 콘택(DC1)은 제3 방향(Z)으로 중첩하고, 제2 다이렉트 콘택(DC2)은 워드 라인(WL)과 제2 방향(Y)에서 중첩하며, 제2 방향(Y)을 따라 서로 인접한 워드 라인(WL) 사이에 위치할 수 있다.
워드 라인(WL)의 상부면은 제1 다이렉트 콘택(DC1)의 하부면 및 제2 다이렉트 콘택(DC2)의 상부면보다 낮은 레벨에 위치할 수 있다. 다만, 다이렉트 콘택(DC)의 구성, 배치, 및 워드 라인(WL)과 제1 다이렉트 콘택(DC1) 사이의 위치 관계, 및 워드 라인(WL)과 제2 다이렉트 콘택(DC2) 사이의 위치 관계는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
비트 라인(BL)은 제2 방향(Y)을 따라 연장될 수 있으며, 활성 영역(AR) 및 워드 라인(WL)과 교차하며, 중첩할 수 있다. 비트 라인(BL)은 워드 라인(WL)과 수직 교차할 수 있다. 비트 라인(BL)은 워드 라인(WL) 위에 위치할 수 있다.
하나의 비트 라인(BL)이 제2 방향(Y)을 따라 인접한 복수의 활성 영역(AR)들과 중첩할 수 있다. 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 활성 영역(AR)과 연결될 수 있다. 하나의 비트 라인(BL)은 제2 방향(Y)을 따라 인접한 복수의 활성 영역(AR)들과 연결될 수 있다. 복수의 활성 영역(AR)들 각각은 하나의 비트 라인(BL)과 연결될 수 있다. 활성 영역(AR)의 중심부가 비트 라인(BL)과 연결될 수 있다. 다만, 이는 하나의 예시에 불과하며, 비트 라인(BL)과 활성 영역(AR)의 연결 형태는 다양하게 변경될 수 있다.
일 실시예에 따른 반도체 장치는 복수의 비트 라인(BL)을 포함할 수 있다. 복수의 비트 라인(BL)은 제2 방향(Y)을 따라 나란하게 연장될 수 있으며, 제1 방향(X)을 따라 일정한 간격으로 서로 이격될 수 있다.
기판(100)은 다이렉트 콘택 트렌치(DCT)를 포함할 수 있다. 다이렉트 콘택 트렌치(DCT)의 깊이는 위치에 따라 상이할 수 있다. 다이렉트 콘택 트렌치(DCT)는 다이렉트 콘택 트렌치(DCT)의 대략 중심에 위치하는 제1 부분(DCTa) 및 제1 부분(DCTa)의 양측에 위치하는 제2 부분(DCTb)을 포함할 수 있다.
다이렉트 콘택 트렌치(DCT)의 제1 부분(DCTa)과 제2 부분(DCTb)의 깊이는 상이할 수 있다. 예를 들어, 다이렉트 콘택 트렌치(DCT)의 제1 부분(DCTa)의 바닥면은 제1 레벨(LV1)에 위치하고, 다이렉트 콘택 트렌치(DCT)의 제2 부분(DCTb)의 바닥면은 제1 레벨(LV1)보다 낮은 제2 레벨(LV2)에 위치할 수 있다. 여기서, 레벨은 기판(100)의 하부면으로부터 다이렉트 콘택 트렌치(DCT)의 각 부분의 바닥면까지의 제3 방향(Z)에 따른 길이 또는 높이를 의미할 수 있다. 이러한 다이렉트 콘택 트렌치(DCT)의 제1 부분(DCTa)과 제2 부분(DCTb)의 높이 차이는 다이렉트 콘택 트렌치(DCT)의 제1 부분(DCTa)과 제2 부분(DCTb)이 상이한 공정을 통해 식각될 수 있기 때문이다.
다이렉트 콘택(DC)은 다이렉트 콘택 트렌치(DCT)의 제1 부분(DCTa)에 위치하는 제1 다이렉트 콘택(DC1)과 다이렉트 콘택 트렌치(DCT)의 제2 부분(DCTb) 사이에 위치하는 제2 다이렉트 콘택(DC2)을 포함할 수 있다.
제1 다이렉트 콘택(DC1)과 제2 다이렉트 콘택(DC2)의 경계면은 다이렉트 콘택 트렌치(DCT)의 제1 부분(DCTa)의 바닥면과 실질적으로 동일한 제1 레벨(LV1)에 위치하고, 활성 영역(AR)의 상부면은 다이렉트 콘택 트렌치(DCT)의 제2부분(DCTb)의 바닥면과 실질적으로 동일한 제2 레벨(LV2)에 위치할 수 있다.
제1 다이렉트 콘택(DC1)과 제2 다이렉트 콘택(DC2)은 활성 영역(AR)과 제3 방향(Z)으로 중첩할 수 있다. 제1 다이렉트 콘택(DC1)과 제2 다이렉트 콘택(DC2)은 제3 방향(Z)을 따라 나란하게 정렬될 수 있다.
제1 다이렉트 콘택(DC1)은 비트 라인(BL)과 연결되고, 제2 다이렉트 콘택(DC2)은 활성 영역(AR)으로부터 제3 방향(Z)으로 연장되며, 활성 영역(AR)과 직접 연결될 수 있다. 즉, 제2 다이렉트 콘택(DC2)은 활성 영역(AR)으로부터 연장되며, 활성 영역(AR)과 일체로 이루어질 수 있다. 제2 다이렉트 콘택(DC2)은 제1 다이렉트 콘택(DC1)과 활성 영역(AR) 사이에 위치할 수 있다. 즉, 제2 다이렉트 콘택(DC2)은 제1 다이렉트 콘택(DC1)과 제2 다이렉트 콘택(DC2) 사이를 전기적으로 연결하며, 이에 따라, 비트 라인(BL)은 다이렉트 콘택(DC)에 의해 활성 영역(AR)과 전기적으로 연결될 수 있다.
제1 다이렉트 콘택(DC1)의 제3 방향(Z)에 따른 길이는 제2 다이렉트 콘택(DC2)의 제3 방향(Z)에 따른 길이보다 길 수 있다. 다만, 이에 한정되지 않으며, 제1 다이렉트 콘택(DC1)의 제3 방향(Z)에 따른 길이와 제2 다이렉트 콘택(DC2)의 제3 방향(Z)에 따른 길이는 다양하게 변경될 수 있다.
도 4a에 도시된 바와 같이, 제1 다이렉트 콘택(DC1)과 제2 다이렉트 콘택(DC2)은 제1 방향(X)에서 제1 폭(W1)을 가지며, 다이렉트 콘택(DC) 아래에 위치하며, 다이렉트 콘택(DC)과 제3 방향(Z)에서 중첩하는 활성 영역(AR)은 제1 방향(X)에서 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다.
제1 다이렉트 콘택(DC1)과 제2 다이렉트 콘택(DC2)은 제1 방향(X)에서 실질적으로 동일한 폭을 가질 수 있다. 즉, 제1 다이렉트 콘택(DC1)의 측면과 제2 다이렉트 콘택(DC2)의 측면은 동일한 경계를 따라 연장될 수 있다.
또한, 다이렉트 콘택(DC)과 제3 방향(Z)에서 중첩하는 활성 영역(AR)은 제1 다이렉트 콘택(DC1) 및 제2 다이렉트 콘택(DC2)보다 큰 폭을 가질 수 있다. 즉, 제1 다이렉트 콘택(DC1)의 측면과 제2 다이렉트 콘택(DC2)의 측면은 제1 다이렉트 콘택(DC1) 및 제2 다이렉트 콘택(DC2)과 제3 방향(Z)에서 중첩하는 활성 영역(AR)의 상부면 위에 위치할 수 있다. 다시 말해, 제1 다이렉트 콘택(DC1)의 측면과 제2 다이렉트 콘택(DC2)의 측면은 제1 다이렉트 콘택(DC1) 및 제2 다이렉트 콘택(DC2)과 제3 방향(Z)에서 중첩하는 활성 영역(AR)의 측면과 서로 다른 경계에 위치할 수 있다. 다만, 이에 한정되지 않으며, 제1 다이렉트 콘택(DC1)의 폭, 제2 다이렉트 콘택(DC2)의 폭, 및 다이렉트 콘택(DC)과 제3 방향(Z)에서 중첩하는 활성 영역(AR)의 폭은 다양하게 변경될 수 있다. 예를 들어, 제1 다이렉트 콘택(DC1)과 제2 다이렉트 콘택(DC2)은 제1 방향(X)에서 상이한 폭을 가질 수 있다.
제1 다이렉트 콘택(DC1)과 제2 다이렉트 콘택(DC2)은 상이한 물질을 포함할 수 있다.
제1 다이렉트 콘택(DC1)은 도전성 물질을 포함할 수 있다. 예를 들어, 다이렉트 콘택(DC)은 불순물이 도핑된 폴리 실리콘 또는 W, Mo, Au, Cu, Al, Ni, Co 등의 금속을 포함할 수 있다. 다만, 이에 한정되지 않으며, 제1 다이렉트 콘택(DC1)이 포함하는 물질은 다양하게 변경될 수 있다.
제2 다이렉트 콘택(DC2)은 제2 다이렉트 콘택(DC2)과 제3 방향(Z)에서 중첩하는 활성 영역(AR)과 동일한 물질을 포함할 수 있다. 예를 들어, 제2 다이렉트 콘택(DC2)은 단결정 실리콘(Si)을 포함할 수 있다. 다만, 제2 다이렉트 콘택(DC2)이 포함하는 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다. 예를 들어, 제2 다이렉트 콘택(DC2)과 제3 방향(Z)에서 중첩하는 활성 영역(AR)이 포함하는 물질이 변경되는 경우, 제2 다이렉트 콘택(DC2)이 포함하는 물질도 함께 변경될 수 있다.
이와 같이, 제2 다이렉트 콘택(DC2)이 활성 영역(AR)과 동일한 물질을 포함함에 따라, 제1 다이렉트 콘택(DC1)과 제2 다이렉트 콘택(DC2) 사이에 경계면을 포함하는 것과 달리, 제2 다이렉트 콘택(DC2)과 활성 영역(AR) 사이의 경계는 명확하지 않을 수 있다. 즉, 제2 다이렉트 콘택(DC2)과 활성 영역(AR)은 일체로 이루어짐에 따라, 제2 다이렉트 콘택(DC2)과 활성 영역(AR) 사이의 경계면이 명확하지 않을 수 있다.
비트 라인(BL)은 기판(100) 및 다이렉트 콘택(DC) 위에 위치할 수 있다. 비트 라인(BL)은 순차적으로 적층되어 있는 제1 도전층(151), 제2 도전층(153), 및 제3 도전층(155)을 포함할 수 있다. 제1 도전층(151), 제2 도전층(153), 및 제3 도전층(155)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 도전층(151)은 도핑된 폴리 실리콘 또는 W, Mo, Au, Cu, Al, Ni, Co 등의 금속을 포함할 수 있다. 제2 도전층(153)은 Ti, Ta 등과 같은 금속 및/또는 TiN, TaN 등과 같은 금속 질화물을 포함할 수 있다. 제3 도전층(155)은 W, Mo, Au, Cu, Al, Ni, Co 등의 금속을 포함할 수 있다. 다만, 비트 라인(BL)을 구성하는 도전층들의 구조 및 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
비트 라인(BL)은 제1 다이렉트 콘택(DC1)과 직접적으로 접할 수 있다. 도 3에 도시된 바와 같이, 비트 라인(BL)의 제1 도전층(151)이 다이렉트 콘택(DC)의 측면과 접할 수 있고, 비트 라인(BL)의 제2 도전층(153)이 다이렉트 콘택(DC)의 상부면과 접할 수 있다.
비트 라인(BL)을 구성하는 도전층들 중 제1 도전층(151)과 제1 다이렉트 콘택(DC1)은 동일한 물질을 포함하고, 제1 도전층(151)은 제2 다이렉트 콘택(DC2)과 상이한 물질을 포함할 수 있다. 예를 들어, 제1 도전층(151)과 다이렉트 콘택(DC)은 불순물이 도핑된 폴리 실리콘을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 도전층(151)과 다이렉트 콘택(DC)이 상이한 물질을 포함할 수도 있다.
비트 라인(BL) 위에는 비트 라인 캡핑층(158)이 위치할 수 있다. 비트 라인(BL)과 비트 라인 캡핑층(158)이 비트 라인 구조체(BLS)를 이룰 수 있다. 비트 라인 캡핑층(158)은 비트 라인(BL) 및 다이렉트 콘택(DC)과 제3 방향(Z)으로 중첩할 수 있다.
비트 라인(BL) 및 제1 다이렉트 콘택(DC)은 비트 라인 캡핑층(158)을 마스크로 이용하여 패터닝이 이루어질 수 있다. 비트 라인(BL)의 평면 형상은 비트 라인 캡핑층(158)과 실질적으로 동일할 수 있다. 비트 라인 캡핑층(158)은 비트 라인(BL)의 제3 도전층(155)과 접하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 비트 라인 캡핑층(158)과 비트 라인(BL)의 제3 도전층(155) 사이에는 다른 층이 더 위치할 수도 있다.
비트 라인 캡핑층(158)은 실리콘 질화물을 포함할 수 있다. 다만, 비트 라인 캡핑층(158)의 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
비트 라인 구조체(BLS) 양측에는 스페이서 구조체(620)가 위치할 수 있다. 스페이서 구조체(620)는 비트 라인 캡핑층(158), 비트 라인(BL), 및 다이렉트 콘택(DC)의 측면을 덮을 수 있다. 스페이서 구조체(620)는 비트 라인 구조체(BLS)의 측면을 따라 대략 제3 방향(Z)으로 연장될 수 있다. 스페이서 구조체(620)의 적어도 일부는 다이렉트 콘택 트렌치(DCT) 내에 위치할 수 있다. 다이렉트 콘택 트렌치(DCT)의 제2 부분(DCTb) 내에서 스페이서 구조체(620)는 다이렉트 콘택(DC)의 양측에 위치할 수 있다.
스페이서 구조체(620)는 여러 종류의 절연 물질들의 조합으로 이루어지는 다중층으로 이루어질 수 있다. 스페이서 구조체(620)는 제1 스페이서(622), 제2 스페이서(624), 제3 스페이서(626), 및 제4 스페이서(628)를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 스페이서 구조체(620)를 구성하는 층들의 개수 및 구조는 다양하게 변경될 수 있다. 스페이서 구조체(620)는 단일층으로 이루어질 수도 있다. 경우에 따라 스페이서 구조체(620)는 스페이서들 사이에 포위되어 에어 공간을 가지는 에어 스페이서 구조로 이루어질 수도 있다.
제1 스페이서(622)는 비트 라인 구조체(BLS), 다이렉트 콘택(DC)의 측면, 및 다이렉트 콘택(DC)과 제3 방향(Z)에서 중첩하는 활성 영역(AR)의 상부면을 덮을 수 있다. 다이렉트 콘택 트렌치(DCT) 내에서 제1 스페이서(622)는 다이렉트 콘택 트렌치(DCT)의 바닥면 및 측면을 덮도록 형성될 수 있다.
제2 스페이서(624)는 제1 스페이서(622) 위에 위치할 수 있다. 제2 스페이서(624)의 하부면 및 측면은 제1 스페이서(622)에 의해 둘러싸여 있을 수 있다. 제2 스페이서(624)는 다이렉트 콘택 트렌치(DCT)의 제2 부분(DCTb) 내에 위치할 수 있다. 제2 스페이서(624)는 다이렉트 콘택 트렌치(DCT)의 제2 부분(DCTb)를 채우도록 형성될 수 있다. 제2 스페이서(624)는 다이렉트 콘택 트렌치(DCT)의 제2 부분(DCTb) 내에서 다이렉트 콘택(DC)의 양측에 위치할 수 있다.
제3 스페이서(626)는 제1 스페이서(622) 및 제2 스페이서(624) 위에 위치할 수 있다. 제3 스페이서(626)는 제1 스페이서(622)와 제1 방향(X)을 따라 중첩할 수 있고, 제2 스페이서(624)와 제3 방향(Z)을 따라 중첩할 수 있다. 제3 스페이서(626)은 제1 스페이서(622)의 측면을 따라 대략 제3 방향(Z)으로 연장될 수 있다. 제3 스페이서(626)는 제1 스페이서(622)와 나란하게 연장될 수 있다. 제3 스페이서(626)의 하부면 및 측면은 제1 스페이서(622), 제2 스페이서(624), 및 제4 스페이서(628)에 의해 둘러싸여 있을 수 있다.
제4 스페이서(628)는 제2 스페이서(624) 및 제3 스페이서(626) 위에 위치할 수 있다. 제4 스페이서(628)는 제2 스페이서(624)와 제3 방향(Z)을 따라 중첩할 수 있고, 제3 스페이서(626)와 제1 방향(X)을 따라 중첩할 수 있다. 제4 스페이서(628)는 제3 스페이서(626)의 측면을 따라 대략 제3 방향(Z)으로 연장될 수 있다. 제4 스페이서(628)는 제1 스페이서(622) 및 제3 스페이서(626)와 나란하게 연장될 수 있다. 제4 스페이서(628)의 하부면 및 측면은 제2 스페이서(624) 및 제3 스페이서(626)에 의해 둘러싸여 있을 수 있다.
스페이서 구조체(620)는 절연 물질을 포함할 수 있다. 제1 스페이서(622), 제2 스페이서(624), 제3 스페이서(626), 및 제4 스페이서(628) 각각은 동일한 물질을 포함할 수 있다. 또는, 제1 스페이서(622), 제2 스페이서(624), 제3 스페이서(626), 및 제4 스페이서(628) 중 적어도 일부는 상이한 물질을 포함할 수 있다.
제1 스페이서(622), 제2 스페이서(624), 제3 스페이서(626), 및 제4 스페이서(628) 각각은 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물, 실리콘 탄산화물, 실리콘 탄화질화물, 실리콘 탄산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 스페이서(622) 및 제3 스페이서(626)는 실리콘 산화물을 포함할 수 있고, 제2 스페이서(624) 및 제4 스페이서(628)는 실리콘 질화물을 포함할 수 있다. 다만, 스페이서 구조체(620)의 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
비트 라인(BL) 아래에는 절연층(640)이 위치할 수 있다. 절연층(640)은 비트 라인(BL)과 소자 분리층(112) 사이에 위치할 수 있다. 비트 라인(BL)과 활성 영역(AR) 사이에는 다이렉트 콘택(DC)이 위치하며, 절연층(640)은 위치하지 않을 수 있다.
도 3에 도시된 바와 같이, 절연층(640)은 워드 라인 구조체(WLS) 위에 위치할 수 있다. 절연층(640)은 워드 라인 구조체(WLS)와 비트 라인(BL) 사이에 위치할 수 있다.
절연층(640)은 순차적으로 적층되어 있는 제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646)을 포함할 수 있다.
절연층(640)은 스페이서 구조체(620)에 의해 덮여 있을 수 있다. 예를 들어, 제2 절연층(644)의 상부면은 제1 스페이서(622) 및 제4 스페이서(628)에 의해 덮여 있을 수 있다. 제3 절연층(646)의 측면은 제1 스페이서(622)에 의해 덮여 있을 수 있다.
절연층(640)은 절연 물질을 포함할 수 있다. 제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646) 각각은 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연층(642)과 제3 절연층(646)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 제2 절연층(644)은 제1 절연층(642)과 제3 절연층(646)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 즉, 제2 절연층(644)은 제1 절연층(642) 및 제3 절연층(646)과 상이한 식각 선택비를 가지는 물질을 포함할 수 있다. 예를 들어, 제2 절연층(644)은 금속 산화물과 같이 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물보다 높은 유전 상수를 가지는 고유전율(high-k) 물질을 포함할 수 있다. 다만, 절연층(640)의 구조, 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
도 4a에 도시된 바와 같이, 제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646) 중 적어도 일부는 상이한 폭을 가질 수 있다. 예를 들어, 제1 절연층(642)과 제2 절연층(644)은 제1 방향(X)에서 제3 폭(W3)을 가질 수 있다. 즉, 제1 절연층(642) 및 제2 절연층(644)의 폭은 실질적으로 동일할 수 있다.
제3 절연층(646)은 제1 방향(X)에서 비트 라인(BL) 및 비트 라인 캡핑층(158)의 제1 방향(X)에서의 폭과 실질적으로 동일하며, 제3 폭(W3)보다 작은 제4 폭(W4)을 가질 수 있다. 즉, 제3 절연층(646)의 측면과 비트 라인(BL)의 측면은 동일한 경계를 따라 연장될 수 있다. 따라서, 제1 절연층(642)의 폭 및 제2 절연층(644)의 폭은 비트 라인(BL)의 폭보다 넓으므로, 제3 절연층(646)의 측면과 비트 라인(BL)의 측면은 제2 절연층(644)의 상부면 위에 위치할 수 있다.
또한, 비트 라인(BL)의 제1 방향(X)에서의 제4 폭(W4)은 상술한 제1 다이렉트 콘택(DC1) 및 제2 다이렉트 콘택(DC2)의 제1 방향(X)에서의 폭인 제1 폭(W1)과 실질적으로 동일하고, 다이렉트 콘택(DC)과 제3 방향(Z)에서 중첩하는 활성 영역(AR)의 제1 방향(X)에서의 폭인 제2 폭(W2)보다 작을 수 있다.
또 다른 예로, 도 4b에 도시된 바와 같이, 제1 절연층(642)과 제2 절연층(644)은 제1 방향(X)에서 동일한 제3 폭(W3)을 가지며, 비트 라인(BL)은 제1 방향(X)에서 제1 절연층(642)과 제2 절연층(644)의 폭인 제3 폭(W3)보다 작은 제4 폭(W4)을 갖고, 제3 절연층(646)은 제1 방향(X)에서 비트 라인(BL)의 폭인 제4 폭(W4)보다 크며, 제1 절연층(642) 및 제2 절연층(644)의 제3 폭(W3)보다 작은 제5 폭(W5)을 가질 수 있다. 이에 따라, 비트 라인(BL)의 측면은 제3 절연층(646)의 측면과 상이한 경계에 위치하며, 제3 절연층(646)의 상부면 위에 위치할 수 있다.
또한, 제3 절연층(646)의 제1 방향(X)에서의 폭인 제5 폭(W5)은 제1 다이렉트 콘택(DC1) 및 제2 다이렉트 콘택(DC2)의 제1 방향(X)에서의 폭인 제1 폭(W1)보다 클 수 있다. 다만, 비트 라인(BL)의 폭과 다이렉트 콘택(DC)의 폭, 비트 라인(BL)의 폭과 활성 영역(AR)의 폭, 및 절연층(640)의 폭과 다이렉트 콘택(DC)의 폭의 관계는 다양하게 변경될 수 있다.
이와 같이, 제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646) 중 적어도 일부는 상이한 폭을 갖는 것은 절연층(640)에 포함된 제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646) 중 적어도 일부가 서로 다른 식각 선택성을 갖는 물질을 포함함에 따라 식각 공정 단계에서 폭이 상이해지거나, 식각 공정 단계 전에 추가적인 공정을 수행함에 따라 상이해질 수 있다. 이에 대한 상세한 설명은 후술된다.
또한, 도 4a 및 도 4b에 도시된 바와 같이, 절연층(640)의 하부면은 다이렉트 콘택 트렌치(DCT)의 제1 부분(DCTa)의 바닥면이 위치하는 제1 레벨(LV1) 및 제2 부분(DCTb)의 바닥면이 위치하는 제2 레벨(LV2)보다 높은 제3 레벨(LV3)에 위치할 수 있다.
이에 따라, 제1 다이렉트 콘택(DC1)과 제2 다이렉트 콘택(DC2)의 경계면은 절연층(640)의 하부면보다 낮은 레벨에 위치할 수 있다. 즉, 제1 다이렉트 콘택(DC1)의 하부면과 제2 다이렉트 콘택(DC2)의 상부면은 절연층(640)의 하부면보다 낮은 레벨에 위치할 수 있다.
절연층(640)은 제1 다이렉트 콘택(DC1)의 상부면과 하부면 사이에 레벨에 위치하며, 제1 방향(X)에서 제1 다이렉트 콘택(DC1)과 중첩할 수 있다. 또한, 절연층(640)은 제2 다이렉트 콘택(DC2)의 상부면보다 높은 레벨에 위치하며, 제1 방향(X)에서 제2 다이렉트 콘택(DC2)과 비중첩할 수 있다. 다만, 이에 한정되는 것은 아니며, 절연층(640)의 위치, 절연층(640)과 제1 다이렉트 콘택(DC1)의 중첩 관계, 및 절연층(640)과 제2 다이렉트 콘택(DC2)의 중첩 관계는 다양하게 변경될 수 있다.
복수의 비트 라인(BL)들 사이에는 베리드 콘택(BC)이 위치할 수 있다. 일 실시예에 따른 반도체 장치는 복수의 베리드 콘택(BC)을 포함할 수 있다. 복수의 베리드 콘택(BC)은 제1 방향(X) 및 제2 방향(Y)을 따라 서로 이격되도록 배치될 수 있다. 예를 들어, 인접한 두 개의 비트 라인(BL)들 사이에 복수의 베리드 콘택(BC)이 제2 방향(Y)을 따라 서로 이격되도록 배치될 수 있다.
또한, 인접한 두 개의 워드 라인(WL)들 사이에 복수의 베리드 콘택(BC)이 제1 방향(X)을 따라 서로 이격되도록 배치될 수 있다. 다만, 복수의 베리드 콘택(BC)의 배치 형태는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
베리드 콘택(BC)의 적어도 일부는 활성 영역(AR)과 제3 방향(Z)으로 중첩할 수 있고, 다른 일부는 소자 분리층(112)과 제3 방향(Z)으로 중첩할 수 있다. 베리드 콘택(BC)은 활성 영역(AR)과 전기적으로 연결될 수 있다. 베리드 콘택(BC)은 활성 영역(AR)과 직접적으로 접할 수 있다. 베리드 콘택(BC)의 하부면 및 측면의 적어도 일부가 활성 영역(AR)에 의해 둘러싸여 있다. 다만, 이에 한정되는 것은 아니며, 베리드 콘택(BC)과 활성 영역(AR) 사이에 다른 층이 더 위치할 수 있으며, 베리드 콘택(BC)이 다른 층을 통해 활성 영역(AR)과 연결될 수도 있다.
베리드 콘택(BC)은 도전성 물질을 포함할 수 있다. 예를 들어, 베리드 콘택(BC)은 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 한정되는 것은 아니다.
베리드 콘택(BC)의 양측면 위에는 스페이서 구조체(620)가 위치할 수 있다. 베리드 콘택(BC)과 비트 라인(BL) 사이에 스페이서 구조체(620)가 위치할 수 있다. 예를 들어, 베리드 콘택(BC)의 일측면은 제4 스페이서(628), 제1 절연층(642), 제2 절연층(644), 및 활성 영역(AR)과 접할 수 있고, 베리드 콘택(BC)의 타측면은 제4 스페이서(628) 및 제2 스페이서(624)와 접할 수 있다. 베리드 콘택(BC)의 하부면은 제1 스페이서(622)와 접할 수 있다. 다만, 이는 하나의 예시에 불과하며, 베리드 콘택(BC)과 스페이서 구조체(620)의 위치 관계는 다양하게 변경될 수 있다.
베리드 콘택(BC)의 상부면은 비트 라인(BL)의 상부면보다 낮은 레벨에 위치할 수 있다. 또한, 도 4a 및 도 4b에 도시된 바와 같이, 베리드 콘택(BC)의 하부면은 제4 레벨(LV4)에 위치할 수 있다. 제4 레벨(LV4)은 제1 다이렉트 콘택(DC1)과 제2 다이렉트 콘택(DC2)의 경계면이 위치하는 제1 레벨(LV1)과 제2 다이렉트 콘택(DC2)과 연결된 활성 영역(AR)의 상부면이 위치하는 제2 레벨(LV2) 사이에 위치할 수 있다.
이에 따라, 베리드 콘택(BC)의 하부면은 제1 다이렉트 콘택(DC1)의 하부면 및 제2 다이렉트 콘택(DC2)의 상부면보다 낮은 레벨에 위치하고, 제2 다이렉트 콘택(DC)과 연결된 활성 영역(AR)의 상부면보다 높은 레벨에 위치할 수 있다. 즉, 베리드 콘택(BC)의 하부면이 위치하는 베리드 콘택(BC)의 끝단은 제1 방향(X)에서 제2 다이렉트 콘택(DC2)과 중첩할 수 있다. 다만, 이에 한정되는 것은 아니며, 베리드 콘택(BC)과 비트 라인(BL) 및 다이렉트 콘택(DC) 위치 관계는 다양하게 변경될 수 있다.
베리드 콘택(BC) 위에는 랜딩 패드(LP)가 위치할 수 있다.
일 실시예에 따른 반도체 장치는 복수의 랜딩 패드(LP)를 포함할 수 있다. 복수의 랜딩 패드(LP)는 제1 방향(X) 및 제2 방향(Y)을 따라 서로 이격되도록 배치될 수 있다. 복수의 랜딩 패드(LP)가 제1 방향(X)을 따라 일렬로 배치될 수 있다. 복수의 랜딩 패드(LP)가 제2 방향(Y)을 따라 지그재그 형태로 배치될 수 있다. 예를 들어, 비트 라인(BL)을 기준으로 좌측 및 우측에 교대로 배치될 수 있다. 다만, 복수의 랜딩 패드(LP)의 배치 형태는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
랜딩 패드(LP)는 베리드 콘택(BC)의 상부면을 덮을 수 있고, 베리드 콘택(BC)과 제3 방향(Z)으로 중첩할 수 있다. 랜딩 패드(LP)의 적어도 일부는 스페이서 구조체(620)와 제3 방향(Z)으로 중첩할 수 있으며, 비트 라인(BL)과 제3 방향(Z)으로 중첩할 수도 있다. 랜딩 패드(LP)의 상부면은 비트 라인 캡핑층(158)의 상부면보다 높은 레벨에 위치할 수 있다. 랜딩 패드(LP)의 양측면 위에는 스페이서 구조체(620)가 위치할 수 있다. 랜딩 패드(LP)와 비트 라인(BL) 사이, 및 랜딩 패드(LP)와 비트 라인 캡핑층(158) 사이에 스페이서 구조체(620)가 위치할 수 있다. 랜딩 패드(LP)는 베리드 콘택(BC)과 전기적으로 연결될 수 있다. 랜딩 패드(LP)는 베리드 콘택(BC)과 직접적으로 접할 수 있다. 랜딩 패드(LP)는 베리드 콘택(BC)을 통해 활성 영역(AR)과 전기적으로 연결될 수 있다.
랜딩 패드(LP)는 금속 실리사이드층(171), 도전성 베리어층(173), 및 도전층(175)을 포함할 수 있다. 금속 실리사이드층(171)은 베리드 콘택(BC) 위에 위치할 수 있고, 도전성 베리어층(173)은 금속 실리사이드층(171) 위에 위치할 수 있으며, 도전층(175)은 도전성 베리어층(173) 위에 위치할 수 있다.
금속 실리사이드층(171)은 베리드 콘택(BC)과 직접적으로 접할 수 있다. 금속 실리사이드층(171)은 베리드 콘택(BC)의 상부면을 전체적으로 덮을 수 있다. 베리드 콘택(BC)의 상부면은 오목한 형태로 이루어질 수 있으며, 금속 실리사이드층(171)은 베리드 콘택(BC)의 상부면을 따라 오목한 형상을 가질 수 있다. 금속 실리사이드층(171)의 양측면 위에는 스페이서 구조체(620)가 위치할 수 있다. 예를 들어, 금속 실리사이드층(171)은 제4 스페이서(628)와 접할 수 있다. 금속 실리사이드층(171)은 코발트 실리사이드, 니켈 실리사이드, 망간 실리사이드 등과 같은 금속 실리사이드 물질을 포함할 수 있다. 다만, 금속 실리사이드층(171)의 형상 및 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다. 경우에 따라 금속 실리사이드층(171)은 생략될 수도 있다.
도전성 베리어층(173)은 금속 실리사이드층(171)과 도전층(175) 사이에 위치할 수 있다. 도전성 베리어층(173)의 하부면은 금속 실리사이드층(171)과 접할 수 있다. 도전성 베리어층(173)의 양측면 위에는 스페이서 구조체(620)가 위치할 수 있다. 예를 들어, 도전성 베리어층(173)은 제4 스페이서(628), 제3 스페이서(626), 및 제1 스페이서(622)의 상부면을 덮을 수 있다. 도전성 베리어층(173)은 제4 스페이서(628), 제3 스페이서(626), 제1 스페이서(622)와 접할 수 있다. 도전성 베리어층(173)은 Ti, TiN, 또는 이들의 조합을 포함할 수 있다. 다만, 도전성 베리어층(173)의 형상 및 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
도전층(175)의 하부면은 도전성 베리어층(173)과 접할 수 있다. 도전층(175)의 하부면 및 측면의 적어도 일부는 도전성 베리어층(173)에 의해 둘러싸여 있을 수 있다. 도전층(175)과 금속 실리사이드층(171) 사이에 도전성 베리어층(173)이 위치할 수 있다. 도전층(175)과 스페이서 구조체(620) 사이에 도전성 베리어층(173)이 위치할 수 있다. 도전층(175)은 금속, 금속 질화물, 불순물이 도핑된 폴리 실리콘, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 도전층(175)은 W을 포함할 수 있다. 다만, 도전층(175)의 형상 및 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
복수의 랜딩 패드(LP)들 사이에는 절연 패턴(660)이 위치할 수 있다. 절연 패턴(660)은 복수의 랜딩 패드(LP)들 사이의 공간을 채우도록 형성될 수 있다. 복수의 랜딩 패드(LP)들은 절연 패턴(660)에 의해 서로 분리될 수 있다. 랜딩 패드(LP)는 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물, 또는 이들의 조합을 포함할 수 있다. 랜딩 패드(LP)는 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 랜딩 패드(LP)는 적층되어 있는 제1 물질층 및 제2 물질층을 포함할 수 있다. 이때, 제1 물질층은 실리콘 산화물, 또는 SiOCH, SiOC과 같이 낮은 유전 상수를 가지는 저유전율(low-k) 물질을 포함할 수 있고, 제2 물질층은 실리콘 질화물 또는 실리콘 질산화물을 포함할 수 있다. 다만, 랜딩 패드(LP)의 형상 및 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
도시는 생략하였으나, 랜딩 패드(LP) 위에는 커패시터 구조체가 위치할 수 있다. 커패시터 구조체는 제1 커패시터 전극, 제2 커패시터 전극, 및 제1 커패시터 전극과 제2 커패시터 전극 사이에 위치하는 유전층을 포함할 수 있다. 제1 커패시터 전극이 랜딩 패드(LP)와 접할 수 있으며, 랜딩 패드(LP)와 전기적으로 연결될 수 있다. 커패시터 구조체는 랜딩 패드(LP) 및 베리드 콘택(BC)을 통해 활성 영역(AR)과 전기적으로 연결될 수 있다. 일 실시예에 따른 반도체 장치는 복수의 커패시터 구조체를 포함할 수 있다. 각각의 랜딩 패드(LP) 위에는 제1 커패시터 전극이 위치할 수 있고, 복수의 제1 커패시터 전극들은 서로 분리되도록 위치할 수 있다. 복수의 커패시터 구조체의 제2 커패시터 전극에는 동일한 전압이 인가될 수 있으며, 일체로 이루어질 수 있다. 복수의 커패시터 구조체의 유전층은 일체로 이루어질 수 있다.
일 실시예에 따른 반도체 장치에 의하면, 기판(100)에 포함된 다이렉트 콘택 트렌치(DCT)의 제1 부분(DCTa)와 다이렉트 콘택 트렌치(DCT)의 제2 부분(DCTb)를 별개의 공정에 의해 형성함에 따라, 다이렉트 콘택 트렌치(DCT)의 제1 부분(DCTa)에 위치하는 제1 다이렉트 콘택(DC1)과 다이렉트 콘택 트렌치(DCT)의 제2 부분(DCTb) 사이에 위치하는 제2 다이렉트 콘택(DC2)은 별개로 형성될 수 있다.
이에 따라, 제1 다이렉트 콘택(DC1)과 제2 다이렉트 콘택(DC2) 각각을 형성하는 공정의 난이도는 제1 다이렉트 콘택(DC1)이 활성 영역(AR)과 직접적으로 접하도록 일체로 형성하는 공정의 난이도와 비교하여 낮아질 수 있다. 즉, 다이렉트 콘택 트렌치(DCT)의 제1 부분(DCTa)를 형성한 후, 다이렉트 콘택 트렌치(DCT)의 제2 부분(DCTb)를 별개의 공정에 의해 형성하므로, 다이렉트 콘택 트렌치(DCT)의 제1 부분(DCTa)와 다이렉트 콘택 트렌치(DCT)의 제2 부분(DCTb) 각각을 식각하는 공정 단계의 난이도가 낮아질 수 있다.
이에 따라, 제1 다이렉트 콘택(DC1)을 형성하는 공정 단계에서 제1 다이렉트 콘택(DC1)의 주변에 제1 다이렉트 콘택(DC1) 형성용 물질이 잔존하지 않도록 패터닝할 수 있으며, 제1 다이렉트 콘택(DC1)의 직경의 산포를 개선할 수 있다.
또한, 제1 다이렉트 콘택(DC1)을 형성한 후, 별도의 공정을 통해 다이렉트 콘택 트렌치(DCT)의 제1 부분(DCTa)보다 더 깊게 다이렉트 콘택 트렌치(DCT)의 제2 부분(DCTb)을 형성할 수 있다. 이에 따라, 다이렉트 콘택 트렌치(DCT)의 제1 부분(DCTa) 내에 제1 다이렉트 콘택(DC1) 형성용 물질이 잔존하더라도 이는 제2 다이렉트 콘택 트렌치(DCTb)를 형성하는 공정 단계에서 제거될 수 있다. 이로 인해, 제1 다이렉트 콘택(DC1) 형성용 물질의 잔여 패턴에 의해 제1 다이렉트 콘택(DC1)과 베리드 콘택(BC) 사이가 단락되는 불량을 방지할 수 있다. 따라서, 반도체 장치의 전기적 특성 및 생산성을 향상시킬 수 있다.
이하, 도 5 내지 도 30을 참조하여, 반도체 장치의 제조 방법에 대해 설명한다. 이하에서는, 이전에 설명한 동일한 구성에 대해서는 동일한 참조 부호로 지칭하며, 중복 설명은 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 5 내지 도 15, 도 23, 및 도 25 내지 도 30은 일 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 나타낸 공정 단면도이다. 도 16은 도 15의 P3 영역을 확대한 확대도이다. 도 17 내지 도 19는 다른 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 나타낸 공정 단면도이다. 도 20은 도 19의 P4 영역을 확대한 확대도이다. 도 21은 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이다. 도 22는 도 21의 P5 영역을 확대한 확대도이다. 도 24는 도 23의 P6 영역을 확대한 확대도이다.
먼저, 도 5 내지 도 7을 참조하면, 기판(100)에 복수의 소자를 분리하기 위한 트렌치를 형성하고, 트렌치 내를 채우도록 소자 분리층(112)을 형성할 수 있다. 소자 분리층(112)에 의해 복수의 활성 영역(AR)이 정의될 수 있다. 기판(100) 내에는 복수의 활성 영역(AR)들이 위치할 수 있으며, 복수의 활성 영역(AR)들은 소자 분리층(112)에 의해 서로 분리될 수 있다. 각각의 활성 영역(AR)의 양측에는 소자 분리층(112)이 위치할 수 있다.
이어, 기판(100) 위에 제1 절연층(642), 제2 절연층(644), 제3 절연층(646), 및 제1 물질층(150a)을 순차적으로 적층한 후 마스크 패턴(910)을 이용하여 이들을 패터닝함으로써, 다이렉트 콘택 트렌치(DCT)를 형성할 수 있다.
제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646)이 절연층(640)을 구성할 수 있다. 다만, 절연층(640)의 구조가 이에 한정되는 것은 아니며, 단일층으로 이루어질 수도 있고, 이중층으로 이루어질 수도 있으며, 4개 이상의 절연층으로 이루어질 수도 있다.
제1 절연층(642)과 제3 절연층(646)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 제2 절연층(644)은 제1 절연층(642)과 제3 절연층(646)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 즉, 제2 절연층(644)은 제1 절연층(642) 및 제3 절연층(646)과 상이한 식각 선택비를 가지는 물질을 포함할 수 있다. 예를 들어, 제2 절연층(644)은 금속 산화물과 같이 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물보다 높은 유전 상수를 가지는 고유전율(high-k) 물질을 포함할 수 있다. 다만, 절연층(640)의 구조, 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
제1 물질층(150a)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 물질층(150a)은 불순물이 도핑된 폴리 실리콘 또는 W, Mo, Au, Cu, Al, Ni, Co 등의 금속을 포함할 수 있다.
마스크 패턴(910)은 제1 물질층(150a)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다.
제1 물질층(150a), 제3 절연층(646), 제2 절연층(644), 및 제1 절연층(642)을 패터닝하여 활성 영역(AR)의 적어도 일부를 노출시키는 다이렉트 콘택 트렌치(DCT)를 형성할 수 있다. 예를 들어, 제1 물질층(150a) 위에 마스크층을 형성하고, 포토 및 식각 공정을 이용하여 마스크층을 패터닝함으로써, 마스크 패턴(910)을 형성할 수 있다. 이어, 마스크 패턴(910)을 이용하여 제1 물질층(150a), 제3 절연층(646), 제2 절연층(644), 및 제1 절연층(642)을 순차적으로 식각할 수 있다. 제1 절연층(642)이 식각되면, 기판(100)의 활성 영역(AR) 및 소자 분리층(112)의 상부면이 노출될 수 있다.
이어, 활성 영역(AR) 및 소자 분리층(112)을 식각하여 다이렉트 콘택 트렌치(DCT)를 형성할 수 있다. 이때, 다이렉트 콘택 트렌치(DCT)의 대략 중심부에 활성 영역(AR)이 위치할 수 있다.
활성 영역(AR) 및 소자 분리층(112)이 다이렉트 콘택 트렌치(DCT)의 바닥면을 구성할 수 있다. 소자 분리층(112), 절연층(640), 및 제1 물질층(150a)이 다이렉트 콘택 트렌치(DCT)의 측벽을 구성할 수 있다. 다이렉트 콘택 트렌치(DCT)는 바닥면으로 갈수록 점차적으로 폭이 좁아지는 형상을 가질 수 있다. 다이렉트 콘택 트렌치(DCT)의 바닥면은 절연층(640)의 하부면보다 낮은 레벨에 위치할 수 있다. 예를 들어, 다이렉트 콘택 트렌치(DCT)의 바닥면과 절연층(640)의 하부면 사이의 두께는 절연층(640)의 제3 방향(Z)에서의 두께보다 작을 수 있다. 다만, 다이렉트 콘택 트렌치(DCT)의 형성 방법, 형상, 및 바닥면의 위치 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
이어, 도 8 내지 도 10을 참조하면, 다이렉트 콘택 트렌치(DCT) 내에 제2 물질층(150b)을 형성할 수 있다. 제2 물질층(150b)의 하부면은 활성 영역(AR)과 접할 수 있다. 제2 물질층(150b)의 측면은 제1 물질층(150a)과 접할 수 있다. 제2 물질층(150b)의 상부면과 제1 물질층(150a)의 상부면은 평탄할 수 있다. 즉, 제2 물질층(150b)의 상부면과 제1 물질층(150a)의 상부면은 동일한 레벨에 위치할 수 있다.
먼저, 기판(100)에 다이렉트 콘택 트렌치(DCT)가 형성된 상태에서 도전성 물질을 증착하면, 제1 물질층(150a) 및 마스크층(910) 위에 제2 물질층(150b)이 형성될 수 있다. 이때, 제2 물질층(150b)이 다이렉트 콘택 트렌치(DCT)의 내부를 채우도록 형성할 수 있다. 이어, 제2 물질층(150b)의 상부면이 제1 물질층(150a)의 상부면과 동일한 레벨에 위치할 때까지 에치백(etch back) 공정을 진행하여, 마스크층(910)의 상부면과 측면을 노출시킬 수 있다.
이어, 마스크층(910)을 제거하면 제1 물질층(150a)과 제2 물질층(150b)의 상부면이 실질적으로 동일한 레벨에 위치하여, 제1 물질층(150a)과 제2 물질층(150b)의 상부면이 평탄화될 수 있다.
제2 물질층(150b)은 도전성 물질을 포함할 수 있다. 예를 들면, 제2 물질층(150b)은 불순물이 도핑된 폴리 실리콘 또는 W, Mo, Au, Cu, Al, Ni, Co 등의 금속을 포함할 수 있다. 제2 물질층(150b)은 제1 물질층(150a)과 동일한 물질로 이루어질 수 있다. 제1 물질층(150a)과 제2 물질층(150b) 사이의 경계가 명확하지 않을 수 있다.
이어, 도 11을 참조하면, 제1 물질층(150a) 및 제2 물질층(150b) 위에 제3 물질층(150c), 제4 물질층(150d), 및 제5 물질층(150e)를 순차적으로 적층할 수 있다. 제3 물질층(150c)의 하부면은 제1 물질층(150a) 및 제2 물질층(150b)과 접할 수 있다. 제3 물질층(150c)은 제1 물질층(150a)과 제4 물질층(150d) 사이에 위치할 수 있고, 제2 물질층(150b)과 제4 물질층(150d) 사이에 위치할 수 있다. 제3 물질층(150c)의 상부면은 제4 물질층(150d)과 접할 수 있다.
제3 물질층(150c)은 도전성 물질을 포함할 수 있다. 예를 들어, 제3 물질층(150c)은 Ti, Ta 등과 같은 금속 및/또는 TiN, TaN 등과 같은 금속 질화물을 포함할 수 있다. 제4 물질층(150d)은 도전성 물질을 포함할 수 있다. 예를 들어, 제4 물질층(150d)은 W, Mo, Au, Cu, Al, Ni, Co 등의 금속을 포함할 수 있다. 제5 물질층(150e)은 절연 물질을 포함할 수 있다. 예를 들어, 실리콘 질화물을 포함할 수 있다. 다만, 제3 물질층(150c), 제4 물질층(150d), 및 제5 물질층(150e)의 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
이어, 도 11과 함께 도 12를 참조하면, 제4 물질층(150d)과 제5 물질층(150e)을 패터닝하여, 제3 도전층(155) 및 비트 라인 캡핑층(158)을 형성할 수 있다.
도 12에는 도시하지 않았지만, 제5 물질층(150e) 위에 마스크층을 형성한 뒤, 마스크층을 패터닝하여 마스크 패턴을 형성할 수 있다. 이어, 마스크 패턴을 이용하여 제5 물질층(150e)과 제4 물질층(150d)을 순차적으로 식각하여 제3 도전층(155) 및 비트 라인 캡핑층(158)을 형성할 수 있다.
제5 물질층(150e)과 제4 물질층(150d)이 순차적으로 제거됨에 따라, 제4 물질층(150d) 아래 위치하였던 제3 물질층(150c)이 외부로 노출될 수 있다. 제3 물질층(150c)은 제4 물질층(150d) 및 제5 물질층(150e)에 대하여 상이한 식각 선택비를 가짐에 따라, 제4 물질층(150d) 및 제5 물질층(150e)을 식각하는 공정 단계에서 제3 물질층(150c)은 거의 식각되지 않을 수 있다. 즉, 제3 도전층(155) 및 비트 라인 캡핑층(158)과 중첩하는 제3 물질층(150c)은 식각되지 않으며, 제3 도전층(155) 및 비트 라인 캡핑층(158)과 비중첩하는 제3 물질층(150c)은 일부가 식각되어 두께가 얇아질 수 있다. 이에 따라, 제4 물질층(150d) 및 제5 물질층(150e)을 식각하는 공정 단계에서 외부로 노출되는 제3 물질층(150c)의 상부면은 굴곡을 포함할 수 있다.
이어, 도 12와 함께 도 13을 참조하면, 제3 물질층(150c)을 패터닝하여, 제2 도전층(153)을 형성할 수 있다. 제3 물질층(150c) 위에 형성된 제3 도전층(155) 및 비트 라인 캡핑층(158)을 마스크로 이용하고, 제3 물질층(150c)에 대하여 식각 선택성이 높은 식각 물질로 제3 물질층(150c)을 패터닝함에 따라, 제2 도전층(153)을 형성할 수 있다.
제3 물질층(150c)을 패터닝하는 공정 단계에서 제3 물질층(150c) 아래에 위치하는 제1 물질층(150a)의 일부와 제2 물질층(150b)의 일부가 함께 식각될 수 있다. 이에 따라, 제1 물질층(150a)과 제2 물질층(150b) 아래에 위치한 제3 절연층(646)의 상부면이 노출될 수 있다. 또한, 제2 물질층(150b)의 일부는 제3 절연층(646)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
이어, 도 13과 함께 도 14를 참조하면, 제1 물질층(150a) 및 제2 물질층(150b)을 패터닝하여, 제1 도전층(151)과 제1 다이렉트 콘택(DC1)을 형성할 수 있다. 제1 물질층(150a)과 제2 물질층(150b) 위에 형성된 제2 도전층(153), 제3 도전층(155) 및 비트 라인 캡핑층(158)을 마스크로 이용하고 제1 물질층(150a) 및 제2 물질층(150b)에 대하여 식각 선택성이 높은 식각 물질로 제1 물질층(150a) 및 제2 물질층(150b)을 패터닝함에 따라, 제1 도전층(151)과 제1 다이렉트 콘택(DC1)을 형성할 수 있다.
이에 따라, 다이렉트 콘택 트렌치(DCT) 내에 위치하며, 제2 도전층(153), 제3 도전층(155), 및 비트 라인 캡핑층(158)과 비중첩하는 제2 물질층(150b)이 제거될 수 있다. 이에 따라, 다이렉트 콘택 트렌치(DCT) 내에 위치하는 소자 분리층(112)과 활성 영역(AR)의 상부면의 일부가 노출되며, 활성 영역(AR) 위에 제1 다이렉트 콘택(DC1)이 형성될 수 있다.
이와 같이, 제1 물질층(150a), 제3 물질층(150c), 제4 물질층(150d), 및 제5 물질층(150e)을 패터닝하여 비트 라인 구조체(BLS)를 형성할 수 있다. 비트 라인 구조체(BLS)는 비트 라인(BL) 및 비트 라인 캡핑층(158)을 포함할 수 있다.
또한, 제1 도전층(151) 아래에 위치하는 제3 절연층(646)은 제1 물질층(150a) 및 제2 물질층(150b)에 대하여 식각 선택성을 갖는 물질을 포함함에 따라, 제1 물질층(150a) 및 제2 물질층(150b)을 패터닝하는 공정 단계에서 거의 식각되지 않을 수 있다. 다만, 제3 절연층(646)의 적어도 일부가 식각되어 두께가 얇아질 수 있다.
이어, 도 14와 함께 도 15 및 도 16을 참조하면, 다이렉트 콘택 트렌치(DCT) 내에 위치하는 소자 분리층(112)의 일부를 식각하여, 제1 다이렉트 콘택(DC1)에 연결된 활성 영역(AR)의 측면을 노출시킬 수 있다. 이에 따라, 제1 다이렉트 콘택(DC1)이 위치하는 다이렉트 콘택 트렌치(DCT)의 제1 부분(DCTa)과 제1 다이렉트 콘택(DC1)과 연결된 활성 영역(AR)의 양측에 위치하는 다이렉트 콘택 트렌치(DCT)의 제2 부분(DCTb)을 형성할 수 있다. 다이렉트 콘택 트렌치(DCT)의 제1 부분(DCTa)의 바닥면은 다이렉트 콘택 트렌치(DCT)의 제2 부분(DCTb)의 바닥면보다 높은 레벨에 위치할 수 있다.
다이렉트 콘택 트렌치(DCT)의 제1 부분(DCTa)의 바닥면은 제1 다이렉트 콘택(DC1)과 연결된 활성 영역(AR)의 상부면으로 구성되며, 다이렉트 콘택 트렌치(DCT)의 제2 부분(DCTb)의 바닥면은 소자 분리층(112)의 상부면으로 구성될 수 있다. 또한, 다이렉트 콘택 트렌치(DCT)의 제1 부분(DCTa)의 측벽은 제1 절연층(642), 제2 절연층(644), 및 소자 분리층(112)으로 구성되며, 다이렉트 콘택 트렌치(DCT)의 제2 부분(DCTb)의 측벽은 소자 분리층(112)으로 구성될 수 있다.
다이렉트 콘택 트렌치(DCT) 내에 위치하는 소자 분리층(112)의 일부를 식각하는 공정 단계에서 제3 절연층(646)의 일부도 함께 식각될 수 있다. 제3 절연층(646)은 소자 분리층(112)에 대하여 식각 선택성을 갖지 않으므로, 제3 절연층(646)은 소자 분리층(112)은 함께 식각되고, 제3 절연층(646) 아래에 위치하는 제2 절연층(644)의 상부면을 노출시킬 수 있다. 즉, 제3 절연층(646) 아래에 위치하는 제2 절연층(644)은 제3 절연층(646)에 대하여 식각 선택성을 갖는 물질을 포함함에 따라, 소자 분리층(112)의 일부를 식각하는 공정 단계에서 거의 식각되지 않을 수 있다. 다만, 제2 절연층(644)의 적어도 일부가 식각되어 두께가 얇아질 수 있다
도 16에 도시된 바와 같이, 제1 다이렉트 콘택(DC1)은 제1 방향(X)에서 제1 폭(W1)을 갖고, 제1 다이렉트 콘택(DC1)과 연결된 활성 영역(AR)은 제1 방향(X)에서 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다. 이에 따라, 제1 다이렉트 콘택(DC1)의 측면은 제1 다이렉트 콘택(DC1)과 연결된 활성 영역(AR)의 측면과 상이한 경계에 위치하며, 제1 다이렉트 콘택(DC1)의 측면은 제1 다이렉트 콘택(DC1)과 연결된 활성 영역(AR)의 상부면 위에 위치할 수 있다.
다이렉트 콘택 트렌치(DCT) 내에 위치하는 소자 분리층(112)의 일부를 식각하여, 제1 다이렉트 콘택(DC1)에 연결된 활성 영역(AR)의 측면을 노출시키는 공정은 이에 한정되지 않는다. 예를 들어, 도 17 내지 도 20에 도시된 바와 같이, 다이렉트 콘택 트렌치(DCT) 내에 위치하는 소자 분리층(112)의 일부를 식각하기 전 비트 라인 구조체(BLS) 및 제1 다이렉트 콘택(DC1)의 양 측면에 페시베이션 스페이서(920)를 형성한 후, 다이렉트 콘택 트렌치(DCT) 내에 위치하는 소자 분리층(112)의 일부를 식각하여, 제1 다이렉트 콘택(DC1)에 연결된 활성 영역(AR)의 측면을 노출시킬 수 있다. 이어, 페시베이션 스페이서(920)를 제거할 수 있다.
먼저, 도 17을 참조하면, 비트 라인 구조체(BLS) 및 제1 다이렉트 콘택(DC1)의 양 측면에 페시베이션 스페이서(920)를 형성할 수 있다. 페시베이션 스페이서(920)는 제3 절연층(646)과 다이렉트 콘택 트렌치(DCT) 내에 위치하는 활성 영역(AR)의 상부면과 접할 수 있다. 이와 같이, 비트 라인 구조체(BLS) 및 제1 다이렉트 콘택(DC1)의 양 측면에 페시베이션 스페이서(920)을 형성함에 따라, 다이렉트 콘택 트렌치(DCT) 내에 위치하는 소자 분리층(112)의 일부를 식각하는 공정 단계에서 비트 라인 구조체(BLS)와 제1 다이렉트 콘택(DC1)의 측면이 함께 식각되어 비트 라인 구조체(BLS) 및 제1 다이렉트 콘택(DC1)의 직경이 감소하는 것을 방지할 수 있다.
페시베이션 스페이서(920)는 제3 절연층(646) 및 소자 분리층(112)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 페시베이션 스페이서(920)는 실리콘 산화물보다 낮은 유전 상수를 가지는 저유전율(low-k) 물질을 포함할 수 있다. 예를 들어, 페시베이션 스페이서(920)는 SiOCN, SiOC 등을 포함할 수 있다. 다만, 페시베이션 스페이서(920)가 포함하는 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
이어, 도 18을 참조하면, 다이렉트 콘택 트렌치(DCT) 내에 위치하는 소자 분리층(112)의 일부를 식각하여, 제1 다이렉트 콘택(DC1)에 연결된 활성 영역(AR)의 측면을 노출시킬 수 있다. 이에 따라, 다이렉트 콘택 트렌치(DCT)의 제1 부분(DCTa)과 제2 부분(DCTb)을 형성할 수 있다. 또한, 페시베이션 스페이서(920)과 중첩하는 제3 절연층(646)은 식각되지 않고 잔존하며, 페시베이션 스페이서(920)과 비중첩하는 제3 절연층(646)은 다이렉트 콘택 트렌치(DCT) 내에 위치하는 소자 분리층(112)과 함께 식각되어, 제3 절연층(646) 아래에 위치하는 제2 절연층(644)을 노출시킬 수 있다.
이어, 도 19 및 도 20을 참조하면, 다이렉트 콘택 트렌치(DCT) 내에 위치하는 소자 분리층(112)의 일부를 식각하여, 제1 다이렉트 콘택(DC1)에 연결된 활성 영역(AR)의 측면을 노출시킨 후, 비트 라인 구조체(BLS) 및 제1 다이렉트 콘택(DC1)의 양 측면 위에 위치하는 페시베이션 스페이서(920)을 제거할 수 있다.
도 20을 참조하면, 제2 절연층(644)은 제1 방향(X)에서 제3 폭(W3)을 갖고, 비트 라인(BL)의 제1 도전층(151)은 제1 방향(X)에서 제3 폭(W3)보다 작은 제4 폭(W4)을 가지며, 제1 도전층(151)과 제2 절연층(644) 사이에 위치하는 제1 절연층(642)은 제3 폭(W3)보다 작고, 제4 폭(W4)보다 큰 제5 폭(W5)을 가질 수 있다. 또한, 제1 도전층(151)의 제3 폭(W3)은 제1 다이렉트 콘택(DC1)의 제1 방향(X)에서의 제1 폭(W1)과 실질적으로 동일하고, 제1 다이렉트 콘택(DC1)과 연결된 활성 영역(AR)의 제1 방향(X)에서의 제2 폭(W2)보다 작을 수 있다.
즉, 도 15에 도시된 실시예와 달리, 도 20에 도시된 실시예에 따르면, 비트 라인(BL)의 제1 도전층(151)은 제1 도전층(151) 아래에 위치하는 제3 절연층(646)보다 제1 방향(X)에서 더 큰 폭을 가질 수 있다. 이는, 제3 절연층(646)의 상부면 일부 위에 형성된 페시베이션 스페이서(920)의 제1 방향(X)에서의 폭만큼 제3 절연층(646)이 잔존하기 때문이다. 즉, 비트 라인(BL)의 제1 도전층(151)의 제4 폭(W4)과 제3 절연층(646)의 제5 폭(W5) 차이는 페시베이션 스페이서(920)의 제1 방향(X)에서의 폭과 실질적으로 동일할 수 있다. 다만, 제1 폭(W1) 내지 제5 폭(W5)은 이에 제한되지 않으며, 제1 폭(W1) 내지 제5 폭(W5) 및 제1 폭(W1) 내지 제5 폭(W5) 사이의 관계는 다양하게 변경될 수 있다.
도 21은 일 실시예에 따른 반도체 장치에 포함된 구성 중 상술한 활성 영역(AR), 워드 라인(WL), 비트 라인(BL), 및 제1 다이렉트 콘택(DC1)이 형성된 모습을 나타내는 평면도이다. 설명의 편의를 위해 일부 구성을 생략하고 도시하였다.
이어, 도 21 내지 도 23을 참조하면, 제2 다이렉트 콘택 트렌치(DCTb) 내에 위치하며, 비트 라인(BL)의 측면 및 제1 다이렉트 콘택(DC1)의 측면보다 제1 방향(X)으로 돌출된 활성 영역(AR)의 측면을 식각하여 활성 영역(AR)으로부터 연장된 제2 다이렉트 콘택(DC2)을 형성할 수 있다. 즉, 평면상 비트 라인(BL) 및 제1 다이렉트 콘택(DC1)과 비중첩하며, 비트 라인(BL)의 양 측에 위치하는 활성 영역(AR)의 일부를 식각하여, 활성 영역(AR)에 연결된 제2 다이렉트 콘택(DC2)을 형성하고, 다이렉트 콘택 트렌치(DCT)의 제2 부분(DCTb)의 바닥면과 동일 레벨에 위치하는 활성 영역(AR)의 상부면의 일부를 노출시킬 수 있다.
활성 영역(AR)에 대하여 높은 식각 선택성을 갖는 식각 물질을 이용하여 비트 라인(BL)의 측면 및 제1 다이렉트 콘택(DC1)의 측면보다 제1 방향(X)으로 돌출된 활성 영역(AR)의 측면을 식각할 수 있다. 즉, 제1 다이렉트 콘택(DC1)과 연결된 활성 영역(AR)의 측면은 비트 라인(BL) 및 제1 다이렉트 콘택(DC1)의 측면보다 돌출되어 있으므로, 식각 물질에 먼저 노출될 수 있다.
이에 따라, 제1 다이렉트 콘택(DC1)에 연결된 활성 영역(AR)의 측면은 비트 라인(BL)의 측면 및 제1 다이렉트 콘택(DC1)의 측면과 동일한 레벨에 위치할 때까지 식각될 수 있다.
도 22에 도시된 바와 같이, 워드 라인(WL)의 측면에 게이트 절연층(132)을 형성하는 공정 단계에서 게이트 절연층(132)은 워드 라인(WL)의 측면에 형성될 뿐만 아니라, 워드 라인(WL)의 측면에 형성된 게이트 절연층(132)으로부터 활성 영역(AR)을 향해 제4 방향(DR4)으로 더 연장되어 형성될 수 있다. 즉, 게이트 절연층(132)은 워드 라인(WL)의 측면에 형성된 게이트 절연층(132)으로부터 제4 방향(DR4)으로 연장되어, 비트 라인(BL)과 제1 다이렉트 콘택(DC1)의 양 측에 위치하는 활성 영역(AR)의 일부 위에 형성될 수 있다. 이에 따라, 비트 라인(BL) 및 제1 다이렉트 콘택(DC1)과 비중첩하며, 게이트 절연층(132)과 접하는 활성 영역(AR)의 끝단은 평면상 라운드진 형상을 가질 수 있다. 이와 같이, 게이트 절연층(132)과 접하는 활성 영역(AR)의 끝단은 평면상 라운드진 형상을 가짐에 따라, 식각 물질과 접촉하는 면적이 증가할 수 있고, 비트 라인(BL)의 측면 및 제1 다이렉트 콘택(DC1)의 측면보다 제1 방향(X)으로 돌출된 활성 영역(AR)의 측면을 보다 용이하게 식각할 수 있다.
도 23 및 도 24를 참조하면, 제1 다이렉트 콘택(DC1)에 연결된 활성 영역(AR)의 측면을 비트 라인(BL)의 측면 및 제1 다이렉트 콘택(DC1)의 측면과 동일한 레벨에 위치할 때까지 식각함에 따라, 다이렉트 콘택 트렌치(DCT)의 제2 부분(DCTb)의 상부면과 동일한 레벨에 위치하는 활성 영역(AR)의 상부면으로부터 제3 방향(Z)을 따라 연장되는 제2 다이렉트 콘택(DC2)을 형성할 수 있다. 제2 다이렉트 콘택(DC2)은 활성 영역(AR)과 동일한 물질을 포함함에 따라, 제2 다이렉트 콘택(DC2)과 활성 영역(AR)의 경계는 불분명할 수 있다. 즉, 제2 다이렉트 콘택(DC2)과 활성 영역(AR)은 일체로 이루어질 수 있다
제1 다이렉트 콘택(DC1)과 제2 다이렉트 콘택(DC2)는 제1 방향(X)에서 제1 폭(W1)을 가지며, 제2 다이렉트 콘택(DC2)과 연결된 활성 영역(AR)은 제1 방향(X)에서 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다. 즉, 제2 다이렉트 콘택(DC2)에 연결된 활성 영역(AR)의 폭은 제2 다이렉트 콘택(DC2)의 폭보다 클 수 있다. 다만, 다만, 제2 다이렉트 콘택(DC2)을 형성하는 공정 단계는 이에 한정되지 않으며, 다양하게 변경될 수 있다. 또한, 제2 다이렉트 콘택(DC2)의 폭 및 활성 영역(AR)의 폭의 관계는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
일 실시예에 따른 반도체 장치의 제조 방법에 의하면, 기판(100)에 포함된 다이렉트 콘택 트렌치(DCT)의 제1 부분(DCTa)와 다이렉트 콘택 트렌치(DCT)의 제2 부분(DCTb)를 별개의 공정에 의해 형성함에 따라, 제1 다이렉트 콘택(DC1)과 제2 다이렉트 콘택(DC2) 각각을 형성하는 공정의 난이도는 제1 다이렉트 콘택(DC1)이 활성 영역(AR)과 직접적으로 접하도록 일체로 형성하는 공정의 난이도와 비교하여 낮아질 수 있다. 즉, 다이렉트 콘택 트렌치(DCT)의 제1 부분(DCTa)를 형성한 후, 다이렉트 콘택 트렌치(DCT)의 제2 부분(DCTb)를 별개의 공정에 의해 형성하므로, 다이렉트 콘택 트렌치(DCT)의 제1 부분(DCTa)와 다이렉트 콘택 트렌치(DCT)의 제2 부분(DCTb) 각각을 식각하는 공정 단계의 난이도가 낮아질 수 있다.
이에 따라, 제1 다이렉트 콘택(DC1)을 형성하는 공정 단계에서 제1 다이렉트 콘택(DC1)의 주변에 제1 다이렉트 콘택(DC1) 형성용 물질이 잔존하지 않도록 패터닝할 수 있으며, 다이렉트 콘택 트렌치(DCT)의 제1 부분(DCTa)의 직경의 산포를 개선하고, 반도체 장치의 전기적 특성 및 생산성을 향상시킬 수 있다.
이어, 도 25를 참조하면, 비트 라인 구조체(BLS) 위에 절연 물질을 이용하여 제1 스페이서(622)를 형성할 수 있다. 제1 스페이서(622)는 비트 라인 구조체(BLS) 위에 컨포멀한 형상을 가지고 형성될 수 있다. 제1 스페이서(622)는 비트 라인 구조체(BLS) 및 다이렉트 콘택(DC)의 측면을 덮을 수 있다. 제1 스페이서(622)는 제1 절연층(642) 및 제3 절연층(646)의 측면을 덮을 수 있고, 제2 절연층(644)의 상부 및 측면을 덮을 수 있다. 제1 스페이서(622)는 다이렉트 콘택 트렌치(DCT)의 측벽 및 바닥면을 덮을 수 있다.
이어, 도 26을 참조하면, 제1 스페이서(622) 위에 절연 물질을 이용하여 제2 스페이서(624)를 형성할 수 있다. 제2 스페이서(624)는 제1 스페이서(622) 위에 컨포멀한 형상을 가지고 형성될 수 있다. 제2 스페이서(624)의 두께는 제1 스페이서(622)의 두께보다 두꺼울 수 있으나, 이에 한정되는 것은 아니다. 제2 스페이서(624)는 다이렉트 콘택 트렌치(DCT)를 채우도록 형성될 수 있다.
이어, 도 27을 참조하면, 제2 스페이서(624)를 패터닝하여 다이렉트 콘택 트렌치(DCT) 내에 위치하는 제2 스페이서(624)의 부분을 남기고, 나머지 부분을 제거할 수 있다. 비트 라인 구조체(BLS)를 덮는 제2 스페이서(624)의 부분은 제거될 수 있다.
이어, 제1 스페이서(622) 및 제2 스페이서(624) 위에 절연 물질을 이용하여 제3 스페이서(626)를 형성할 수 있다. 제3 스페이서(626)는 제1 스페이서(622) 및 제2 스페이서(624) 위에 컨포멀한 형상을 가지고 형성될 수 있다. 제3 스페이서(626)의 두께는 제1 스페이서(622) 및 제2 스페이서(624)의 두께보다 얇을 수 있으나, 이에 한정되는 것은 아니다.
이어, 도 28에 도시된 바와 같이, 이방성 식각 공정을 진행하여 제3 스페이서(626) 및 제1 스페이서(622)를 패터닝할 수 있다. 비트 라인 구조체(BLS) 위에 위치하는 제1 스페이서(622) 및 제3 스페이서(626)를 제거함으로써, 비트 라인 캡핑층(158)의 끝단이 노출될 수 있다. 비트 라인 캡비트 라인 구조체(BLS)들 사이에 위치하는 제1 스페이서(622) 및 제3 스페이서(626)를 제거함으로써, 비트 라인 구조체(BLS)들 사이에 위치하는 제3 절연층(646)의 상부면이 노출될 수 있다.
이어, 도 29에 도시된 바와 같이, 제3 스페이서(626) 위에 절연 물질을 이용하여 제4 스페이서(628)를 형성할 수 있다. 제4 스페이서(628)는 제3 스페이서(626) 위에 컨포멀한 형상을 가지고 형성될 수 있다. 이에 따라, 제1 스페이서(622), 제2 스페이서(624), 제3 스페이서(626), 및 제4 스페이서(628)가 스페이서 구조체(620)를 구성할 수 있다.
도 30에 도시된 바와 같이, 제4 스페이서(628)를 패터닝할 수 있다. 비트 라인 구조체(BLS) 위에 위치하는 제4 스페이서(628)를 제거함으로써, 비트 라인 캡핑층(158)의 끝단이 노출될 수 있다. 비트 라인 구조체(BLS) 사이에 위치하는 제4 스페이서(628)를 제거함으로써, 비트 라인 구조체(BLS) 사이에 위치하는 제3 절연층(646)의 상부면이 노출될 수 있다.
이어, 식각 공정을 진행하여 활성 영역(AR)의 적어도 일부를 제거하여 베리드 콘택 트렌치를 형성할 수 있다. 이때, 활성 영역(AR)의 주변에 위치하는 소자 분리층(112), 제1 스페이서(622), 제2 스페이서(624)의 적어도 일부가 함께 제거될 수 있다. 활성 영역(AR) 위에 위치하는 제1 절연층(642) 및 제2 절연층(644)의 일부가 함께 제거될 수 있다. 또한, 비트 라인 캡핑층(158)의 주변에 위치하는 제1 스페이서(622), 제3 스페이서(626), 및 제4 스페이서(628)의 적어도 일부가 함께 제거될 수 있다.
이어, 비트 라인 구조체(BLS) 위에 도전성 물질층(170)을 형성할 수 있다. 도전성 물질층(170)은 비트 라인 구조체(BLS) 사이에 형성될 수 있다. 베리드 콘택 트렌치는 도전성 물질층(170)에 의해 채워질 수 있다. 따라서, 도전성 물질층(170)은 활성 영역(AR)과 접할 수 있다. 도전성 물질층(170)은 도전성 물질을 포함할 수 있다. 예를 들면, 도전성 물질층(170)은 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도전성 물질층(170)을 패터닝하여 도 2에 도시된 바와 같이, 베리드 콘택(BC)을 형성할 수 있다. 베리드 콘택(BC)은 활성 영역(AR)과 전기적으로 연결될 수 있다.
이어, 베리드 콘택(BC)과 연결되는 랜딩 패드(LP)를 형성하고, 랜딩 패드(LP) 사이를 분리시키는 절연 패턴(660)을 형성할 수 있다. 도시는 생략하였으나, 랜딩 패드(LP) 위에 커패시터 구조체를 더 형성할 수 있다. 커패시터 구조체는 랜딩 패드(LP) 및 베리드 콘택(BC)을 통해 활성 영역(AR)과 전기적으로 연결될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 기판
112: 소자 분리층
158: 비트 라인 캡핑층
620: 스페이서 구조체
640: 절연층
910: 마스크층
920: 페시베이션 스페이서
AR: 활성 영역
BL: 비트 라인
BLS: 비트 라인 구조체
BC: 베리드 콘택
DC: 다이렉트 콘택
DCT: 다이렉트 콘택 트렌치
LP: 랜딩 패드
WL: 워드 라인
WLS: 워드 라인 구조체
WLT: 워드 라인 트렌치

Claims (10)

  1. 소자 분리층에 의해 정의되는 활성 영역을 포함하는 기판,
    상기 활성 영역과 교차하여 중첩하는 워드 라인,
    상기 워드 라인과 다른 방향으로 상기 활성 영역과 교차하는 비트 라인, 및
    상기 활성 영역과 상기 비트 라인 사이를 연결하는 다이렉트 콘택을 포함하며,
    상기 다이렉트 콘택은,
    상기 비트 라인과 연결된 제1 다이렉트 콘택 및
    상기 활성 영역으로부터 연장되며, 상기 제1 다이렉트 콘택과 연결된 제2 다이렉트 콘택을 포함하고,
    상기 제1 다이렉트 콘택과 상기 제2 다이렉트 콘택은 상이한 물질을 포함하고,
    상기 제2 다이렉트 콘택은 상기 활성 영역과 동일한 물질을 포함하며,
    상기 제2 다이렉트 콘택의 폭은 상기 활성 영역의 폭보다 작은 반도체 장치.
  2. 제1 항에서,
    상기 제1 다이렉트 콘택은 상기 제2 다이렉트 콘택과 접하고,
    상기 제1 다이렉트 콘택의 폭과 상기 제2 다이렉트 콘택의 폭이 동일한 반도체 장치.
  3. 제1항에서,
    상기 비트 라인과 상기 소자 분리층 사이에 위치하는 절연층을 더 포함하고,
    상기 절연층은 상기 제1 다이렉트 콘택의 상부면과 하부면 사이 레벨에 위치하고,
    상기 절연층은 상기 제2 다이렉트 콘택의 상부면보다 높은 레벨에 위치하는 반도체 장치.
  4. 제3 항에서,
    상기 기판은 다이렉트 콘택 트렌치를 포함하고,
    상기 다이렉트 콘택 트렌치는,
    상기 제1 다이렉트 콘택의 하부면과 접하는 제1 부분 및
    상기 제2 다이렉트 콘택의 양 측에 위치하는 제2 부분을 포함하며,
    상기 제1 부분은 상기 절연층보다 낮은 레벨에 위치하고,
    상기 제2 부분은 상기 제2 다이렉트 콘택의 상부면보다 낮은 레벨에 위치하는 반도체 장치.
  5. 제3 항에서,
    상기 절연층은
    상기 소자 분리층과 상기 활성 영역 위에 위치하는 제1 절연층 및
    상기 제1 절연층 위에 위치하며, 상기 제1 절연층에 대해 식각 선택성을 갖는 제2 절연층을 포함하고,
    상기 제1 절연층의 폭은 상기 제2 절연층의 폭보다 크고,
    상기 제2 절연층의 폭은 상기 비트 라인의 폭보다 큰 반도체 장치.
  6. 제1 항에서,
    상기 활성 영역에 연결되어 있는 베리드 콘택을 더 포함하고,
    상기 베리드 콘택의 하부면은 상기 제1 다이렉트 콘택의 하부면보다 낮은 레벨에 위치하고,
    상기 베리드 콘택의 하부면은 상기 제2 다이렉트 콘택의 상부면과 상기 제2 다이렉트 콘택과 연결된 상기 활성 영역의 상부면 사이에 위치하는 반도체 장치.
  7. 제1 항에서,
    상기 제1 다이렉트 콘택은 불순물이 도핑된 폴리 실리콘을 포함하고,
    상기 제2 다이렉트 콘택은 단결정 실리콘을 포함하는 반도체 장치.
  8. 기판 내에 소자 분리층을 형성하여 활성 영역을 정의하는 단계,
    상기 기판 위에 절연층 및 제1 물질층을 순차적으로 적층한 후 패터닝하여, 다이렉트 콘택 트렌치를 형성하는 단계,
    상기 다이렉트 콘택 트렌치 내에 제2 물질층을 형성하는 단계,
    상기 제1 물질층 및 상기 제2 물질층 위에 제3 물질층, 제4 물질층, 및 제5 물질층을 순차적으로 적층하는 단계,
    상기 제1 물질층, 상기 제2 물질층, 상기 제3 물질층, 상기 제4 물질층, 및 상기 제5 물질층 중 적어도 일부를 식각하여 패터닝함으로써,
    상기 활성 영역에 연결되는 제1 다이렉트 콘택, 및 상기 제1 다이렉트 콘택에 연결되는 비트 라인 구조체를 형성하는 단계,
    상기 다이렉트 콘택 트렌치 내의 소자 분리층의 일부를 식각하여, 상기 제1 다이렉트 콘택과 연결된 활성 영역의 측면을 노출시키는 단계,
    상기 제1 다이렉트 콘택의 측면보다 돌출된 상기 활성 영역의 측면을 식각하여, 상기 활성 영역으로부터 연장된 제2 다이렉트 콘택을 형성하는 단계,
    상기 제1 다이렉트 콘택, 제2 다이렉트 콘택, 및 상기 비트 라인 구조체의 측면을 덮는 스페이서를 형성하는 단계, 및
    상기 활성 영역에 연결되는 베리드 콘택을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  9. 제8항에서,
    상기 다이렉트 콘택 트렌치 내의 소자 분리층의 일부를 식각하기 전에,
    상기 비트 라인 구조체와 상기 제1 다이렉트 콘택의 측면을 덮는 페시베이션 스페이서를 형성하는 단계, 및
    상기 다이렉트 콘택 트렌치 내의 소자 분리층의 일부를 식각한 이후에,
    상기 페시베이션 스페이서를 제거하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  10. 제9 항에서,
    상기 페시베이션 스페이서를 제거하는 단계 이후에서,
    상기 절연층은,
    상기 소자 분리층과 상기 활성 영역 위에 위치하는 제1 절연층 및
    상기 제1 절연층 위에 위치하며, 상기 제2 절연층에 대해 식각 선택성을 갖는 제2 절연층을 포함하며,
    상기 제2 절연층의 폭은 상기 비트 라인 구조체의 폭보다 크고,
    상기 제2 절연층의 폭은 상기 제1 절연층의 폭보다 작은 반도체 장치의 제조 방법.
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