CN118076103A - 半导体器件及其制作方法 - Google Patents

Abstract

本发明公开了一种半导体器件及其制作方法，半导体器件包含：衬底，所述衬底包含一存储区以及一周边区；栅极结构，设置在所述周边区的所述衬底上；侧壁结构，设置在所述栅极结构的两侧和顶面上；第一介质层，设置在所述侧壁结构上；第二介质层，设置在所述第一介质层上；第一绝缘结构，设置在所述第二介质层中；以及第二绝缘结构，贯穿所述第一绝缘结构。

Description

半导体器件及其制作方法

技术领域

本发明涉及一种半导体器件及其制作方法，更具体来说，其涉及一种具有接触件隔离结构以及接垫隔离结构的半导体器件及其制作方法。

背景技术

由于小尺寸、多功能和/或低制造成本等特性，半导体器件已被广泛地用于电子产业中。半导体器件可以分为存储逻辑数据的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件、以及具有存储器件和逻辑器件两者的功能的混合式器件。

—些半导体器件可以包括垂直堆叠的层结构图案和将堆叠图案彼此电连接的接触插塞或互连结构。由于半导体器件不断地微缩并提高积集度，这类图案之间的间距和/或图案与接触插塞之间的间距也不断地减少。如此，图案之间和/或图案与接触插塞之间的寄生电容增大，且图案与互连结构之间的接触电阻也增大，导致半导体器件的性能劣化，例如运行速度降低。

发明内容

有鉴于上述半导体器件会遭遇的习知问题，本发明于此提出了一种新颖的半导体器件与其制作方法，其特征在于存储节点接触件以及存储节点接垫之间具有特殊的隔离结构，其可降低整体器件的k值以及其寄生电容。

本发明的其一面向在于提出一种半导体器件，其包含：衬底，所述衬底包含一存储区以及一周边区；栅极结构，设置在所述周边区的所述衬底上；侧壁结构，设置在所述栅极结构的两侧和顶面上；第一介质层，设置在所述侧壁结构上；第二介质层，设置在所述第一介质层上；第一绝缘结构，设置在所述第二介质层中；以及第二绝缘结构，贯穿所述第一绝缘结构。

本发明的另一面向在于提出一种半导体器件的制作方法，其步骤包括：提供一衬底，所述衬底包含一存储区以及一周边区；在所述周边区的所述衬底上形成栅极结构；在所述栅极结构的两侧和顶面上形成侧壁结构；在所述侧壁结构上形成第一介质层；在所述第一介质层上形成第二介质层；在所述第二介质层上形成第一绝缘结构；以及形成第二绝缘结构，贯穿所述第一绝缘结构。

本发明的这类目的与其他目的在阅者读过下文中以多种图示与绘图来描述的较佳实施例之细节说明后应可变得更为明了显见。

附图说明

本说明书含有附图并于文中构成了本说明书之一部分，俾使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。

其中，附图标记说明如下：

图1A至图7A为根据本发明实施例中一半导体器件的工艺流程的平面示意图；

图1B至图7B为根据本发明实施例中一半导体器件的工艺流程的截面示意图；

图8至图11为根据本发明另一实施例中一半导体器件的工艺流程的截面示意图；以及

图12为根据本发明另一实施例中一半导体器件的截面示意图。

具体实施方式

现在下文将详细说明本发明的示例性实施例，其会参照附图标出所描述之特征以便阅者理解并实现技术效果。阅者将可理解文中之描述仅透过例示之方式来进行，而非意欲要限制本案。本案的各种实施例和实施例中彼此不冲突的各种特征可以以各种方式来加以组合或重新设置。在不脱离本发明的精神与范畴的情况下，对本案的修改、等同物或改进对于本领域技术人员来说是可以理解的，并且旨在包含在本案的范围内。

下文中本发明将参照随附的图示来进行详细的说明，这些图示构成了本发明的一部分并以绘图以及可据以施行本发明的特定实施例之方式来展示。这些实施例中会描述足够的细节让本领域中的一般技术人士得以施作本发明。为了简明与方便之故，图示中某些部位的尺度与比例可能会刻意缩小或是以夸大的方式来表现。在不背离本发明范畴的前提下，发明中还可采用其他的实施例或是具有结构上、逻辑上以及电性上的变化，其中图1A至图7A示出根据一些实施例的制造半导体器件的方法的平面图，图1B至图7B是分别沿着图1A至图7A的线I-I'、Ⅱ-Ⅱ'和Ⅲ-Ⅲ'截取的截面图。

首先请参照图1A和图1B。在工艺一开始，提供一半导体衬底100作为本发明半导体器件的设置基础。半导体衬底100可包括邻接的存储区100A和周边区100B。多个半导体存储单元(cell)可形成在存储区100A中，而构成周边电路的周边晶体管可形成在周边区100B中。半导体衬底100可为硅(Si)衬底、锗(Ge)衬底或硅-锗(SiGe)衬底。器件隔离图案102可形成在半导体衬底100上或形成在半导体衬底100中以界定存储区100A中的单元有源部分CA和界定周边区100B中的周边有源部分PA。在实施例中，每个单元有源部分CA在平面图中可呈岛状形态，其对应于半导体衬底100被器件隔离图案102围绕的部分。器件隔离图案102可以通过沟槽隔离(shallow trench isolation,STI)技术形成，其材料可包括氧化物(如硅氧化物)、氮化物(如硅氮化物)和/或氮氧化物(如硅氮氧化物)。

复参照图1A和图1B。在实施例中，半导体衬底100中具有单元栅电极GE(如字线word line)，每个单元有源部分CA都与一对单元栅电极GE相交。单元栅电极GE埋设在半导体衬底100的凹槽104中，其往第一方向D1延伸而与存储区100A中的单元有源部分CA相交，且顶面可低于凹槽104两侧的单元有源部分CA顶面。单元栅电极GE与半导体衬底100之间还具有一单元栅极绝缘层，其电性隔绝单元栅电极GE与半导体衬底100。每个单元栅电极GE的上方还可具有一单元栅极覆盖图案108填满剩余的凹槽104空间并与周围的单元有源部分CA齐平。

在实施例中，还可利用单元栅极覆盖图案108为掩模在单元有源部分CA中形成第一和第二源/漏区SD1和SD2。每个单元栅电极GE以及与其相邻的第一和第二源/漏区SD1和SD2可以构成单元选择组件。换句话说，单元选择组件可以是场效应晶体管。

复参照图1A和图1B。在实施例中，绝缘层110可以形成在单元有源部分CA和周边有源部分PA上。一导电层可以形成在具有绝缘层110的衬底100上，其位于存储区100A中的部分可贯穿绝缘层110从而分别连接到第一源/漏区SD1，其位于周边区100B的部分即为栅极结构。更具体言之，在实施例中，导电层可包括下导电层112、接触插塞114和上导电层116。下导电层112可形成在具有绝缘层110的整个半导体衬底100表面上，各个接触插塞114分别连接到第一源/漏区SD1。栅极结构包括下导电层112和上导电层116。

上导电层116可以形成在下导电层112和接触插塞114上。另外，上导电层116还可包括设置在金属层116a和下导电层112之间的导电阻障层116b。导电阻障层116b的材料可为导电的金属氮化物(如氮化钛、氮化钽和/或氮化钨)或是过渡金属(如钛或钽)。在实施例中，上导电层116上形成有一硬掩模层118。硬掩模层118的材料相对于导电层(即上导电层116、下导电层112和接触插塞114)具有蚀刻选择性，如硅氮化物和/或硅氮氧化物。如图1A所示，在存储区100A与周边区100B上形成包含有下导电层112、上导电层116以及硬掩模层118等叠层结构的图案，可以看到周边区100B中形成了周边晶体管的周边栅极图案118p，存储区100A中形成了一板块图案118c，单元栅电极GE在水平的第一方向D1上可延伸超出板块图案，以便后续与周边晶体管连接。

复参照图1A和图1B。板块图案118c与周边栅极图案118p形成后，之后在板块图案118c与周边栅极图案118p的侧壁上形成间隔壁120，其材料可为硅氧化物、硅氮化物和/或硅氮氧化物。周边区100B上的间隔壁120可用于界定周边区源/漏区的轻掺杂漏极(LDD)结构或延伸结构。在实施例中，一绝缘衬层122可以共形地形成在半导体衬底100的结构地貌上，位于周边区100B的绝缘衬层设置在栅极结构的两侧和顶面上，即为侧壁结构。绝缘衬层122可由相对于随后工艺中形成的平坦化层间绝缘层124有蚀刻选择性的绝缘材料形成。周边区100B中的绝缘衬层122将在随后用于形成周边接触孔的工艺中被用作蚀刻停止层。

请参照图2A和图2B。绝缘衬层122形成后，接着在半导体衬底100的整个表面上形成一层间绝缘层(ILD)124，即第一介质层。在此实施例中，平坦化后的层间绝缘层124会与存储区100A以及周边区100B上的硬掩模层118齐平，原本位于硬掩模层118顶面上的绝缘衬层122会被移除，使得硬掩模层118露出。然而在其他实施例中，层间绝缘层124也有可能覆盖硬掩模层118的顶面(如图12)，不以此为限。在实施例中，层间绝缘层124的材料可为硅氧化物，绝缘衬层122的材料可为硅氮化物和/或硅氮氧化物。接着，一覆盖层126(即第二介质层)形成在硬掩模层118与层间绝缘层124的齐平面上。覆盖层126可由相对于层间绝缘层124具有刻蚀选择性的绝缘材料形成，如硅氮化物和/或硅氮氧化物。

复参照图2A和图2B。覆盖层126形成后，接着在覆盖层126上形成单元线掩模图案128。在实施例中，存储区100A上的单元线掩模图案128可在第二方向D2上彼此平行地延伸，从而横跨板块图案118c。单元线掩模图案128可以通过双重图案化(double patterning)技术形成，使得其宽度可小于光刻机台的极限。使用双重图案法形成的单元线掩模图案128在第二方向D2上的端部具有连接部位128a，其不与板块图案118c重叠。更具体言之，如图2A所示，单元线掩模图案128会与同一行中位于所有单元有源部分CA中间的接触插塞114重叠，而不与所有单元有源部分CA的端部重叠。周边区100B上则不会形成单元线掩模图案128。

请参照图3A和图3B。单元线掩模图案128形成后，接着以单元线掩模图案128为掩模进行一光刻工艺，图案化存储区100A上的板块图案118c。此时，蚀刻配方的蚀刻速率可以取决于蚀刻面积而变化，具有大面积覆盖层126(如单元线掩模图案128外侧以及周边区100B上的覆盖层126)的蚀刻速率可以小于具有小面积覆盖层126(如单元线掩模图案128之间的覆盖层126)的蚀刻速率。因此，单元线掩模图案128之间的覆盖层126以及其下方板块图案118c的硬掩模层118可被依次蚀刻。相反地，周边区100B上的覆盖层126可被保留。此外，存储区100A边缘部位上较大面积的覆盖层126也可被保留。在其他实施例中，也可选择在存储区100A边缘以及周边区100B上形成额外的光阻图案来达成上述效果。之后，再以图案化的硬掩模层118继续刻蚀，直至绝缘层110停止，如此形成如图3A所示的位线(bitline)图案BL以及最外侧位线图案BLe，其中最外侧位线图案BLe在第一方向D1上的宽度大于位线图案BL，其可作为一虚设位线图案，避免微负载效应对位线图案造成缺陷。单元线掩模图案128在硬掩模层118图案化后可加以移除。

复参照图3A和图3B。位线图案BL往第二方向D2延伸并与单元栅电极GE(如字线)正交，其中的下导电层112和接触插塞114可交替地且重复地设置在第二方向D2上，该接触插塞114并与对应的第一源/漏区SD1连接。绝缘层110可设置在下导电层112和半导体衬底100之间。位线图案BL还包括位于下导电层112和接触插塞114上的上导电层116、硬掩模层118以及覆盖层126等叠层结构。可以看到，存储区100A上的板块图案118c在此工艺中转变为多条位线图案BL，周边区100B上的周边栅极图案118p则不变。

请参照图4A和图4B。位线图案BL形成后，接着在半导体衬底100的整个表面地貌上形成一共形的单元绝缘衬层130，并在单元绝缘衬层130上以及位线图案BL,BLe之间的空间中形成填充绝缘层132。在实施例中，单元绝缘衬层130共形地形成在存储区100A上的覆盖层126、硬掩模层118、上导电层116、下导电层112以及接触插塞114等叠层结构的侧壁上以及绝缘层110表面上，填充绝缘层132可填满位线图案BL,BLe之间的空间中并在第二方向D2上彼此平行地延伸。平坦化后的填充绝缘层132会露出覆盖层126，其与覆盖层126以及单元绝缘衬层130的顶面齐平，周边区100B上的单元绝缘衬层130以及填充绝缘层132则被移除。单元绝缘衬层130可由相对于填充绝缘层132具有蚀刻选择性的绝缘材料形成，如硅氮化物和/或硅氮氧化物，其可作为后续存储节点(storage node)接触件与位线图案BL之间的绝缘层。填充绝缘层132则可由硅氧化物形成，其在后续工艺中可与位线图案BL共同界定出存储节点接触件隔离结构。须注意在其他实施例中，单元绝缘衬层130可能为复层结构或是呈间隔壁型态，以提供更佳的绝缘与自对准效果。

请参照图5A和图5B。单元绝缘衬层130以及填充绝缘层132形成后，接着在半导体衬底100的齐平面上形成隔离线掩模图案134。在实施例中，单元区100A上的隔离线掩模图案134可在第一方向D1上彼此平行地延伸，从而横跨位线图案BL,BLe。与图2A以及图2B的单元线掩模图案128类似，隔离线掩模图案134可以通过双重图案化技术形成，使得其宽度可小于光刻机台的极限。与单元线掩模图案128不同的是，隔离线掩模图案134是双重图案化技术中将自对准间隔壁移除后的牺牲图案，被移除的自对准间隔壁图案则形成了如图中所示的隔离线图案136，其在第一方向D1上会延伸至周边区100B，并与其上的周边栅极图案118p重叠。更具体言之，如图5A所示，单元区100A上的隔离线掩模图案134往第一方向D1上延伸，其交互经过不同单元有源部分CA上一中间的接触插塞114与两个端部(即存储节点)的第二源/漏区SD2位置，且可能会与单元栅电极GE部分重叠。单元区100A上的隔离线图案136同样往第一方向D1上延伸，其经过不同单元有源部分CA上中间的接触插塞114与端部第二源/漏区SD2位置之间的位置。在实施例中，隔离线掩模图案134与隔离线图案136都会延伸到周边区100B，并与其上的周边栅极图案118p重叠，其中两两相邻的隔离线图案136在周边区100B上还可具有连接的端部136a。在实施例中，隔离线图案136会露出单元区100A上的部分覆盖层126以及填充绝缘层132，所露出的填充绝缘层132区域即可界定出后续所要形成的存储节点接触件隔离结构。隔离线掩模图案134可由相对于填充绝缘层132具有蚀刻选择性的绝缘材料形成，如硅氮化物和/或硅氮氧化物。在其他实施例中，隔离线掩模图案134可直接由光阻形成。

请参照图6A和图6B。隔离线掩模图案134以及隔离线图案136形成后，接着以隔离线掩模图案134为掩模进行光刻工艺，移除单元区100A上露出的绝缘层132，如此即形成位于位线图案BL,BLe之间的接触件隔离结构凹槽138。被隔离线掩模图案134覆盖的单元区域，如截线所截区域Ⅱ-Ⅱ'，则不受影响。在实施例中，须注意只有在单元区100A的位线图案BL,BLe之间才有裸露的绝缘层132，故接触件隔离结构凹槽138只会形成在单元区100A的位线图案BL,BLe之间，接触件隔离结构凹槽138会露出下方的绝缘衬层130，其可作为蚀刻停止层之用。其他的单元区100A与周边区100B的裸露面为覆盖层126，此光刻工艺同时也会移除一定厚度裸露的覆盖层126，使得部分的隔离线图案136转印至覆盖层126，形成隔离线沟槽140。隔离线沟槽140会沿着第一方向D1延伸至周边区100B中，并横跨周边栅极图案118p。隔离线掩模图案134会在上述光刻工艺后加以去除。

请参照图7A和图7B。接触件隔离结构凹槽138与隔离线沟槽140形成后，接着在接触件隔离结构凹槽138与隔离线沟槽140中填入绝缘材料，如此形成接触件隔离结构(也可称为存储单元隔离结构)142，位于隔离线沟槽140中的接触件隔离结构为第一绝缘结构。在实施例中，接触件隔离结构142可包含位于接触件隔离结构凹槽138中的下半部142a以及位于隔离线沟槽140中的上半部142b，其中位于单元区100A外的接触件隔离结构142只有上半部142b，其往第一方向D1延伸至周边区100B，位于其覆盖层126中并与周边栅极图案118p重叠，且两两相邻的所述上半部142b在周边区100B上还可具有连接的端部142c。接触件隔离结构142的下半部142a则位于先前形成的接触件隔离结构凹槽138中，其呈阵列形式排列。可以看到一个周边栅极图案118p上可能重叠有一个以上的接触件隔离结构142上半部142b。平坦化后的接触件隔离结构142会与覆盖层126齐平。接触件隔离结构142形成后，接着进行一刻蚀工艺移除单元区100A上剩余的绝缘层132，如此在单元区100A上形成存储节点接触件凹槽144。此蚀刻工艺同时会移除底面的单元绝缘衬层130以及绝缘层110，如此露出下方的单元有源部分CA的第二源/漏区SD2(即存储节点的位置)以及器件隔离图案102。其他裸露面为覆盖层的区域，包括周边区100B，则不受影响。在实施例中，接触件隔离结构142可由相对于填充绝缘层132具有蚀刻选择性的绝缘材料形成，如硅氮化物和/或硅氮氧化物，其上半部142b与下半部142a以同一材料层所构成。

接下来的实施例将参照图8至图11来说明本发明半导体工艺中形成存储节点接触件的步骤。须注意在此实施例的图示中，周边区100B上的周边栅极图案118p的位向与前述实施例不同，其截面切过了周边器件的源/漏区SD3，以清楚表达此工艺步骤对周边区的影响。

请参照图8。绝缘层132移除后，接着进行一光刻工艺在周边区100B上形成接触孔146。在实施例中，接触孔146会依序穿过周边区100B上的覆盖层126、层间绝缘层124、单元绝缘衬层130以及绝缘层110等层结构而接触下方的第三源/漏区SD3。此外，前述部份的接触件隔离结构142上半部142b可能被接触孔146穿过。再者，在实施例中，此光刻工艺可进一步刻蚀单元区100A上从存储节点接触件凹槽144露出的第二源/漏区SD2以及器件隔离图案102，使得存储节点接触件凹槽144下陷，便于形成存储节点的埋入式接触件，但不以此为限。

请参照图9。接触孔146形成后，接着先在单元区100A的存储节点接触件凹槽144中形成存储节点的埋入式接触件148。埋入式接触件148可以接触单元区100A上对应的第二源/漏区SD2，且在本实施例中，埋入式接触件148不会形成在周边区100B上，其可透过在周边区100B上形成掩模来达成。埋入式接触件148的高度较佳低于硬掩模层118的顶面，其材料可包括外延硅、多晶硅或是非晶硅等。在其他实施例中也可能不形成埋入式接触件148，不以此为限。接着，在单元区100A的存储节点接触件凹槽144中以及周边区100B的接触孔146中形成阻障层152和导电层154。其中，阻障层152可以共形地形成在半导体衬底100的结构地貌上，导电层154则填满剩余的存储节点接触件凹槽144以及接触孔146并覆盖整个半导体衬底表面。在实施例中，单元区100A上的阻障层152会接触埋入式接触件148，周边区100B上的阻障层152则会直接接触周边有源部分PA中的第三源/漏区SD3。阻挡层152的材料可包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合，导电层154的材料可包括钨(W)、氮化钨(WN)、钛(Ti)、镍(Ni)、钴(Co)、铝(Al)或其组合。阻挡层152与埋入式接触件148之间还可形成一金属硅化物层155，以提供更佳的接触效果。

请参照图10。阻障层152和导电层154形成后，接着进行一光刻工艺图案化位于存储节点接触件凹槽外144以及接触孔146外的阻障层152和导电层154，如此形成存储节点接触件156。在实施例中，存储节点接触件156可分为下半部的接触插塞部位156a以及上半部的接垫部位156b，其中接触插塞部位156a位于前述的存储节点接触件凹槽144中，接垫部位156b则位于接触件隔离结构142上半部142b以及覆盖层126的顶面高度之上。位于接触孔146中的导电层为插塞，位于插塞上的导电层为导电垫，插塞和导电垫构成接触结构。在实施例中，图案化后的接垫部位156b之间会形成接垫隔离凹槽158，其可能穿过一定厚度的覆盖层126而深入覆盖层126中，例如其底面低于接触件隔离结构142上半部142b的高度，或是穿过整个覆盖层126深入层间绝缘层124中(即低于覆盖层126底面的高度，如凹槽158a所示)。接垫隔离凹槽158的侧壁可包括导电层154、阻障层152、接触件隔离结构142上半部142b以及/或层间绝缘层124，接垫隔离凹槽158表面不会有阻障层152。在实施例中，接垫隔离凹槽158在垂直方向上大致会与下方的位线图案BL重合。然而，在其他实施例中，存储节点接触件156的接垫部位156b也可能相对于接触插塞部位156a作水平偏移，使得接垫隔离凹槽158以及接垫部位156b都与下方的位线图案BL部分重合。大体上，存储节点接触件156以及后续形成于其上的存储单元在衬底平面上呈阵列形式排列。须注意在本发明中，上述用以形成单元区100A上存储节点接触件156的图案化工艺也可在周边区100B上形成同样的凹槽以及接垫结构(在周边区上可包含周边电路图案)，这些凹槽158如同图8的接触孔146，可能穿过部份的接触件隔离结构142上半部142b。

请参照图11。存储节点接触件156以及接垫隔离凹槽158形成后，接着在接垫隔离凹槽158中形成接垫隔离结构160，位于周边区100B中的接垫隔离结构为第二绝缘结构。在实施例中，接垫隔离结构160可包含一第一绝缘层160a位于接垫隔离结构160的底部与侧壁上，以及一第二绝缘层160b位于接垫隔离结构160的顶部并覆盖第一绝缘层160a。在实施例中，第一绝缘层160a可共形地形成在半导体衬底的结构地貌上，第二绝缘层160b则会填满剩余的接垫隔离凹槽158。此外，在接垫隔离凹槽158宽度较小的场合中，第二绝缘层160b可能不会填满剩余的接垫隔离凹槽158，而与第一绝缘层160a共同界定出位于接垫隔离结构160内的空隙160c，但不以此为限。在实施例中，空隙160c可以进一步接垫隔离结构160的隔离效果。平坦化后的接垫隔离结构160的顶面较佳与存储节点接触件156的顶面齐平。此外，接垫隔离结构160可深入覆盖层126中，例如其底面低于接触件隔离结构142上半部142b的高度，或是穿过整个覆盖层126深入层间绝缘层124中(即低于覆盖层126底面的高度，如凹槽158a所示)。接垫隔离结构160可与接触件隔离结构142接触，且其底面低于接触件隔离结构142的底面。大体上，在实施例中，接垫隔离结构160在衬底平面上呈阵列形式排列。第一绝缘层160a的材料可为氮化硅，第二绝缘层160b的材料可为碳氮化硅(SiCN)。

请参照图12，其为根据本发明另一实施例中一半导体器件的截面示意图。此实施例以两个相邻的周边栅极图案118p为例，接触件156从所述两个周边栅极图案118p之间穿过覆盖层126与层间绝缘层124等层结构连接半导体衬底100中的第三源/漏区SD3，层间绝缘层124会覆盖周边栅极图案118p的顶面与侧壁，但不以此为限。在图12的实施例中，接垫隔离结构162可包含一第一绝缘层162a位于接垫隔离结构162的底部与侧壁上、一第二绝缘层162b共形地形成在覆盖层126、第一绝缘层162a以及接垫部位156b的表面上。第二绝缘层162b的底部可低于第一绝缘层162a、接垫部位156b以及接触件隔离结构142上半部142b的底部。此外，如前所述，在接垫隔离凹槽宽度较大的场合中，绝缘层可填满剩余的接垫隔离凹槽空间而不会有空隙形成。故此，接垫隔离结构162还可包含一第三绝缘层162c，其位于第二绝缘层162b上并填满剩余的凹槽空间。在实施例中，接垫隔离结构162的第三绝缘层162c底面可以低于第一绝缘层162a的底部(如162c-1)、高于第一绝缘层162a的底部(如162c-2)、或是与第一绝缘层162a的底部齐平(如162c-3)。在实施例中，第一绝缘层162a与第三绝缘层162c的材料可为氮化硅，第二绝缘层160b的材料可为碳氮化硅(SiCN)。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种半导体器件，其中，包含：

衬底，所述衬底包含一存储区以及一周边区；

栅极结构，设置在所述周边区的所述衬底上；

侧壁结构，设置在所述栅极结构的两侧和顶面上；

第一介质层，设置在所述侧壁结构上；

第二介质层，设置在所述第一介质层上；

第一绝缘结构，设置在所述第二介质层中；以及

第二绝缘结构，贯穿所述第一绝缘结构。

2.如权利要求1所述的半导体器件，其中，还包括：

接触结构，包括贯穿所述第一介质层和所述第二介质层的插塞和设置在所述第二介质层和所述第一绝缘结构上的导电垫，其中，所述第二绝缘结构贯穿所述导电垫。

3.如权利要求1所述的半导体器件，其中，所述第一绝缘结构和所述第二绝缘结构接触，且所述第二绝缘结构的底面低于所述第一绝缘结构的底面。

4.如权利要求1所述的半导体器件，其中，所述第二绝缘结构的底面位于所述第一介质层中。

5.如权利要求1所述的半导体器件，其中，所述第一绝缘结构的顶面与所述第二介质层的顶面齐平。

6.如权利要求1所述的半导体器件，其中，所述第二绝缘结构包含一第一绝缘层位于所述第二绝缘结构的底部与侧壁以及一第二绝缘层位于所述第二绝缘结构的顶部并覆盖所述第一绝缘层。

7.如权利要求6所述的半导体器件，其中，所述第一绝缘层与所述第二绝缘层界定出位于所述第二绝缘结构内的空隙。

8.如权利要求2所述的半导体器件，其中，所述第二绝缘结构包含一第一绝缘层、一第二绝缘层以及一第三绝缘层，其中所述第一绝缘层覆盖所述第二介质层、所述导电垫以及所述第一绝缘结构的侧壁，所述第二绝缘层覆盖所述导电垫的顶面以及所述第一绝缘层，所述第三绝缘层位于所述第二绝缘层上。

9.如权利要求8所述的半导体器件，其中，所述第二绝缘层的底部低于所述第一绝缘层、所述导电垫以及所述第一绝缘结构的底部。

10.如权利要求8所述的半导体器件，其中，所述第三绝缘层的底部低于第一绝缘层的底部。

11.如权利要求8所述的半导体器件，其中，所述第三绝缘层的底部与第一绝缘层的底部齐平。

12.如权利要求8所述的半导体器件，其中，所述第三绝缘层的底部高于第一绝缘层的底部。

13.如权利要求1所述的半导体器件，其中，更包含：

多条位线，位于所述存储区上且往第二方向延伸；

多个存储单元，位于所述存储区上以及所述位线之间，且所述存储单元呈阵列形式排列；以及

多个存储单元隔离结构，位于所述存储区上、位于所述位线之间以及所述存储单元之间，且所述存储单元隔离结构呈阵列形式排列，且所述存储单元隔离结构与所述第一绝缘结构由相同的材料层所构成。

14.如权利要求13所述的半导体器件，其中，所述第一绝缘结构往第一方向延伸，所述第二方向与所述第一方向正交。

15.如权利要求13所述的半导体器件，其中，所述存储单元上形成有接垫，且所述接垫之间由接垫隔离结构所分隔，所述接垫隔离结构与所述第二绝缘结构由相同的材料层所构成，且所述接垫、所述接垫隔离结构、所述第二绝缘结构以及所述导电垫的顶面齐平。

16.如权利要求14所述的半导体器件，其中，相邻的至少两个所述第一绝缘结构在所述第一方向上具有一相互连接的端部。

17.一种半导体器件的制作方法，其中，包括：

提供一衬底，所述衬底包含一存储区以及一周边区；

在所述周边区的所述衬底上形成栅极结构；

在所述栅极结构的两侧和顶面上形成侧壁结构；

在所述侧壁结构上形成第一介质层；

在所述第一介质层上形成第二介质层；

在所述第二介质层上形成第一绝缘结构；以及

形成第二绝缘结构，贯穿所述第一绝缘结构。

18.如权利要求17所述的制作方法，其中，还包括：

形成接触结构，所述接触结构包括贯穿所述第一介质层和所述第二介质层的插塞和设置在所述第二介质层和所述第一绝缘结构上的导电垫，其中所述第二绝缘结构贯穿所述导电垫。

19.如权利要求17所述的制作方法，其中，所述在所述第二介质层上形成所述第一绝缘结构还包括：

同时在所述存储区上形成存储单元隔离结构。

20.如权利要求17所述的制作方法，其中，形成所述第二绝缘结构的步骤同时在所述存储区上形成接垫隔离结构。