TW202010135A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW202010135A
TW202010135A TW108124366A TW108124366A TW202010135A TW 202010135 A TW202010135 A TW 202010135A TW 108124366 A TW108124366 A TW 108124366A TW 108124366 A TW108124366 A TW 108124366A TW 202010135 A TW202010135 A TW 202010135A
Authority
TW
Taiwan
Prior art keywords
semiconductor substrate
gate
gate electrode
insulating film
source
Prior art date
Application number
TW108124366A
Other languages
English (en)
Other versions
TWI851586B (zh
Inventor
金成玟
河大元
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202010135A publication Critical patent/TW202010135A/zh
Application granted granted Critical
Publication of TWI851586B publication Critical patent/TWI851586B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

一種半導體裝置包括：下部半導體基底；下部閘極結構，在下部半導體基底上，下部閘極結構包括下部閘極電極；下部層間絕緣膜，在下部半導體基底上；上部半導體基底，在下部層間絕緣膜上；上部閘極結構，在上部半導體基底上；以及上部層間絕緣膜，在下部層間絕緣膜上，上部層間絕緣膜覆蓋上部半導體基底的側壁。上部閘極結構包括在第一方向上延伸的上部閘極電極以及沿上部閘極電極的側壁延伸的閘極間隔件。上部閘極電極包括在第一方向上延伸的長側壁以及在第二方向上延伸的短側壁。閘極間隔件在上部閘極電極的長側壁上且不設置於上部閘極電極的短側壁上。

Description

半導體裝置
示例性實施例是有關於一種半導體裝置及/或一種製作所述半導體裝置的方法，且更具體而言，是有關於一種三維堆疊半導體裝置及/或製作所述三維堆疊半導體裝置的方法。
本申請案主張於2018年8月24日提出申請的韓國專利申請案第10-2018-0099413號的優先權及自其獲得的所有權利，所述韓國專利申請案的揭露內容全文併入本申請案供參考。
作為用於增加半導體裝置的密度的按比例縮放技術（scaling technique）中的一種，已提議多閘極電晶體。多閘極電晶體藉由在基底上形成鰭狀或奈米線狀的多通道主動圖案（例如，矽本體）以及在多通道主動圖案的表面上形成閘極來獲得。然而，用於增加半導體裝置的密度的技術正接近按比例縮放極限。
為增加半導體裝置的密度，提出藉由晶圓接合（wafer bonding）進行三維堆疊的半導體裝置。此種三維堆疊半導體裝置不僅會增加半導體裝置的密度，且亦會將不同類型的積體電路整合至一個半導體晶片中。
示例性實施例的態樣提供一種半導體裝置，所述半導體裝置藉由增加形成於下部半導體基底上的積體電路與形成於上部半導體基底上的積體電路之間的對準精度而具有改善的積體密度及效能。
示例性實施例的態樣亦提供一種製作半導體裝置的方法，所述方法能夠藉由增加形成於下部半導體基底上的積體電路與形成於上部半導體基底上的積體電路之間的對準精度而改善元件積體密度及效能。
根據示例性實施例中的一些示例性實施例，提供一種半導體裝置，所述半導體裝置包括：下部半導體基底；下部閘極結構，在所述下部半導體基底上，所述下部閘極結構包括下部閘極電極；下部層間絕緣膜，在所述下部半導體基底上，所述下部層間絕緣膜覆蓋所述下部閘極結構；上部半導體基底，在所述下部層間絕緣膜上；上部閘極結構，在所述上部半導體基底上；以及上部層間絕緣膜，在所述下部層間絕緣膜上，所述上部層間絕緣膜覆蓋所述上部半導體基底的側壁。所述上部閘極結構包括在第一方向上延伸的上部閘極電極以及沿所述上部閘極電極的側壁延伸的上部閘極間隔件。所述上部閘極電極包括在所述第一方向上延伸的長側壁以及在第二方向上延伸的短側壁，所述第二方向不同於所述第一方向。所述上部閘極間隔件在所述上部閘極電極的所述長側壁上而不在所述上部閘極電極的所述短側壁上。
根據示例性實施例中的一些示例性實施例，提供一種半導體裝置，所述半導體裝置包括：下部半導體基底，包括第一區以及第二區；下部閘極結構，在所述下部半導體基底上，所述下部閘極結構包括下部閘極電極；上部半導體基底，在所述第一區的所述下部半導體基底上，所述上部半導體基底包括第一表面以及與所述第一表面相對的第二表面；多個上部閘極結構，在所述上部半導體基底的所述第一表面上，所述多個上部閘極結構中的每一者包括上部閘極電極；多個上部源極/汲極區，在所述上部閘極結構中的每一相應的一個上部閘極結構的至少一側上；以及蝕刻停止層，沿所述上部半導體基底的所述第一表面延伸。所述蝕刻停止層在所述下部半導體基底的所述第一區上。
根據示例性實施例中的一些示例性實施例，提供一種半導體裝置，所述半導體裝置包括：下部半導體基底，包括第一區以及在所述第一區周圍界定的第二區；多個下部電晶體，在所述下部半導體基底中，所述多個下部電晶體包括多個下部閘極結構以及多個下部源極/汲極區，所述多個下部閘極結構在第一方向上延伸，且所述多個下部源極/汲極區在所述多個下部閘極結構之間；下部層間絕緣膜，在所述下部半導體基底上，所述下部層間絕緣膜覆蓋所述多個下部閘極結構以及所述多個下部源極/汲極區二者；上部半導體基底，在所述第一區的所述下部層間絕緣膜上；上部層間絕緣膜，在所述下部層間絕緣膜上，所述上部層間絕緣膜覆蓋所述上部半導體基底的側壁；多個上部電晶體，在所述上部半導體基底中，所述多個上部電晶體在與所述下部半導體基底的所述第一區交疊的位置處，所述多個上部電晶體包括多個上部閘極結構以及多個上部源極/汲極區，所述多個上部閘極結構在所述第一方向上延伸，且所述多個上部源極/汲極區在所述多個上部閘極結構之間；第一連接接觸件，將所述多個上部閘極結構中的至少一者連接至所述多個下部電晶體中的至少一者；以及第二連接接觸件，將所述多個上部源極/汲極區中的至少一者連接至所述多個下部電晶體中的至少一者。所述第一連接接觸件以及所述第二連接接觸件中的至少一者穿過所述上部半導體基底。
根據示例性實施例中的一些示例性實施例，提供一種製作半導體裝置的方法，所述方法包括：在下部半導體基底中形成多個下部電晶體，所述多個下部電晶體包括多個下部閘極結構以及多個下部源極/汲極區；在所述下部半導體基底上形成下部層間絕緣膜，所述下部層間絕緣膜覆蓋所述多個下部閘極結構以及所述多個下部源極/汲極區；在上部半導體基底中形成多個上部電晶體，所述多個上部電晶體包括多個上部閘極結構以及多個上部源極/汲極區；將所述上部半導體基底接合至所述下部層間絕緣膜上；在將所述上部半導體基底接合至所述下部層間絕緣膜上之後，執行第一蝕刻製程以移除所述多個上部閘極結構中的一些以及所述多個上部源極/汲極區中的一些；在將所述上部半導體基底接合至所述下部層間絕緣膜上之後，執行第二蝕刻製程以部分地移除所述上部半導體基底；以及在所述第一蝕刻製程及所述第二蝕刻製程之後，形成連接接觸件，所述連接接觸件連接所述多個下部電晶體中的至少一者與所述多個上部電晶體中的至少一者。
然而，示例性實施例的態樣並非僅限於本文中所闡述的所述一個態樣。藉由參照以下給出的示例性實施例的詳細說明，示例性實施例的以上及其他態樣將對於示例性實施例所屬技術中具有通常知識者而言變得更顯而易見。
在有關於根據一些示例性實施例的半導體裝置的圖式中，形成於下部半導體基底上以及上部半導體基底上的電晶體被示出為鰭型場效電晶體（fin field effect transistor，FinFET），每一鰭型場效電晶體包括鰭圖案形狀的通道區。然而，示例性實施例並非僅限於此。在根據一些示例性實施例的半導體裝置中，形成於下部半導體基底上的電晶體及形成於上部半導體基底上的電晶體中的每一者或至少一些亦可包括平面電晶體、埋入式通道陣列電晶體（buried channel array transistor，BCAT）、凹陷通道陣列電晶體（recess channel array transistor，RCAT）、穿隧FET（tunneling FET）、包括奈米線的電晶體、包括奈米片的電晶體或垂直電晶體。
在有關於根據一些示例性實施例的半導體裝置的圖式中，形成於下部半導體基底上的電晶體與形成於上部半導體基底上的電晶體被示出為相同類型的鰭電晶體，但示例性實施例並非僅限於此。在根據一些示例性實施例的半導體裝置中，形成於下部半導體基底上的電晶體與形成於上部半導體基底上的電晶體亦可為不同類型的電晶體。
舉例而言，形成於下部半導體基底上的半導體元件可為或可包括包含記憶體單元的半導體元件，且形成於上部半導體基底上的半導體元件可為邏輯元件。另舉例而言，可在下部半導體基底上形成邏輯元件，且可在上部半導體基底上形成包括記憶體單元的半導體元件。形成於下部半導體基底上的半導體元件及形成於上部半導體基底上的半導體元件亦可為或可包括包含不同的電晶體類型的邏輯元件。
包括記憶體單元的半導體元件可為或可包括揮發性記憶體元件或非揮發性記憶體元件。包括記憶體單元的半導體元件可為但並不限於動態隨機存取記憶體（dynamic random access memory，DRAM）、靜態隨機存取記憶體（static random access memory，SRAM）及/或快閃記憶體（flash memory）。
圖1是根據一些示例性實施例的半導體裝置的佈局圖。圖2是圖1所示區P的放大圖。圖3是沿圖2所示線A-A’截取的剖視圖。圖4是沿圖2所示線B-B’截取的剖視圖。圖5是沿圖2所示線C-C’截取的剖視圖。作為參考，圖2僅示出形成於上部半導體基底上的鰭圖案及閘極電極結構的佈局。
在圖1中，下部半導體基底100可包括第一主動區ACT1至第四主動區ACT4。下部半導體基底100可包括在第一主動區ACT1至第四主動區ACT4周圍界定的場區FA。
可在第一主動區ACT1至第四主動區ACT4的下部半導體基底100上形成閘極電極、源極/汲極區等。場區FA可為或可包括用於電性隔離第一主動區ACT1至第四主動區ACT4的區。
可在第一主動區ACT1至第四主動區ACT4的下部半導體基底100上分別設置第一上部半導體基底200至第四上部半導體基底500。第一上部半導體基底200至第四上部半導體基底500藉由對同一基礎基底（base substrate）進行蝕刻來形成。因此，第一上部半導體基底200至第四上部半導體基底500可包含相同的材料。
由於第一上部半導體基底200至第四上部半導體基底500設置於下部半導體基底100上，因此下部半導體基底100的尺寸（size）可大於第一上部半導體基底200至第四上部半導體基底500中的每一者的尺寸。舉例而言，下部半導體基底100在一個方向上的寬度大於第一上部半導體基底200至第四上部半導體基底500中的每一者在同一方向上的寬度。
第一上部半導體基底200至第四上部半導體基底500被示出為分別設置於第一主動區ACT1至第四主動區ACT4上而不設置於場區FA上。然而，此僅為用於易於說明的實例，且示例性實施例並非僅限於此實例。舉例而言，第一上部半導體基底200至第四上部半導體基底500中的每一者的一部分亦可設置於下部半導體基底100的場區FA上。
儘管第一上部半導體基底200至第四上部半導體基底500被示出為分別部分地覆蓋第一主動區ACT1至第四主動區ACT4，但示例性實施例並非僅限於此。
在圖1中，下部半導體基底100被示出為包括第一主動區ACT1至第四主動區ACT4，但示例性實施例並非僅限於此。
另外，儘管第一上部半導體基底200至第四上部半導體基底500被示出為分別設置於下部半導體基底100的第一主動區ACT1至第四主動區ACT4上，但此僅為用於易於說明的實例，且示例性實施例並非僅限於此實例。舉例而言，亦可在下部半導體基底100中所界定的多個主動區之上設置一個上部半導體基底。
可在第一主動區ACT1至第四主動區ACT4中形成具有相同及/或不同結構的元件（例如，電晶體）。
參照圖2至圖5，根據一些示例性實施例的半導體裝置可包括下部半導體基底100、第一上部半導體基底200、多個下部閘極結構120及120_1、多個下部源極/汲極區150、多個第一上部閘極結構220、多個第一上部源極/汲極區250及250_1、上部源極/汲極連接接觸件270以及上部閘極連接接觸件275。
下部半導體基底100及第一上部半導體基底200中的每一者可為或可包括塊狀矽（bulk silicon）基底或絕緣體上覆矽（silicon-on-insulator，SOI）基底。另外，下部半導體基底100及第一上部半導體基底200中的每一者可為或可包括但不限於矽基底或由另一材料（例如矽鍺、絕緣體上覆矽鍺（silicon germanium-on-insulator，SGOI）、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵）製成的基底。
第一上部半導體基底200可包括彼此相對的第一表面200a及第二表面200b。第一上部半導體基底200的側壁200s可將第一上部半導體基底200的第一表面200a連接至第一上部半導體基底200的第二表面200b。第一上部半導體基底200的第二表面200b可面對下部半導體基底100。
可在下部半導體基底100上形成多個下部電晶體。下部電晶體可包括多個下部鰭圖案110、下部閘極結構120以及下部源極/汲極區150。下部電晶體可形成於下部鰭圖案110與相應的下部閘極結構120交叉的位置處。
可在第一上部半導體基底200上形成多個上部電晶體。上部電晶體可包括多個第一上部鰭圖案210、第一上部閘極結構220以及第一上部源極/汲極區250。上部電晶體可形成於第一上部鰭圖案210與相應的第一上部閘極結構220交叉的位置處。
下部鰭圖案110可自下部半導體基底100突出。下部鰭圖案110中的每一者可在第一方向（例如，方向X）上延伸。下部鰭圖案110中的每一者可包括在第一方向X上延伸的長邊及在第二方向（例如，方向Y）上延伸的短邊。
可在下部半導體基底100上形成下部場絕緣層105。下部場絕緣層105可部分地覆蓋下部鰭圖案110中的每一者的側壁。
在圖3及圖4中，未形成界定第一主動區ACT1的深溝槽及/或突出圖案，但示例性實施例並非僅限於此。此處，深溝槽可為或可包括較界定下部鰭圖案110的溝槽深的溝槽。與圖式不同，舉例而言，可鄰近最外下部鰭圖案110形成深溝槽以界定第一主動區ACT1。作為另外一種選擇或另外地，可鄰近最外下部鰭圖案110形成突出圖案以界定第一主動區ACT1。此處，突出圖案的上表面可被下部場絕緣層105覆蓋。
第一上部鰭圖案210可自第一上部半導體基底200突出。舉例而言，第一上部鰭圖案210中的每一者可自第一上部半導體基底200的第一表面200a突出。
第一上部鰭圖案210中的每一者可在第一方向X上延伸。第一上部鰭圖案210中的每一者可包括在第一方向X上延伸的長邊及在第二方向Y上延伸的短邊。
在根據一些示例性實施例的半導體裝置的說明中，下部鰭圖案110及第一上部鰭圖案210被闡述為在第一方向X上延伸。然而，示例性實施例並非僅限於此，且下部鰭圖案110與第一上部鰭圖案210亦可在不同的方向上延伸。作為實例，下部鰭圖案110可在第一方向X上延伸且第一上部鰭圖案可在第二方向Y上延伸。作為實例，下部鰭圖案110可在第二方向Y上延伸且第一上部鰭圖案210可在第一方向X上延伸。
可在第一上部半導體基底200的第一表面200a上形成上部場絕緣層205。上部場絕緣層205可部分地覆蓋第一上部鰭圖案210中的每一者的側壁。
下部鰭圖案110及第一上部鰭圖案210中的每一者可包含元素半導體材料，例如矽或鍺。作為另外一種選擇或另外地，下部鰭圖案110及第一上部鰭圖案210中的每一者可包括化合物半導體，例如IV-IV族化合物半導體或III-V族化合物半導體。IV-IV族化合物半導體可為或可包括，例如，包含碳（C）、矽（Si）、鍺（Ge）及錫（Sn）中的兩者或更多者的二元化合物或三元化合物或者藉由利用IV族元素對二元化合物或三元化合物進行摻雜而獲得的化合物。III-V族化合物半導體可為或可包括，例如，由與磷（P）、砷（As）及銻（Sb）（即，V族元素）中的一者結合的鋁（Al）、鎵（Ga）及銦（In）（即，III族元素）中的至少一者構成的二元化合物、三元化合物或四元化合物。
下部場絕緣層105及上部場絕緣層205中的每一者可包括例如氧化矽層、氮化矽層或氮氧化矽層中的至少一者。
在圖3及圖4中，在第一主動區ACT1中設置有四個下部鰭圖案110及三個第一上部鰭圖案210，但示例性實施例並非僅限於此。另外，設置於第一主動區ACT1中的下部鰭圖案110的數目與第一上部鰭圖案210的數目是不同的，但示例性實施例並非僅限於此。
在圖2中，第一上部鰭圖案210的短側在沿第二方向Y的線上對準。然而，此僅為用於易於說明的實例，且示例性實施例並非僅限於此實例。
若第一上部半導體基底200是例如SOI基底，則第一上部半導體基底200可具有其中基礎半導體基底（base semiconductor substrate）、在基礎半導體基底上的絕緣層（例如，埋入式氧化物層）以及在絕緣層上的第一上部鰭圖案210被依序設置（例如，堆疊）的形狀。
作為另外一種選擇，若第一上部鰭圖案210是使用SOI基底形成，則第一上部半導體基底200可為或可包括絕緣層，而非半導體層。
若在第一上部半導體基底200接合至下部半導體基底100的製作過程期間，將第一上部半導體基底200的設置於第一上部鰭圖案210之下的一些部分全部被移除，則僅第一上部鰭圖案210可保留於下部層間絕緣膜190上。
下部閘極結構120及120_1可在下部場絕緣層105上在第二方向Y上延伸。下部閘極結構120及120_1可分別設置於下部鰭圖案110上以與下部鰭圖案110交叉。下部閘極結構120及120_1可包括與下部鰭圖案110的端部交叉的虛擬下部閘極結構120_1及不與下部鰭圖案110的端部交叉的下部閘極結構120。
下部閘極結構120及120_1中的每一者可包括下部閘極間隔件140、下部閘極絕緣層135、下部閘極電極130及/或下部頂蓋圖案145。下部閘極絕緣層135可沿下部鰭圖案110的輪廓以及下部閘極間隔件140的側壁形成。下部閘極電極130可形成於下部閘極絕緣層135上。下部頂蓋圖案145可形成於下部閘極電極130上且設置於下部閘極間隔件140之間。
下部閘極電極130可包括在第二方向Y上延伸的長側壁130a以及在第一方向X上延伸的短側壁130b。下部閘極間隔件140可設置於下部閘極電極130的長側壁130a上以及下部閘極電極130的短側壁130b上。在下部閘極電極130的長側壁130a上的下部閘極間隔件140可包含與在下部閘極電極130的短側壁130b上的下部閘極間隔件140相同的材料或不同的材料。
第一上部閘極結構220可在上部場絕緣層205上在第二方向Y上延伸。第一上部閘極結構220可設置於第一上部鰭圖案210上以與第一上部鰭圖案210交叉。第一上部閘極結構220可設置於與下部半導體基底100的第一主動區ACT1交疊的位置處。第一上部閘極結構220可設置於第一上部半導體基底200的第一表面200a上。
第一上部閘極結構220中的每一者或至少一些可包括上部閘極間隔件240、上部閘極絕緣層235、上部閘極電極230以及上部頂蓋圖案245。上部閘極絕緣層235可沿第一上部鰭圖案210的輪廓以及上部閘極間隔件240的側壁形成。上部閘極電極230可形成於上部閘極絕緣層235上。上部頂蓋圖案245可形成於上部閘極電極230上且設置於上部閘極間隔件240之間。
上部閘極電極230可包括在第二方向Y上延伸的長側壁230a及在第一方向X上延伸的短側壁230b。上部閘極間隔件240可設置於上部閘極電極230的長側壁230a上。上部閘極間隔件240不設置於上部閘極電極230的短側壁230b上。上部閘極電極230的短側壁230b與第一上部半導體基底200的側壁200s可在第一上部半導體基底200的厚度方向上並排地排列。上部閘極電極230的短側壁230b、上部場絕緣層205的側壁以及第一上部半導體基底200的側壁200s可具有連續的輪廓。
在根據一些示例性實施例的半導體裝置中，下部閘極結構120及120_1、第一上部半導體基底200以及第一上部閘極結構220可堆疊（例如，依序設置）於下部半導體基底100上。
下部閘極絕緣層135及上部閘極絕緣層235中的每一者可包括高介電常數絕緣層。高介電常數絕緣層可包含具有較氧化矽層高的介電常數的高介電材料。下部閘極絕緣層135及上部閘極絕緣層235中的每一者可包含以下中的一或多者：氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅。
下部閘極電極130及上部閘極電極230中的每一者可包含例如以下中的至少一者：氮化鈦（TiN）、碳化鉭（TaC）、氮化鉭（TaN）、氮化鈦矽（TiSiN）、氮化鉭矽（TaSiN）、氮化鉭鈦（TaTiN）、氮化鈦鋁（TiAlN）、氮化鉭鋁（TaAlN）、氮化鎢（WN）、釕（Ru）、鈦鋁（TiAl）、碳氮化鈦鋁（TiAlC-N）、碳化鈦鋁（TiAlC）、碳化鈦（TiC）、碳氮化鉭（TaCN）、鎢（W）、鋁（Al）、銅（Cu）、鈷（Co）、鈦（Ti）、鉭（Ta）、鎳（Ni）、鉑（Pt）、鎳鉑（Ni-Pt）、鈮（Nb）、氮化鈮（NbN）、碳化鈮（NbC）、鉬（Mo）、氮化鉬（MoN）、碳化鉬（MoC）、碳化鎢（WC）、銠（Rh）、鈀（Pd）、銥（Ir）、鋨（Os）、銀（Ag）、金（Au）、鋅（Zn）、釩（V）或其組合。
下部閘極間隔件140及上部閘極間隔件240可包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO2 ）或碳氮氧化矽（SiOCN）中的至少一者。
下部頂蓋圖案145及上部頂蓋圖案245中的每一者可包含例如氧化矽（SiO2 ）、氮化矽（SiN）、氮氧化矽（SiON）、碳氮化矽（SiCN）及碳氮氧化矽（SiOCN）中的至少一者。
與圖式不同，下部閘極結構120及120_1中的每一者可不包括下部頂蓋圖案145。第一上部閘極結構220中的每一者可不包括上部頂蓋圖案245。
在圖2中，第一上部閘極結構220的短邊（亦即，上部閘極電極230的短側壁230b）被示出為在沿第一方向X的線上對準。然而，此僅為用於易於說明的實例，且示例性實施例並非僅限於此實例。
在圖3中，第一上部閘極結構220不會與下部閘極結構120錯位（misalign）。然而，此僅為用於易於說明的實例，且示例性實施例並非僅限於此實例。
下部源極/汲極區150可設置於下部閘極結構120及120_1的至少一側上。下部源極/汲極區150可設置於下部閘極結構120之間。下部源極/汲極區150可形成於下部鰭圖案110上。
第一上部源極/汲極區250及250_1可設置於第一上部閘極結構220的至少一側上。第一上部源極/汲極區250及250_1可形成於第一上部鰭圖案210上。
第一上部源極/汲極區250及250_1可包括第一上部源極/汲極區250以及第一切割上部源極/汲極區250_1。第一上部源極/汲極區250可設置於第一上部閘極結構220之間。第一切割上部源極/汲極區250_1可形成於第一上部鰭圖案210的端部處。第一切割上部源極/汲極區250_1中的每一者可包括在第一上部半導體基底200的厚度方向上延伸的切割表面250_1s。第一切割上部源極/汲極區250_1的切割表面250_1s、第一上部鰭圖案210的短側壁以及第一上部半導體基底200的側壁200s可具有連續的輪廓。
第一上部閘極結構220以及第一上部源極/汲極區250及250_1可不設置於下部半導體基底100的場區FA（參見圖1）上。
在圖5中，下部源極/汲極區150彼此間隔開，且第一上部源極/汲極區250彼此間隔開。然而，此僅為用於易於說明的實例，且示例性實施例並非僅限於此實例。下部源極/汲極區150中的一些亦可連接至彼此，且第一上部源極/汲極區250中的一些亦可連接至彼此。
在圖3中，第一上部源極/汲極區250的底表面被示出為較第一上部半導體基底200的第一表面200a高，但示例性實施例並非僅限於此。第一上部源極/汲極區250的底表面亦可位於與第一上部半導體基底200的第一表面200a相同的水平高度處，或可位於低於第一上部半導體基底200的第一表面200a。
可沿下部半導體基底100的上表面形成下部蝕刻停止層155。下部蝕刻停止層155可沿下部場絕緣層105的上表面及下部源極/汲極區150的輪廓形成。下部蝕刻停止層155可沿下部閘極結構120及120_1的側壁形成。
上部蝕刻停止層255可沿第一上部半導體基底200的第一表面200a延伸。上部蝕刻停止層255可沿上部場絕緣層205的上表面及第一上部源極/汲極區250的上表面的輪廓形成。上部蝕刻停止層255可沿第一上部閘極結構220的側壁形成。
上部蝕刻停止層255不形成於第一切割上部源極/汲極區250_1的切割表面250_1s、第一上部鰭圖案210的短側壁以及第一上部半導體基底200的側壁200s上。上部蝕刻停止層255可不在第一方向X上較第一上部半導體基底200的側壁200s更為突出。上部蝕刻停止層255不在第一方向X上較第一切割上部源極/汲極區250_1的切割表面250_1s更為突出。
上部蝕刻停止層255可設置於下部半導體基底100的第一主動區ACT1上。上部蝕刻停止層255可不設置於下部半導體基底100的場區FA（參見圖1）上。
下部蝕刻停止層155及上部蝕刻停止層255可包含例如氧化矽（SiO2 ）、氮化矽（SiN）、氮氧化矽（SiON）、碳氮化矽（SiCN）及/或碳氮氧化矽（SiOCN）中的至少一者。
下部層間絕緣膜190可形成於下部半導體基底100上。下部層間絕緣膜190可覆蓋下部閘極結構120及120_1以及下部源極/汲極區150。下部層間絕緣膜190可形成於下部蝕刻停止層155上。下部層間絕緣膜190可包括形成為在製作過程期間接合第一上部半導體基底200與下部半導體基底100的接合絕緣層（bonding insulating layer）201（參見圖27）。
第一上部半導體基底200可設置於下部層間絕緣膜190上。下部層間絕緣膜190的上表面可面對第一上部半導體基底200的第二表面200b。
可在下部層間絕緣膜190上形成上部層間絕緣膜290。上部層間絕緣膜290可覆蓋第一上部半導體基底200的側壁200s。上部層間絕緣膜290可覆蓋第一上部閘極結構220以及第一上部源極/汲極區250及250_1。
下部層間絕緣膜190及上部層間絕緣膜290中的每一者可包含但不限於以下中的至少一者：氧化矽、氮化矽、氮氧化矽、可流動氧化物（flowable oxide，FOX）、tonen矽氮烷（tonen silazen，TOSZ）、未經摻雜的矽石玻璃（undoped silica glass，USG）、硼矽石玻璃（borosilica glass，BSG）、磷矽石玻璃（phosphosilica glass，PSG）、硼磷矽石玻璃（borophosphosilica glass，BPSG）、電漿增強型原矽酸四乙酯（plasma enhanced tetraethylorthosilicate，PETEOS）、氟矽酸鹽玻璃（fluoride silicate glass，FSG）、摻雜有碳的氧化矽（carbon doped silicon oxide，CDO）、乾凝膠（xerogel）、氣凝膠（aerogel）、非晶氟化碳、有機矽酸鹽玻璃（organo silicate glass，OSG）、派瑞林（parylene）、雙-苯並環丁烯（bis-benzocyclobutenes，BCB）、SiLK、聚醯亞胺及/或多孔聚合物材料。
形成於下部半導體基底100上的下部電晶體中的至少一者可連接至形成於第一上部半導體基底200上的電晶體中的至少一者。第一上部閘極結構220中的至少一者可連接至下部閘極結構120及120_1中的至少一者及/或下部源極/汲極區150中的至少一者。第一上部源極/汲極區250及250_1中的至少一者可連接至下部閘極結構120及120_1中的至少一者或下部源極/汲極區150中的至少一者。
在以下說明中，將闡述其中第一上部閘極結構220連接至下部閘極結構120，且第一上部源極/汲極區250連接至下部源極/汲極區150的情形。然而，此僅為用於易於說明的實例，且示例性實施例並非僅限於此實例。
下部源極/汲極接觸件170可接觸下部源極/汲極區150。下部源極/汲極接觸件170可形成於下部源極/汲極區150上。
可在下部源極/汲極接觸件170上形成第一下部接地接墊（first lower landing pad）171。第一下部接地接墊171可接觸下部源極/汲極接觸件170。
下部源極/汲極接觸件170及第一下部接地接墊171可形成於下部層間絕緣膜190中。
下部閘極接觸件175可接觸下部閘極電極130。下部閘極接觸件175可形成於下部閘極電極130上。
可在下部閘極接觸件175上形成第二下部接地接墊176。第二下部接地接墊176可接觸下部閘極接觸件175。
下部閘極接觸件175及第二下部接地接墊176可形成於下部層間絕緣膜190中。
上部源極/汲極連接接觸件270及上部閘極連接接觸件275中的每一者可穿過第一上部半導體基底200。上部源極/汲極連接接觸件270及上部閘極連接接觸件275中的每一者可形成於下部半導體基底100與第一上部半導體基底200彼此交疊的位置處。
上部源極/汲極連接接觸件270及上部閘極連接接觸件275中的每一者可連接至一或多個電晶體。
上部源極/汲極連接接觸件270可穿過第一上部半導體基底200以直接連接至第一下部接地接墊171。上部源極/汲極連接接觸件270可經由第一下部接地接墊171電性連接至下部源極/汲極接觸件170。
上部源極/汲極連接接觸件270可連接至第一上部源極/汲極區250中的至少一者。由於上部電晶體包括第一上部源極/汲極區250，因此上部源極/汲極連接接觸件270可電性連接上部電晶體與下部電晶體。上部源極/汲極連接接觸件270可將至少一個第一上部源極/汲極區250連接至下部電晶體。
上部源極/汲極連接接觸件270可形成於第一連接接觸孔270h中。上部源極/汲極連接接觸件270可填充第一連接接觸孔270h。舉例而言，第一連接接觸孔270h可形成於第一上部鰭圖案210、第一上部半導體基底200以及下部層間絕緣膜190中。
當上部源極/汲極連接接觸件270被形成為連接至至少兩個第一上部源極/汲極區250時，上部源極/汲極連接接觸件270可如圖2所示形成於與第一上部鰭圖案210交疊的位置處。作為另外一種選擇，與圖2不同，上部源極/汲極連接接觸件270可形成於不與第一上部鰭圖案210及第一上部閘極結構220交疊的位置處。
上部閘極連接接觸件275可穿過第一上部半導體基底200以直接連接至第二下部接地接墊176。上部閘極連接接觸件275可經由第二下部接地接墊176電性連接至下部閘極接觸件175。
上部閘極連接接觸件275可連接至上部閘極電極230中的至少一者。由於上部電晶體包括上部閘極電極230，因此上部閘極連接接觸件275可電性連接上部電晶體與下部電晶體。上部閘極連接接觸件275可將至少一個上部閘極電極230連接至下部電晶體。
上部閘極連接接觸件275可形成於第二連接接觸孔275h中。上部閘極連接接觸件275可填充第二連接接觸孔275h。舉例而言，第二連接接觸孔275h可形成於第一上部閘極結構220、第一上部半導體基底200以及下部層間絕緣膜190中。
下部閘極接觸件175、下部源極/汲極接觸件170、第一下部接地接墊171、第二下部接地接墊176、上部閘極連接接觸件275以及上部源極/汲極連接接觸件270中的每一者或至少一者可包含例如以下中的至少一者：鉭（Ta）、氮化鉭（TaN）、鈦（Ti）、氮化鈦（TiN）、氮化鎢（WN）、碳氮化鎢（WCN）、鎢（W）、鈷（Co）、釕（Ru）、鉬（Mo）、鎳（Ni）、鋁（Al）、銅（Cu）及/或經摻雜的多晶矽。下部閘極接觸件175、下部源極/汲極接觸件170、第一下部接地接墊171、第二下部接地接墊176、上部閘極連接接觸件275以及上部源極/汲極連接接觸件270中的每一者或至少一者可包含不同的材料。與圖式不同，在下部源極/汲極接觸件170與下部源極/汲極區150之間亦可形成矽化物層（silicide layer）。
與圖式不同，亦可在上部閘極連接接觸件275及上部源極/汲極連接接觸件270上形成連接至上部閘極連接接觸件275及上部源極/汲極連接接觸件270的配線結構。
在圖式中，示出一個上部閘極連接接觸件275及一個上部源極/汲極連接接觸件270。然而，此僅為用於易於說明的實例，且示例性實施例並非僅限於此實例。
圖6及圖7示出根據一些示例性實施例的半導體裝置。為易於說明，將主要集中於以上參照圖3至圖5所闡述的一些示例性實施例的不同之處對當前實施例進行闡述。
參照圖6及圖7，根據一些示例性實施例的半導體裝置可更包括第一配線結構180及第二配線結構185，第一配線結構180及第二配線結構185二者皆形成於下部層間絕緣膜190中。
第一配線結構180及第二配線結構185可設置於下部半導體基底100與第一上部半導體基底200之間。第一配線結構180及第二配線結構185中的每一者可包括形成於多個金屬水平（metal level）處的配線及/或通孔。
第一配線結構180可連接至下部源極/汲極接觸件170。第一配線結構180可連接至上部源極/汲極連接接觸件270。
第一配線結構180可電性連接下部源極/汲極接觸件170與上部源極/汲極連接接觸件270。第一配線結構180可電性連接上部電晶體的第一上部源極/汲極區250與下部電晶體的下部源極/汲極區150。
第二配線結構185可連接至下部閘極接觸件175。第二配線結構185可連接至上部閘極連接接觸件275。
第二配線結構185可電性連接下部閘極接觸件175與上部閘極連接接觸件275。第二配線結構185可電性連接上部電晶體的上部閘極電極230與下部電晶體的下部閘極電極130。
在第一配線結構180及第二配線結構185中，形成於同一金屬水平（metal level）處的配線及通孔可（例如，藉由雙鑲嵌製程（dual damascene process））同時形成。
圖8及圖9示出根據一些示例性實施例的半導體裝置。為易於說明，將主要集中於以上參照圖3至圖5所闡述的一些示例性實施例的不同之處對當前實施例進行闡述。
參照圖8及圖9，在根據一些示例性實施例的半導體裝置中，上部蝕刻停止層255可與第一上部半導體基底200的第二表面200b平行地形成。
上部蝕刻停止層255可沿第一上部閘極結構220的上表面延伸。上部層間絕緣膜290的一部分可夾置於上部蝕刻停止層255與第一上部源極/汲極區250及250_1中的每一者之間。
圖10是根據一些示例性實施例的半導體裝置的示意性佈局圖。圖11是沿圖10所示線B-B’截取的剖視圖。為易於說明，將主要集中於以上參照圖2至圖5所闡述的一些示例性實施例的不同之處對當前實施例進行闡述。
作為參考，圖10是圖1所示區P的放大圖。
參照圖10及圖11，在根據一些示例性實施例的半導體裝置中，上部閘極連接接觸件275可形成於上部層間絕緣膜290及下部層間絕緣膜190中。上部源極/汲極連接接觸件270可穿過第一上部半導體基底200。
上部閘極連接接觸件275不穿過第一上部半導體基底200。上部閘極連接接觸件275可設置於下部半導體基底100的不與第一上部半導體基底200交疊的上表面上。上部閘極連接接觸件275可形成於第一上部半導體基底200與下部半導體基底100不交疊的位置處。
上部閘極連接接觸件275可藉由上部連接線276及上部閘極接觸件277電性連接至上部閘極電極230。
與圖式不同，舉例而言，上部閘極連接接觸件275可穿過第一上部半導體基底200，且上部源極/汲極連接接觸件270可不穿過第一上部半導體基底200。
作為另外一種選擇，舉例而言，上部閘極連接接觸件275及上部源極/汲極連接接觸件270中的每一者可不穿過第一上部半導體基底200。上部閘極連接接觸件275及上部源極/汲極連接接觸件270可形成於第一上部半導體基底200與下部半導體基底100不交疊的位置處。
圖12至圖14示出根據一些示例性實施例的半導體裝置。為易於說明，將主要集中於以上參照圖3至圖5所闡述的一些示例性實施例的不同之處對當前實施例進行闡述。
參照圖12至圖14，在根據一些示例性實施例的半導體裝置中，下部閘極結構120及120_1以及第一上部閘極結構220可設置於下部半導體基底100與第一上部半導體基底200之間。
下部源極/汲極區150以及第一上部源極/汲極區250及250_1亦可設置於下部半導體基底100與第一上部半導體基底200之間。
舉例而言，第一上部半導體基底200的第一表面200a可面對下部半導體基底100。第一上部鰭圖案210可自第一上部半導體基底200朝下部半導體基底100突出。
上部源極/汲極連接接觸件270可依序穿過第一上部半導體基底200、第一上部鰭圖案210及第一上部源極/汲極區250。因此，上部源極/汲極連接接觸件270可直接連接至第一下部接地接墊171。
上部閘極連接接觸件275可依序穿過第一上部半導體基底200、上部場絕緣層205及第一上部閘極結構220。因此，上部閘極連接接觸件275可直接連接至第二下部接地接墊176。
在圖12中，在第一上部閘極結構220的製作期間形成的插入絕緣層（insertion insulating layer）及上部蝕刻停止層255可設置於下部層間絕緣膜190上以及第一上部閘極結構220之間。
圖15是根據一些示例性實施例的半導體裝置的示意性佈局圖。圖16是沿圖15所示線A-A’截取的剖視圖。圖17是沿圖15所示線B-B’截取的剖視圖。圖18是沿圖15所示線C-C’截取的剖視圖。為易於說明，將主要集中於以上參照圖2及圖12至圖14所闡述的一些示例性實施例的不同之處對當前實施例進行闡述。
作為參考，圖15是圖1所示區P的放大圖。
參照圖15至圖18，在根據一些示例性實施例的半導體裝置中，多個第一上部鰭圖案210中的至少一者可在第一方向X上較第一上部半導體基底200的側壁200s更為突出。
多個第一上部閘極結構220中的至少一者可在第二方向Y上較第一上部半導體基底200的側壁200s更為突出。
第一上部鰭圖案210中的每一者的一部分可在橫向上較第一上部半導體基底200的側壁200s更為突出。第一上部閘極結構220中的每一者的一部分可在橫向上較第一上部半導體基底200的側壁200s更為突出。
與第一上部鰭圖案210一樣，第一切割上部源極/汲極區250_1中的每一者的一部分可在第一方向上X上較第一上部半導體基底200的側壁200s更為突出。此處，上部蝕刻停止層255的一部分可在橫向上較第一上部半導體基底200的側壁200s更為突出。
與圖式不同，第一上部鰭圖案210可不在第一方向X上較第一上部半導體基底200的側壁200s更為突出。作為另外一種選擇，第一上部閘極結構220可不在第二方向Y上較第一上部半導體基底200的側壁200s更為突出。
圖19是根據一些示例性實施例的半導體裝置的示意性佈局圖。圖20是沿圖19所示線D-D’截取的剖視圖。為易於說明，將主要集中於以上參照圖2至圖5所闡述的一些示例性實施例的不同之處對當前實施例進行闡述。
參照圖19及圖20，在根據一些示例性實施例的半導體裝置中，可在第一上部半導體基底200上設置第一虛擬上部間隔件240_1。
第一虛擬上部間隔件240_1、每一第一上部鰭圖案210的短側壁及第一上部半導體基底200的側壁200s（例如，在第二方向Y上延伸的側壁）可在第一上部半導體基底200的厚度方向上對準。第一切割上部源極/汲極區250_1可不形成於第一上部半導體基底200的上面形成有第一虛擬上部間隔件240_1的一側上。第一虛擬上部間隔件240_1可為第一上部閘極結構220的一部分。
可在第二上部半導體基底300上設置第二虛擬上部間隔件340_1，第二上部半導體基底300與第一上部半導體基底200的第一側相鄰地設置。第二虛擬上部間隔件340_1可設置於在第二上部半導體基底300上形成的每一第二上部鰭圖案310上。
第二虛擬上部間隔件340_1可面對第一虛擬上部間隔件240_1。可在第二虛擬上部間隔件340_1與第一虛擬上部間隔件240_1之間、每一第一上部鰭圖案210的短側壁與每一第二上部鰭圖案310的短側壁之間以及第一上部半導體基底200與第二上部半導體基底300之間設置上部層間絕緣膜290。
形成於每一第二上部鰭圖案310上的第二上部源極/汲極區350可與第一上部源極/汲極區250一起沿第一方向X排列。
在圖20中，第一切割上部源極/汲極區250_1不形成於第一上部半導體基底200的第一側上，而形成於第一上部半導體基底200的另一側（例如，第二側）上。然而，示例性實施例並非僅限於此。第一切割上部源極/汲極區250_1亦可不形成於第一上部半導體基底200的第二側上。在示例性實施例中，第一虛擬上部間隔件240_1可設置於鄰近第一上部半導體基底200的第二側的邊界。
在製作過程中，可藉由移除至少一個預上部閘極結構（pre-upper gate structure）220p（參見圖25）的閘極電極以及上部半導體基底200p來形成第一上部半導體基底200及第二上部半導體基底300。
圖21是根據一些示例性實施例的半導體裝置的示意性佈局圖。圖22是沿圖21所示線E-E’截取的剖視圖。為易於說明，將主要集中於以上參照圖2至圖5所闡述的一些示例性實施例的不同之處對當前實施例進行闡述。
參照圖21及圖22，在根據一些示例性實施例的半導體裝置中，第一上部半導體基底200的側壁200s（例如，在第二方向Y上延伸的側壁）、每一第一上部鰭圖案210的短側壁以及第一上部閘極結構220的側壁可在第一上部半導體基底200的厚度方向上對準。
第一切割上部源極/汲極區250_1可不形成於第一上部半導體基底200的一側上。
與第一上部半導體基底200的一側相鄰地設置的第二上部半導體基底300的側壁可在第二上部半導體基底300的厚度方向上與每一第二上部鰭圖案310的側壁及第二上部閘極結構320的側壁對準。
第二上部閘極結構320可面對第一上部閘極結構220。可在第一上部閘極結構220與第二上部閘極結構320之間、每一第一上部鰭圖案210的短側壁與每一第二上部鰭圖案310的短側壁之間以及第一上部半導體基底200與第二上部半導體基底300之間設置上部層間絕緣膜290。
形成於每一第二上部鰭圖案310上的第二上部源極/汲極區350可與第一上部源極/汲極區250一起沿第一方向X排列。
在製作過程中，可藉由移除預上部閘極結構220p（參見圖25）與上部半導體基底200p之間的預上部鰭圖案210p（參見圖26）來形成第一上部半導體基底200及第二上部半導體基底300。
在圖1至圖22中，在下部半導體基底100上堆疊有一個第一上部半導體基底200。然而，示例性實施例並非僅限於此。舉例而言，亦可在第一上部半導體基底200上堆疊包括另一閘極結構的半導體基底。
圖23至圖30是用於闡釋根據一些示例性實施例的製作半導體裝置的方法的步驟的視圖。
作為參考，圖23可為下部半導體基底100的區的佈局圖，更具體而言，為圖1所示第一主動區ACT1的佈局圖。圖24是沿圖23所示線F-F’截取的剖視圖。圖25可為上部半導體基底200p的區域的佈局圖。圖26是沿圖25所示線G-G’截取的剖視圖。圖30是沿圖29所示線H-H’截取的剖視圖。
參照圖23及圖24，可在下部半導體基底100上形成多個下部電晶體。
下部電晶體可包括多個下部鰭圖案110、多個下部閘極結構120及120_1以及多個下部源極/汲極區150。下部電晶體可分別形成於下部鰭圖案110與下部閘極結構120交叉的位置處。
下部鰭圖案110可在第一方向X上延伸。下部閘極結構120及120_1可在第二方向Y上延伸。
可在下部半導體基底100上形成下部層間絕緣膜190以覆蓋下部閘極結構120及120_1以及下部源極/汲極區150。
可於下部層間絕緣膜190中形成連接至下部源極/汲極區150的下部源極/汲極接觸件170及第一下部接地接墊171。
下部層間絕緣膜190可藉由多個製程而不是藉由一個製程形成。舉例而言，在形成下部層間絕緣膜190的一部分之後，可形成下部源極/汲極接觸件170及第一下部接地接墊171。接著，可形成下部層間絕緣膜190的其餘部分。
下部電晶體、下部源極/汲極接觸件170以及第一下部接地接墊171可形成於下部半導體基底100上的下部元件區115中。
參照圖25及圖26，可在上部半導體基底200p上形成多個上部電晶體。
上部電晶體可包括多個預上部鰭圖案210p、多個預上部閘極結構220p以及多個第一上部源極/汲極區250。上部電晶體可分別形成於預上部鰭圖案210p與預上部閘極結構220p交叉的位置處。
在上部半導體基底200p上，預上部鰭圖案210p可在第一方向X上延伸。預上部閘極結構220p可在第二方向Y上延伸。
預上部鰭圖案210p及預上部閘極結構220p中的任一者或者二者可有規律地排列於上部半導體基底200p上。舉例而言，預上部鰭圖案210p在Y方向上可以恆定節距P1排列，及/或預上部閘極結構220p在X方向上可以恆定節距P2排列。在Y方向上的恆定節距P1可相同於或不同於在X方向上的恆定節距P2。
可在上部半導體基底200p上形成預上部層間絕緣膜291。
上部電晶體可形成於上部半導體基底200p上的上部元件區215中。
參照圖27，可將上部半導體基底200p接合至支撐基底50。
上部元件區215可放置於上部半導體基底200p與支撐基底50之間。
接著，可移除上部半導體基底200p的至少一部分以減小上部半導體基底200p的厚度。
舉例而言，可部分地移除上部半導體基底200p以留下上部半導體基底200p的在上部元件區215之下的一部分。作為另外一種選擇，可移除除了上部元件區215之外的整個上部半導體基底200p。
在上部半導體基底200p的厚度減小之後，可在上部半導體基底200p的表面上形成接合絕緣層201。
若上部半導體基底200p為SOI基底或包括SOI基底，且在部分地移除上部半導體基底200p期間，SOI基底的埋入式絕緣層被暴露出來，則可不形成接合絕緣層201。
參照圖28，可將下部半導體基底100與上部半導體基底200p接合在一起。
上部半導體基底200p與下部半導體基底100可使用接合絕緣層201（參見圖27）接合。接合絕緣層201成為下部層間絕緣膜190的一部分。
上部半導體基底200p與下部半導體基底100的接合可能會造成預上部閘極結構220p與下部閘極結構120及120_1錯位（misalignment）。然而，由於預上部鰭圖案210p及預上部閘極結構220p在上部半導體基底200p上有規律地形成（例如，形成為具有恆定節距的陣列），因此預上部閘極結構220p與下部閘極結構120、120_1之間的錯位量值可能不大。
舉例而言，所述錯位量值可小於相鄰的下部閘極結構120及120_1的對應的側壁之間的距離的一半。作為另外一種選擇，所述錯位量值可小於相鄰的預上部閘極結構220p的對應的側壁之間的距離的一半。舉例而言，若預上部閘極結構220p形成有恆定節距，則預上部閘極結構220p與下部閘極結構120、120_1之間的錯位可與預上部閘極結構220p的接觸件至多晶（CPP）節距一樣小。
第一閘極結構與第二閘極結構可彼此相鄰。此處，第一閘極結構可包括一個側壁及另一側壁，且第二閘極結構可包括一個側壁及另一側壁。若在面對彼此的第一閘極結構的第一側壁與第二閘極結構的第二側壁之間形成一個源極/汲極區，則第一閘極結構的所述一個側壁及第二閘極結構的所述一個側壁可為對應的側壁。
參照圖29及圖30，可執行第一蝕刻製程以移除預上部閘極結構220p中的一些以及第一上部源極/汲極區250中的一些。另外，可執行第二蝕刻製程以部分地移除上部半導體基底200p。
在第一蝕刻製程及第二蝕刻製程之後，可在與第一主動區ACT1（參見圖2）對應的位置處留下第一上部半導體基底200、多個第一上部閘極結構220、多個第一上部源極/汲極區250以及多個第一上部鰭圖案210。
用於第一蝕刻製程中的遮罩圖案與用於第二蝕刻製程中的遮罩圖案可彼此相同或彼此不同。
藉由第一蝕刻製程，可形成上部閘極電極的短側壁230b，且可形成第一切割上部源極/汲極區250_1的切割表面250_1s。
藉由第二蝕刻製程，可形成第一上部半導體基底200的側壁200s。
接下來，同時參照圖30和圖3，可在下部層間絕緣膜190上形成上部層間絕緣膜290以覆蓋第一上部半導體基底200的側壁200s。
在形成上部層間絕緣膜290之後，可形成上部源極/汲極連接接觸件270。
與圖式不同，可不在上部半導體基底200p上形成包括第一上部鰭圖案210的鰭電晶體。作為另外一種選擇或另外地，可形成平面電晶體。在此種情形中，第一上部半導體基底200可為不具有元件隔離層的半導體基底。此處，在第二方向Y上延伸的第一上部源極/汲極區250可形成於在第二方向Y上延伸的多個第一上部閘極結構220之間。
圖31是用於闡釋根據一些示例性實施例的製作半導體裝置的方法的步驟的視圖。圖31可為在圖23至圖26之後執行的製程。
參照圖31，可藉由將上部元件區215與下部元件區115放置成面對彼此來將下部半導體基底100與上部半導體基底200p接合在一起。
可部分地移除上部半導體基底200p以減小上部半導體基底200p的厚度。
接著，可執行第二蝕刻製程以部分地移除上部半導體基底200p。另外，可執行第一蝕刻製程以移除多個預上部閘極結構220p中的一些以及多個第一上部源極/汲極區250中的一些。
用於第二蝕刻製程中的遮罩圖案與用於第一蝕刻製程中的遮罩圖案可彼此相同或彼此不同。
舉例而言，若用於第二蝕刻製程中的遮罩圖案與用於第一蝕刻製程中的遮罩圖案相同，則可製作例如圖12至圖14所示半導體裝置等半導體裝置。
另舉例而言，若用於第二蝕刻製程中的遮罩圖案與用於第一蝕刻製程中的遮罩圖案彼此不同，則可製作例如圖15至圖18所示半導體裝置等半導體裝置。
上述是對示例性實施例的說明，而不應被視為對示例性實施例的限制。儘管已闡述了幾個示例性實施例，但是此項技術中具有通常知識者將容易地理解，在不實質上背離本揭露的新穎教示內容及優點的條件下，在示例性實施例中可進行許多潤飾。因此，所有此些潤飾均旨在包含於由申請專利範圍所界定的本揭露的範圍內。
50‧‧‧支撐基底 100‧‧‧下部半導體基底 105‧‧‧下部場絕緣層 110‧‧‧下部鰭圖案/最外下部鰭圖案 115‧‧‧下部元件區 120‧‧‧下部閘極結構 120_1‧‧‧下部閘極結構/虛擬下部閘極結構 130‧‧‧下部閘極電極 130a、230a‧‧‧長側壁 130b、230b‧‧‧短側壁 135‧‧‧下部閘極絕緣層 140‧‧‧下部閘極間隔件 145‧‧‧下部頂蓋圖案 150‧‧‧下部源極/汲極區 155‧‧‧下部蝕刻停止層 170‧‧‧下部源極/汲極接觸件 171‧‧‧第一下部接地接墊 175‧‧‧下部閘極接觸件 176‧‧‧第二下部接地接墊 180‧‧‧第一配線結構 185‧‧‧第二配線結構 190‧‧‧下部層間絕緣膜 200‧‧‧第一上部半導體基底 200a‧‧‧第一表面 200b‧‧‧第二表面 200p‧‧‧上部半導體基底 200s‧‧‧側壁 201‧‧‧接合絕緣層 205‧‧‧上部場絕緣層 210‧‧‧第一上部鰭圖案 215‧‧‧上部元件區 210p‧‧‧預上部鰭圖案 220‧‧‧第一上部閘極結構 220p‧‧‧預上部閘極結構 230‧‧‧上部閘極電極 235‧‧‧上部閘極絕緣層 240‧‧‧上部閘極間隔件 240_1‧‧‧第一虛擬上部間隔件 245‧‧‧上部頂蓋圖案 250‧‧‧第一上部源極/汲極區 250_1‧‧‧第一上部源極/汲極區/第一切割上部源極/汲極區 250_1s‧‧‧切割表面 255‧‧‧上部蝕刻停止層 270‧‧‧上部源極/汲極連接接觸件 270h‧‧‧第一連接接觸孔 275‧‧‧上部閘極連接接觸件 275h‧‧‧第二連接接觸孔 276‧‧‧上部連接線 277‧‧‧上部閘極接觸件 290‧‧‧上部層間絕緣膜 291‧‧‧預上部層間絕緣膜 300‧‧‧第二上部半導體基底 310‧‧‧第二上部鰭圖案 320‧‧‧第二上部閘極結構 340_1‧‧‧第二虛擬上部間隔件 350‧‧‧第二上部源極/汲極區 400‧‧‧第三上部半導體基底 500‧‧‧第四上部半導體基底 A-A’、B-B’、C-C’、D-D’、E-E’、F-F’、G-G’、H-H’‧‧‧線 ACT1‧‧‧第一主動區 ACT2‧‧‧第二主動區 ACT3‧‧‧第三主動區 ACT4‧‧‧第四主動區 FA‧‧‧場區 P‧‧‧區 P1‧‧‧恆定節距 P2‧‧‧恆定節距 X‧‧‧方向/第一方向 Y‧‧‧方向/第二方向
結合所附圖式來閱讀以下一些示例性實施例的說明，該些及/或其他態樣將變得顯而易見且更易於理解，在所附圖式中： 圖1是根據一些示例性實施例的半導體裝置的佈局圖（layout view）。 圖2是圖1所示區P的放大圖。 圖3是沿圖2所示線A-A’截取的剖視圖。 圖4是沿圖2所示線B-B’截取的剖視圖。 圖5是沿圖2所示線C-C’截取的剖視圖。 圖6及圖7示出根據一些示例性實施例的半導體裝置。 圖8及圖9示出根據一些示例性實施例的半導體裝置。 圖10是根據一些示例性實施例的半導體裝置的示意性佈局圖。 圖11是沿圖10所示線B-B’截取的剖視圖。 圖12至圖14示出根據一些示例性實施例的半導體裝置。 圖15是根據一些示例性實施例的半導體裝置的示意性佈局圖。 圖16是沿圖15所示線A-A’截取的剖視圖。 圖17是沿圖15所示線B-B’截取的剖視圖。 圖18是沿圖15所示線C-C’截取的剖視圖。 圖19是根據一些示例性實施例的半導體裝置的示意性佈局圖。 圖20是沿圖19所示線D-D’截取的剖視圖。 圖21是根據一些示例性實施例的半導體裝置的示意性佈局圖。 圖22是沿圖21所示線E-E’截取的剖視圖。 圖23至圖30是用於闡釋根據一些示例性實施例的製作半導體裝置的方法的步驟的視圖。 圖31是用於闡釋根據一些示例性實施例的製作半導體裝置的方法的步驟的視圖。
100‧‧‧下部半導體基底
105‧‧‧下部場絕緣層
110‧‧‧下部鰭圖案/最外下部鰭圖案
120‧‧‧下部閘極結構
120_1‧‧‧下部閘極結構/虛擬下部閘極結構
130‧‧‧下部閘極電極
130a、230a‧‧‧長側壁
135‧‧‧下部閘極絕緣層
140‧‧‧下部閘極間隔件
145‧‧‧下部頂蓋圖案
150‧‧‧下部源極/汲極區
155‧‧‧下部蝕刻停止層
170‧‧‧下部源極/汲極接觸件
171‧‧‧第一下部接地接墊
190‧‧‧下部層間絕緣膜
200‧‧‧第一上部半導體基底
200a‧‧‧第一表面
200b‧‧‧第二表面
200s‧‧‧側壁
210‧‧‧第一上部鰭圖案
220‧‧‧第一上部閘極結構
230‧‧‧上部閘極電極
235‧‧‧上部閘極絕緣層
240‧‧‧上部閘極間隔件
245‧‧‧上部頂蓋圖案
250‧‧‧第一上部源極/汲極區
250_1‧‧‧第一上部源極/汲極區/第一切割上部源極/汲極區
250_1s‧‧‧切割表面
255‧‧‧上部蝕刻停止層
270‧‧‧上部源極/汲極連接接觸件
270h‧‧‧第一連接接觸孔
290‧‧‧上部層間絕緣膜
A-A’‧‧‧線

Claims (20)

  1. 一種半導體裝置，包括： 下部半導體基底； 下部閘極結構，在所述下部半導體基底上，所述下部閘極結構包括下部閘極電極； 下部層間絕緣膜，在所述下部半導體基底上，所述下部層間絕緣膜覆蓋所述下部閘極結構； 上部半導體基底，在所述下部層間絕緣膜上； 上部閘極結構，在所述上部半導體基底上；以及 上部層間絕緣膜，在所述下部層間絕緣膜上，所述上部層間絕緣膜覆蓋所述上部半導體基底的側壁， 其中所述上部閘極結構包括在第一方向上延伸的上部閘極電極以及沿所述上部閘極電極的側壁延伸的上部閘極間隔件， 其中所述上部閘極電極包括在所述第一方向上延伸的長側壁以及在第二方向上延伸的短側壁，所述第二方向不同於所述第一方向，且 其中所述上部閘極間隔件在所述上部閘極電極的所述長側壁上而不在所述上部閘極電極的所述短側壁上。
  2. 如申請專利範圍第1項所述的半導體裝置，更包括： 連接接觸件，穿過所述上部半導體基底，其中所述連接接觸件將下部電晶體電性連接至上部電晶體，所述下部電晶體包括所述下部閘極電極且所述上部電晶體包括所述上部閘極電極。
  3. 如申請專利範圍第1項所述的半導體裝置，更包括： 連接接觸件，在所述上部層間絕緣膜中以及所述下部層間絕緣膜中，其中 所述連接接觸件將下部電晶體電性連接至上部電晶體，所述下部電晶體包括所述下部閘極電極，所述上部電晶體包括所述上部閘極電極， 所述連接接觸件在所述下部半導體基底的不與所述上部半導體基底交疊的上表面上。
  4. 如申請專利範圍第1項所述的半導體裝置，其中所述下部閘極結構、所述上部半導體基底以及所述上部閘極結構依序堆疊於所述下部半導體基底上。
  5. 如申請專利範圍第1項所述的半導體裝置，其中所述下部閘極結構以及所述上部閘極結構在所述下部半導體基底與所述上部半導體基底之間。
  6. 如申請專利範圍第5項所述的半導體裝置，其中，在所述第一方向上，所述上部閘極結構的一部分較所述上部半導體基底的所述側壁更為突出。
  7. 如申請專利範圍第1項所述的半導體裝置，更包括： 下部閘極接觸件，接觸所述下部閘極電極； 接地接墊，接觸所述下部閘極接觸件；以及 連接接觸件，連接至上部電晶體，所述上部電晶體包括所述上部閘極電極， 其中所述連接接觸件直接連接至所述接地接墊。
  8. 如申請專利範圍第1項所述的半導體裝置，其中下部電晶體包括所述下部閘極電極且上部電晶體包括所述上部閘極電極， 其中所述下部電晶體包括鰭型場效電晶體（FinFET）、垂直場效電晶體（VFET）、包括奈米線的電晶體、包括奈米片的電晶體或平面電晶體，且 其中所述上部電晶體包括鰭型場效電晶體（FinFET）、垂直場效電晶體（VFET）、包括奈米線的電晶體、包括奈米片的電晶體或平面電晶體。
  9. 一種半導體裝置，包括： 下部半導體基底，包括第一區以及第二區； 下部閘極結構，在所述下部半導體基底上，所述下部閘極結構包括下部閘極電極； 上部半導體基底，在所述第一區的所述下部半導體基底上，所述上部半導體基底包括第一表面以及與所述第一表面相對的第二表面； 多個上部閘極結構，在所述上部半導體基底的所述第一表面上，所述多個上部閘極結構中的每一者包括上部閘極電極； 多個上部源極/汲極區，在所述上部閘極結構中的每一相應的一個上部閘極結構的至少一側上；以及 蝕刻停止層，沿所述上部半導體基底的所述第一表面延伸， 其中所述蝕刻停止層在所述下部半導體基底的所述第一區上。
  10. 如申請專利範圍第9項所述的半導體裝置，其中所述蝕刻停止層不在所述下部半導體基底的所述第二區上。
  11. 如申請專利範圍第9項所述的半導體裝置，其中所述蝕刻停止層沿所述源極/汲極區的上表面延伸。
  12. 如申請專利範圍第9項所述的半導體裝置，其中所述多個上部源極/汲極區中的至少一者包括在所述上部半導體基底的厚度方向上延伸的切割表面，且所述蝕刻停止層不在所述切割表面上。
  13. 如申請專利範圍第9項所述的半導體裝置，其中所述上部閘極結構中的每一者包括閘極間隔件，所述上部閘極電極包括在第一方向上延伸的長側壁以及在第二方向上延伸的短側壁，所述第二方向不同於所述第一方向，所述閘極間隔件在所述上部閘極電極的所述長側壁上，且所述閘極間隔件不在所述上部閘極電極的所述短側壁上。
  14. 一種半導體裝置，包括： 下部半導體基底，包括第一區以及在所述第一區周圍界定的第二區； 多個下部電晶體，在所述下部半導體基底中，所述多個下部電晶體包括多個下部閘極結構以及多個下部源極/汲極區，所述多個下部閘極結構在第一方向上延伸，且所述多個下部源極/汲極區在所述多個下部閘極結構之間； 下部層間絕緣膜，在所述下部半導體基底上，所述下部層間絕緣膜覆蓋所述多個下部閘極結構以及所述多個下部源極/汲極區； 上部半導體基底，在所述第一區的所述下部層間絕緣膜上； 上部層間絕緣膜，在所述下部層間絕緣膜上，所述上部層間絕緣膜覆蓋所述上部半導體基底的側壁； 多個上部電晶體，在所述上部半導體基底中，所述多個上部電晶體在與所述下部半導體基底的所述第一區交疊的位置處，所述多個上部電晶體包括多個上部閘極結構以及多個上部源極/汲極區，所述多個上部閘極結構在所述第一方向上延伸，且所述多個上部源極/汲極區在所述多個上部閘極結構之間； 第一連接接觸件，將所述多個上部閘極結構中的至少一者連接至所述多個下部電晶體中的至少一者；以及 第二連接接觸件，將所述多個上部源極/汲極區中的至少一者連接至所述多個下部電晶體中的至少一者， 其中所述第一連接接觸件以及所述第二連接接觸件中的至少一者穿過所述上部半導體基底。
  15. 如申請專利範圍第14項所述的半導體裝置，其中所述多個上部閘極結構中的每一者包括上部閘極電極以及沿所述上部閘極電極的側壁延伸的閘極間隔件，其中 所述上部閘極電極包括在所述第一方向上延伸的長側壁以及在第二方向上延伸的短側壁，所述第二方向不同於所述第一方向，且 所述閘極間隔件在所述上部閘極電極的所述長側壁上而不在所述上部閘極電極的所述短側壁上。
  16. 如申請專利範圍第14項所述的半導體裝置，其中所述多個上部源極/汲極區中的至少一者包括在所述上部半導體基底的厚度方向上延伸的切割表面。
  17. 如申請專利範圍第14項所述的半導體裝置，其中所述多個下部閘極結構、所述上部半導體基底以及所述多個上部閘極結構依序堆疊於所述下部半導體基底上。
  18. 如申請專利範圍第14項所述的半導體裝置，其中所述多個下部閘極結構以及所述多個上部閘極結構在所述下部半導體基底與所述上部半導體基底之間。
  19. 如申請專利範圍第14項所述的半導體裝置，其中所述多個上部閘極結構包括在所述上部半導體基底的最外邊緣處的邊界閘極結構， 其中在所述第一方向上延伸的所述邊界閘極結構的側壁與在所述第一方向上延伸的所述上部半導體基底的側壁在所述上部半導體基底的厚度方向上對準。
  20. 如申請專利範圍第14項所述的半導體裝置，更包括： 虛擬間隔件，在所述上部半導體基底上，所述虛擬間隔件平行於所述上部閘極結構， 其中在所述第一方向上延伸的所述虛擬間隔件的側壁與在所述第一方向上延伸的所述上部半導體基底的側壁在所述上部半導體基底的厚度方向上對準。
TW108124366A 2018-08-24 2019-07-10 半導體裝置 TWI851586B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180099413A KR102500943B1 (ko) 2018-08-24 2018-08-24 반도체 장치 및 이의 제조 방법
KR10-2018-0099413 2018-08-24

Publications (2)

Publication Number Publication Date
TW202010135A true TW202010135A (zh) 2020-03-01
TWI851586B TWI851586B (zh) 2024-08-11

Family

ID=

Also Published As

Publication number Publication date
US20200066683A1 (en) 2020-02-27
CN110858581A (zh) 2020-03-03
US11705435B2 (en) 2023-07-18
US20210398948A1 (en) 2021-12-23
US20230307423A1 (en) 2023-09-28
US12009346B2 (en) 2024-06-11
US11139271B2 (en) 2021-10-05
KR20200023056A (ko) 2020-03-04
KR102500943B1 (ko) 2023-02-16

Similar Documents

Publication Publication Date Title
US11037829B2 (en) Semiconductor device and method for fabricating the same
US20230292515A1 (en) Vertical memory devices and methods of manufacturing the same
US10991717B2 (en) Vertical memory devices
CN109427791B (zh) 半导体器件
KR20190112910A (ko) 반도체 장치
KR102647231B1 (ko) 반도체 소자 및 이의 제조방법
KR102500943B1 (ko) 반도체 장치 및 이의 제조 방법
US11616016B2 (en) Semiconductor devices and method of manufacturing the same
KR20190024538A (ko) 매립된 금속 트랙 및 그 형성 방법들
US10861877B2 (en) Vertical memory devices
KR20180137861A (ko) 반도체 장치 및 이의 제조 방법
TW202205675A (zh) 半導體元件
TW202213681A (zh) 積體電路裝置及其製造方法
KR20190141351A (ko) 반도체 장치
TWI851586B (zh) 半導體裝置
US10991620B2 (en) Semiconductor device
US20240179914A1 (en) Semiconductor device
US20240292601A1 (en) Semiconductor device and method for manufacturing the same
US20240282772A1 (en) NFET and PFET with Different Fin Numbers in FinFET Based CFET
KR20230048482A (ko) 반도체 장치 및 그 제조 방법
KR20240059608A (ko) 반도체 장치
KR20230155998A (ko) 반도체 소자 및 반도체 소자의 제조 방법
TW202224186A (zh) 半導體裝置
KR20230001613A (ko) 반도체 패키지
CN115881726A (zh) 半导体结构及其形成方法