KR20230001613A - 반도체 패키지 - Google Patents

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KR20230001613A
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electrodes
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송은석
오경석
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삼성전자주식회사
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Abstract

본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는, 패키지 기판; 상기 패키지 기판 상의 상부 반도체 칩으로서, 상기 상부 반도체 칩은 파워 회로가 형성된 코어 영역 및 로직 회로가 형성된 로직 셀 영역을 포함하는 것; 및 상기 패키지 기판과 상기 상부 반도체 칩 사이에 배치되고, 상기 코어 영역과 수직적으로 중첩된 파워 배선 영역을 포함하는 하부 반도체 칩을 포함하되, 상기 하부 반도체 칩은 집적 회로가 형성된 활성면을 갖는 제1 기판 및 상기 파워 배선 영역 내에서 상기 제1 기판을 관통하는 제1 관통 전극 및 제2 관통 전극을 포함하고, 상기 제1 관통 전극과 상기 제2 관통 전극 사이의 간격은 상기 제1 관통 전극의 폭에 비해 작을 수 있다.

Description

반도체 패키지{semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 관통 전극을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 기판 및 상기 기판 상에 적층된 복수의 반도체 칩을 포함할 수 있다. 반도체 칩은 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함할 수 있다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자 및 그를 포함하는 반도체 패키지를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 집적도가 향상된 반도체 패키지를 제공하는데 있다.
본 발명의 개념에 따른 반도체 패키지는 패키지 기판; 상기 패키지 기판 상의 상부 반도체 칩으로서, 상기 상부 반도체 칩은 파워 회로가 형성된 코어 영역 및 로직 회로가 형성된 로직 셀 영역을 포함하는 것; 및 상기 패키지 기판과 상기 상부 반도체 칩 사이에 배치되고, 상기 코어 영역과 수직적으로 중첩된 파워 배선 영역을 포함하는 하부 반도체 칩을 포함하되, 상기 하부 반도체 칩은 집적 회로가 형성된 활성면을 갖는 제1 기판 및 상기 파워 배선 영역 내에서 상기 제1 기판을 관통하는 제1 관통 전극 및 제2 관통 전극을 포함하고, 상기 제1 관통 전극과 상기 제2 관통 전극 사이의 간격은 상기 제1 관통 전극의 폭에 비해 작을 수 있다.
본 발명의 개념에 따른 반도체 패키지는 패키지 기판; 상기 패키지 기판 상에 파워 배선 영역 및 신호 배선 영역을 포함하는 하부 반도체 칩; 및 상기 하부 반도체 칩 상에 상기 파워 배선 영역과 수직적으로 중첩된 코어 영역을 포함하는 상부 반도체 칩을 포함하되, 상기 하부 반도체 칩은: 제1 기판; 상기 제1 기판 상의 집적 회로; 상기 신호 배선 영역의 제1 기판을 관통하여 상기 집적 회로와 전기적으로 연결되는 신호 관통 전극들; 및 상기 파워 배선 영역의 제1 기판을 관통하여 상기 코어 영역과 상기 패키지 기판을 전기적으로 연결하는 파워 관통 전극들을 포함하고, 상기 파워 관통 전극들 중 서로 인접한 두 파워 관통 전극들 사이의 간격은 상기 신호 관통 배선들 중 서로 인접한 두 신호 관통 전극들 사이의 간격에 비해 작을 수 있다.
본 발명의 개념에 따른 반도체 패키지는 패키지 기판; 상기 패키지 기판 상에 파워 배선 영역 및 신호 배선 영역을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 상에 코어 영역 및 로직 셀 영역을 포함하는 제2 반도체 칩을 포함하되, 상기 파워 배선 영역은 상기 코어 영역과 수직적으로 중첩되고, 상기 제1 반도체 칩은: 제1 기판; 상기 제1 기판 상의 집적 회로; 상기 집적 회로를 덮는 층간 절연막; 상기 층간 절연막 상의 배선층; 상기 신호 배선 영역 내의 신호 관통 전극들로서, 상기 신호 관통 전극들은 제1 기판 및 층간 절연막을 관통하여 상기 배선층과 전기적으로 연결되는 것; 및 상기 파워 배선 영역의 제1 기판을 관통하여 상기 코어 영역과 상기 패키지 기판을 전기적으로 연결하는 파워 관통 전극들을 포함하고, 상기 제2 반도체 칩은: 상기 제1 반도체 칩과 마주하는 활성면 및 상기 활성면과 대향하는 비활성 면을 갖는 제2 기판; 상기 로직 셀 영역의 상기 활성면 상의 로직 트랜지스터; 및 상기 코어 영역의 상기 활성면 상의 파워 트랜지스터를 포함하고, 상기 로직 트랜지스터는 제1 폭을 갖는 제1 게이트 전극을 포함하고, 상기 로직 트랜지스터는 상기 제1 폭에 비해 큰 제2 폭을 갖는 제2 게이트 전극을 포함할 수 있다.
본 발명의 실시예들에 따르면, 관통 전극들의 형성 위치 및 배치 간격을 조정하여 반도체 패키지의 집적도를 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 패키지를 개략적으로 나타낸 블록도이다.
도 3은 본 발명의 실시예들에 따른 제2 반도체 칩을 개략적으로 나타낸 회로도이다.
도 4는 본 발명의 실시예들에 따른 제1 반도체 칩의 제1 기판의 활성면을 위에서 바라본 본 평면도이다.
도 5는 도 4의 A 부분을 확대한 확대 평면도이다.
도 6은 본 발명의 실시예들에 따른 제1 반도체 칩을 설명하기 위한 단면도로, 도 5의 I-I' 선에 대응된다.
도 7은 도 4의 B 부분을 확대한 확대 평면도이다.
도 8은 본 발명의 실시예들에 따른 제1 반도체 칩을 설명하기 위한 단면도로, 도 7의 II-II' 선에 대응된다.
도 9는 제2 반도체 칩의 제2 활성면을 아래에서 바라본 평면도이다.
도 10은 도 9의 C 부분을 확대한 확대 평면도이다
도 11 및 도 12는 각각 도 1의 D 부분 및 E 부분을 확대한 확대 단면도들이다.
도 13 및 도 14는 본 발명의 실시예들에 따른 제1 반도체 칩의 활성면을 나타낸 평면도들로, 제 4의 A 부분과 대응된다.
도 15a 내지 도 15c는 본 발명의 실시예들에 따른 제1 반도체 칩의 활성면을 나타낸 확대 평면도들이다.
도 16은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
이하 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자에 대해 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다. 도 2는 본 발명의 실시예들에 따른 반도체 패키지를 개략적으로 나타낸 블록도이다.
도 1 및 도 2를 참조하면, 반도체 패키지는 패키지 기판(100), 패키지 기판(100) 상에 실장된 제1 반도체 칩(200) 및 제1 반도체 칩(200) 상에 적층된 제2 반도체 칩(300)을 포함할 수 있다. 제1 반도체 칩(200)은 하부 반도체 칩으로 지칭될 수 있고, 제2 반도체 칩(300)은 상부 반도체 칩으로 지칭될 수 있다. 패키지 기판(100)은 제1 반도체 칩(200)이 실장되는 상면(100u) 및 상면(100u)과 대향하는 하면(100l)을 가질 수 있다. 패키지 기판(100)의 상면(100u) 상에 제1 연결 부재들(114)이 배치될 수 있다. 패키지 기판(100)은 제1 연결 부재들(114)을 통하여 제1 반도체 칩(200)과 연결될 수 있다. 패키지 기판(100)의 하면(100l) 상에 외부 연결 부재들(112)이 배치될 수 있다. 패키지 기판(100)은 외부 연결 부재들(112)을 통하여 외부 소자들과 연결될 수 있다. 패키지 기판(100)은 제1 연결 부재들(114)과 외부 연결 부재들(112)을 전기적으로 연결하는 내부 배선들(102)을 가질 수 있다. 내부 배선들(102) 중 일부는 제1 연결 부재들(114)을 서로 전기적으로 연결할 수 있다. 실시예들에 따르면, 패키지 기판(100)은 PCB (printed circuit board)를 포함할 수 있다.
제1 반도체 칩(200)은 제1 기판(210), 제1 기판(210) 상의 제1 배선층(220) 및 제1 기판(210)을 관통하는 관통 전극들(250, 260)을 포함할 수 있다. 제1 기판(210)은 집적 회로들이 형성되는 제1 활성면(210a) 및 제1 활성면(210a)과 대향하는 제1 비활성 면(210b)을 가질 수 있다. 제1 활성면(210a)은 제2 반도체 칩(300)과 마주할 수 있고, 제1 비활성 면(210b)은 패키지 기판(100)과 마주할 수 있다. 제1 반도체 칩(200)은 외부 소자로부터 제1 전원전압(V1)을 제공받아 동작하는 능동 회로(30)를 포함할 수 있다. 능동 회로(30)는, 예컨대, 메모리 회로, 로직 회로 및 이들의 조합 중 하나를 포함할 수 있다. 능동 회로(30)는 집적 회로를 포함할 수 있다. 제1 반도체 칩(200)은 외부 소자로부터 제1 전원 라인(41)을 통하여 제1 전원전압(V1)을 제공받을 수 있다. 제1 전원 라인(41)은 패키지 기판(100)의 내부 배선들(102)을 포함할 수 있다.
제2 반도체 칩(300)은 제2 기판(310) 및 제2 기판(310) 상의 제2 배선층(320)을 포함할 수 있다. 제2 기판(310)은 집적 회로들이 형성되는 제2 활성면(310a) 및 제2 활성면(310a)과 대향하는 제2 비활성 면(310b)을 가질 수 있다. 제2 활성면(310a)은 제1 반도체 칩(200)과 마주할 수 있다. 즉, 제2 반도체 칩(300)은 페이스다운 방식으로 제1 반도체 칩(200) 상에 실장될 수 있다. 제2 반도체 칩(300)은 코어 영역(CR) 및 로직 셀 영역(LCR)을 포함할 수 있다. 제2 반도체 칩(300)은 제2 연결 부재들(116)을 통하여 제1 반도체 칩(200)과 연결될 수 있다.
제2 반도체 칩(300)은 외부 소자로부터 제2 전원전압(V2)을 제공 받아 동작하는 파워 회로(10) 및 로직 회로(20)를 포함할 수 있다. 파워 회로(10)는 제2 반도체 칩(300)은 코어 영역(CR) 내에 배치될 수 있다. 로직 회로(20)는 제2 반도체 칩(300)의 로직 셀 영역(LCR) 내에 배치될 수 있다. 파워 회로(10)는 제1 반도체 칩(200)의 제1 기판(210)을 관통하는 관통 전극들(250)을 통하여 제2 전원 전압(V2)을 제공받을 수 있다. 파워 회로(10)는 게이팅 전압(VG)을 생성하여 로직 회로(20)에 제공할 수 있다. 로직 회로(20)는 파워 회로(10)로부터 게이팅 전압(VG)을 제공받아 동작할 수 있다.
도 3은 본 발명의 실시예들에 따른 제2 반도체 칩을 개략적으로 나타낸 회로도이다.
구체적으로, 도 2 및 도 3을 참조하면, 파워 회로(10)는 제2 전원 전압(V2)을 로직 회로(20)로 선택적으로 제공하거나 차단하는 파워 게이팅 회로(power gating circuit) 일 수 있다. 파워 회로(10)는 턴온 상태일 때, 제2 전원 전압(V2)을 게이팅 전압(VG)으로 공급할 수 있고, 턴오프 상태일 때 제2 전원 전압(V2)의 공급을 차단할 수 있다. 파워 회로(10)는 제2 전원 라인(42)과 로직 회로(20) 사이에 연결되는 파워 트랜지스터(11)를 포함할 수 있다. 파워 트랜지스터(11)는 파워 게이팅 제어 신호(PG)에 따라 턴온 또는 턴오프 될 수 있다.
로직 회로(20)는 파워 회로(10)와 제1 노드(N1) 사이에 연결된 복수 개의 로직 트랜지스터들(21, 23)을 포함할 수 있다. 예컨대, 복수 개의 로직 트랜지스터들(21, 23)은 직렬로 연결된 제1 및 제2 로직 트랜지스터들(21, 23)을 포함할 수 있다. 제1 및 제2 로직 트랜지스터들(21, 23) 각각은 제1 및 제2 제어 신호(CON1, CON2)에 응답하여 동작할 수 있다. 실시예들에 따르면, 로직 트랜지스터들(21, 23)은 표준 셀(Standard cell) 방식으로 설계 및 연결될 수 있다. 따라서, 로직 회로(20)는 표준 셀의 기능에 따라 직렬 또는 병렬로 연결된 세 개 이상의 로직 트랜지스터들(21, 23)을 포함할 수 있다. 예컨대, 로직 회로(20)는 게이팅 전압(VG)을 제공 받아 플립플롭, 래치 및 증폭기 등으로 동작하도록 구성될 수 있다.
도 4는 본 발명의 실시예들에 따른 제1 반도체 칩의 제1 기판의 활성면을 위에서 바라본 평면도이다.
도 1 및 도 4를 참조하면, 제1 기판(210)은 파워 배선 영역(PWR) 및 신호 배선 영역(SWR)을 포함할 수 있다. 파워 배선 영역(PWR)은 제1 기판(210)의 중앙 부분에 형성될 수 있다. 신호 배선 영역(SWR)은, 평면적 관점에서, 파워 배선 영역(PWR)을 둘러쌀 수 있다.
관통 전극들(250, 260)이 파워 배선 영역(PWR) 및 신호 배선 영역(SWR) 내에 제공될 수 있다. 관통 전극들(250, 260)은 신호 배선 영역(SWR)의 제1 기판(210)을 관통하는 신호 관통 전극들(260) 및 파워 배선 영역(PWR)의 제1 기판(210)을 관통하는 파워 관통 전극들(250)을 포함할 수 있다. 신호 관통 전극들(260)은 패키지 기판(100), 제1 반도체 칩(200) 및 제2 반도체 칩(300) 간의 신호 교환을 매개할 수 있다. 일부 신호 관통 전극들(260)은 패키지 기판(100)과 제1 반도체 칩(200)의 제1 활성면(210a) 상에 형성된 능동 회로를 연결할 수 있다. 다른 일부 신호 관통 전극들(260)은 패키지 기판(100)과 제2 반도체 칩(300)의 제2 활성면(310a) 상에 형성된 능동 회로를 연결할 수 있다.
파워 관통 전극들(250)은 패키지 기판(100), 제1 반도체 칩(200) 및 제2 반도체 칩(300) 간의 전원 전압의 전달을 매개할 수 있다. 예컨대, 일부 파워 관통 전극들(250)은 패키지 기판(100)으로부터 전원 전압을 제공받아 제1 반도체 칩(200)에 제공할 수 있다. 다른 일부 파워 관통 전극들(250) 패키지 기판(100)으로부터 전원 전압을 제공받아 제2 반도체 칩(300)에 제공할 수 있다.
파워 관통 전극들(250)은 규칙적으로 배열되어 복수의 단위 관통 전극 구조체들(UVS)을 구성할 수 있다. 달리 말해서, 파워 배선 영역(PWR)은 복수의 단위 관통 전극 구조체들(UVS)을 포함할 수 있고, 관통 전극 구조체들(UVS)의 각각은 일정한 형상으로 배열된 파워 관통 전극들(250)을 포함할 수 있다. 파워 관통 전극들(250)은 신호 관통 전극들(260)에 비해 높은 밀도로 배치될 수 있다. 예컨대, 하나의 관통 전극 구조체(UVS) 내에서, 서로 인접한 두 파워 관통 전극들(250) 사이의 거리는 서로 인접한 두 신호 관통 전극들(260) 사이의 거리에 비해 작을 수 있다.
도 5는 도 4의 A 부분을 확대한 확대 평면도이다. 도 6은 본 발명의 실시예들에 따른 제1 반도체 칩을 설명하기 위한 단면도로, 도 5의 I-I' 선에 대응된다.
도 1 및 도 4 내지 도 6을 참조하여, 제1 반도체 칩(200)의 신호 배선 영역(SWR)이 설명된다. 신호 배선 영역(SWR)은 제1 기판(210) 상에 형성된 능동 회로들(30, 도 2 참조)을 포함할 수 있다. 구체적으로, 제1 기판(210)은 신호 배선 영역(SWR) 상에 제1 활성 영역(R1) 및 제2 활성 영역(R2)을 포함할 수 있다. 제1 활성 영역(R1)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다. 제1 기판(210)은 실리콘(Si), 게르마늄(Ge), 실리콘-게르마늄(Si-Ge)과 같은 반도체 기판이거나 화합물 반도체 기판일 수 있다. 예컨대, 제1 기판(210)은 실리콘 기판일 수 있다.
제1 및 제2 활성 영역들(R1, R2) 상에 각각 활성 패턴들(AP)이 제공될 수 있다. 활성 패턴들(AP)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 활성 패턴들(AP)은 제1 기판(210)의 일부로써, 제1 기판(210)의 비활성 면(210b)과 멀어지는 방향으로 수직하게 돌출된 부분들일 수 있다. 활성 패턴들(AP)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다.
활성 패턴들(AP)의 상부에 소스/드레인 패턴들(SD)이 제공될 수 있다. 소스/드레인 패턴들(SD) 사이에 채널 패턴이 개재될 수 있다. 소스/드레인 패턴들(SD)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 소스/드레인 패턴들(SD)의 상부면들은 상기 채널 패턴들의 상부면들과 공면(coplanar)을 이룰 수 있다. 다른 예로, 소스/드레인 패턴들(SD)의 상부면들은 상기 채널 패턴들의 상부면들보다 더 높은 레벨에 위치할 수 있다. 제1 활성 영역(R1) 상의 소스/드레인 패턴들(SD)은 제1 기판(210)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 활성 영역(R1) 상의 소스/드레인 패턴들(SD)은 채널 패턴들에 압축 응력(compressive stress)을 제공할 수 있다. 제2 활성 영역(R2) 상의 소스/드레인 패턴들(SD)은 기판(100)과 동일한 반도체 원소(예컨대, Si)를 포함할 수 있다.
게이트 전극들(GE)이 활성 패턴들(AP) 상에 제공될 수 있다. 게이트 전극들(GE)은 활성 패턴들(AP)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 게이트 전극들(GE)은 일정한 피치로 제1 방향(D1)을 따라 배열될 수 있다. 게이트 전극들(GE)은 채널 패턴들과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은 채널 패턴들 각각의 상부면 및 양 측벽들을 둘러쌀 수 있다.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제2 방향(D2)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상부면들은 게이트 전극들(GE)의 상부면들보다 높은 레벨에 위치할 수 있다. 게이트 스페이서들(GS)의 상부면들은 제1 층간 절연막(221)의 상부면과 공면(coplanar)을 이룰 수 있다. 게이트 스페이서들(GS)은 탄화질화물(SiCN), 실리콘 탄화산질화물(SiCON) 및 실리콘 질화물(SiN) 중 적어도 하나를 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제2 방향(D2)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술될 제1 및 제2 층간 절연막들(221, 222)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 예컨대, 게이트 캐핑 패턴들(GP)은 실리콘 산화질화물(SiON), 실리콘 탄화질화물(SiCN), 실리콘 탄화산질화물(SiCON) 및 실리콘 질화물(SiN) 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 활성 패턴(AP) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은 게이트 절연막(GI) 상에 위치하는 게이트 전극(GE)의 하부면을 따라 연장될 수 있다. 게이트 절연막(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 예컨대, 상기 고유전율 물질은 하프늄 산화물(HfO2), 하프늄 지르코늄 산화물(HfZrO2), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO4), 탄탈 산화물(TaO) 또는 티타늄 산화물(TiO)을 포함할 수 있다.
제1 기판(210) 상에 제1 층간 절연막(221)이 제공될 수 있다. 제1 층간 절연막(221)은 게이트 스페이서들(GS) 및 소스/드레인 패턴들(SD)을 덮을 수 있다. 제1 층간 절연막(221)의 상부면은 게이트 캐핑 패턴들(GP)의 상부면들 및 게이트 스페이서들(GS)의 상부면들과 공면을 이룰 수 있다. 제1 층간 절연막(221) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(222)이 제공될 수 있다. 제1 및 제3 층간 절연막들(221, 222)은 실리콘 산화막을 포함할 수 있다.
제1 층간 절연막(221) 및 제2 층간 절연막(222)을 관통하여 소스/드레인 패턴들(SD)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 각각의 활성 콘택들(AC)은 한 쌍의 게이트 전극들(GE) 사이에 제공될 수 있다. 활성 콘택(AC)은 자기 정렬된 콘택(self-aligned contact)일 수 있다. 달리 말해서, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예컨대, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다.
활성 콘택(AC)은 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 하부면을 덮을 수 있다. 도전 패턴(FM)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 몰리브데늄(Mo) 및 코발트(Co) 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 금속 질화막 또는 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 코발트(Co) 및 백금(Pt) 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
실시예들에 따르면, 활성 콘택(AC)과 소스/드레인 패턴(SD) 사이에 계면막이 개재될 수 있다. 활성 콘택(AC)은 계면막을 통해 소스/드레인 패턴(SD)과 전기적으로 연결될 수 있다. 계면막은 금속-실리사이드(Metal-Silicide)를 포함할 수 있다. 예컨대, 계면막은 티타늄-실리사이드(Ti silicide), 탄탈륨-실리사이드(Ta silicide), 텅스텐-실리사이드(W silicide), 니켈-실리사이드(Ni silicide), 및 코발트-실리사이드(Co silicide) 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(222) 상에 제1 배선 층(220)이 제공될 수 있다. 제1 배선층(220)은 제1 상부 절연막(224), 제2 상부 절연막(226), 제1 배선 패턴들(M1) 및 제2 배선 패턴들(M2)을 포함할 수 있다. 제1 상부 절연막(224) 및 제2 상부 절연막(226)은 실리콘 산화막(SiO) 및 실리콘 질화막(SiN) 중 적어도 하나를 포함할 수 있다. 제1 배선 패턴들(M1)은 제1 상부 절연막(224) 내에 형성되어 활성 콘택(AC)과 전기적으로 연결될 수 있다. 제2 배선 패턴들(M2)은 제2 상부 절연막(224) 내에 형성되어 제1 배선 패턴들(M1)과 전기적으로 연결될 수 있다. 제1 배선 패턴들(M1) 및 제2 배선 패턴들(M2)은 구리(Cu), 텅스텐(W), 알루미늄(Al) 또는 이들의 조합과 같은 금속을 포함할 수 있다. 예컨대, 제1 배선 패턴들(M1) 및 제2 배선 패턴들(M2)은 다마신(damascene) 공정으로 형성된 구리를 포함할 수 있다.
제1 기판(210)의 상부에 활성 패턴들(AP)을 제2 방향(D2)으로 분리하는 트렌치들(TC)이 형성될 수 있다. 트렌치들(TC)은 제1 층간 절연막(221)에 의해 채워질 수 있다.
신호 관통 전극들(260)이 트렌치들(TC) 상에 각각 제공될 수 있다. 신호 관통 전극들(260)의 각각은 트렌치(TC)를 채우는 제1 층간 절연막(221) 및 그 아래의 제1 기판(210)을 관통할 수 있다. 신호 관통 전극(260)은 제1 배선층(220) 의 상면 아래에 제공될 수 있다. 신호 관통 전극(260)은 제2 층간 절연막(226)의 하부부터 제1 기판(210)의 바닥면까지 수직적으로 연장될 수 있다.
신호 관통 전극(260)의 주위에 킵 아웃 존(Keep out zone, KOZ)이 정의될 수 있다. 킵 아웃 존(KOZ)은 관통 전극들(250, 260)의 형성에 의한 불량 방지를 위하여 집적 회로들을 배치하지 않는 영역일 수 있다. 킵 아웃 존(KOZ)은, 평면적 관점에서, 원형의 형태로 정의될 수 있다. 킵 아웃 존(KOZ)은 트랜치(TC)와 중첩되어 형성될 수 있으며, 트랜치(TC)의 폭은 킵 아웃 존(KOZ)의 직경(r1)에 비해 작지 않을 수 있다. 킵 아웃 존(KOZ)의 직경(r1)은 신호 관통 전극(260)의 폭(w1)에 따라 다르게 설정될 수 있다. 킵 아웃 존(KOZ)의 직경(r1)은 신호 관통 전극(260)의 폭(w1)의 2 배 내지 4 배의 범위를 가질 수 있다. 예컨대, 신호 관통 전극(260)의 폭(w1)은 3um 내지 7um의 범위를 가질 수 있고, 킵 아웃 존(KOZ)의 직경(r1)은 6um 내지 30um의 범위로 설정될 수 있다. 킵 아웃 존(KOZ)의 크기 및 위치를 제어하여 반도체 패키지의 집적도를 향상시킬 수 있다.
신호 관통 전극(260)은, 도전 패턴(262), 도전 패턴(262)을 감싸는 배리어 패턴(264) 및 절연 스페이서(266)를 포함할 수 있다. 도전 패턴(262)은 수직적으로 연장되는 기둥 형태를 가질 수 있다. 배리어 패턴(264)은 도전 패턴(262)의 외측벽을 감쌀 수 있다. 배리어 패턴(264)은 도전 패턴(262)의 상면 및 바닥면을 덮지 않을 수 있다. 절연 스페이서(266)는 배리어 패턴(264)의 외측벽을 감쌀 수 있다. 도전 패턴(262)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(264)은 금속 질화막 또는 금속막/금속 질화막을 포함할 수 있다.
신호 관통 전극(260)의 상면은 제1 배선 패턴들(M1)의 상면들에 비해 높고, 제2 배선 패턴들(M2)의 상면들에 비해 낮은 레벨에 위치할 수 있다. 신호 관통 전극(260)의 하면은 제1 기판(210)의 바닥면(즉, 제1 비활성면(210b))에 비해 낮지 않은 레벨에 위치할 수 있다. 일부 신호 관통 전극(260)은 제2 배선 패턴들(M2)과 전기적으로 연결될 수 있다. 일부 신호 관통 전극(260)의 상면은 제2 배선 패턴들(M2)의 하면과 접촉할 수 있다. 일부 신호 관통 전극(260)은 제1 배선 패턴(M1) 및 제2 배선 패턴(M2)을 통하여 활성 콘택(AC)과 전기적으로 연결될 수 있다. 다른 일부 신호 관통 전극(260)은 제2 층간 절연막(226) 내에 제공되는 제1 패드(PD1)와 전기적으로 연결될 수 있다.
제1 기판(210)의 제1 비활성면(210b)) 상에 패시베이션 막(228)이 제공될 수 있다. 패시베이션 막(228)은 제1 기판(210)의 제1 비활성면(210b)을 덮을 수 있다. 패시베이션 막(228)은 실리콘 산화막(SiO) 및 실리콘 질화막(SiN) 중 적어도 하나를 포함할 수 있다. 제1 기판(210)의 제1 비활성면(210b)) 상에 제2 패드들(PD2)이 제공될 수 있다. 제2 패드들(PD2)의 측면들은 패시베이션 막(228)에 의해 덮일 수 있다. 신호 관통 전극들(260)은 제2 패드(PD2)와 전기적으로 연결될 수 있다.
도 7은 도 4의 B 부분을 확대한 확대 평면도이다. 도 8은 본 발명의 실시예들에 따른 제1 반도체 칩을 설명하기 위한 단면도로, 도 7의 II-II' 선에 대응된다.
도 1, 도 4 도 7 및 도 8을 참조하여, 제1 반도체 칩(200)의 파워 배선 영역(PWR)이 설명된다. 파워 배선 영역(PWR)의 제1 기판(210) 상에 제1 층간 절연막(221), 제2 층간 절연막(222), 제1 상부 절연막(224) 및 제2 상부 절연막(226)이 순차적으로 적층될 수 있다. 제2 상부 절연막(226) 내에 제3 패드들(PD3)이 제공될 수 있다. 제1 기판(210)의 제1 비활성 면(210b) 상에 제4 패드들(PD4)이 제공될 수 있다. 파워 관통 전극들(250)은 제3 패드들(PD3)과 제4 패드들(PD4)의 사이에서 수직적으로 연장될 수 있으며, 제3 패드들(PD3)과 제4 패드들(PD4)을 전기적으로 연결할 수 있다. 파워 관통 전극들(250)은 제1 기판(210), 제1 층간 절연막(221), 제2 층간 절연막(222), 제1 상부 절연막(224) 및 제2 상부 절연막(226)을 관통할 수 있다.
파워 배선 영역(PWR)은 복수의 단위 관통 전극 구조체들(UVS)을 포함할 수 있다. 단위 관통 전극 구조체들(UVS)의 각각은 서로 인접하게 배치된 파워 관통 전극들(250)을 포함할 수 있다. 서로 인접하게 배치된 파워 관통 전극들(250)에 의해 정의되는 킵 아웃 존의 평면적은 파워 관통 전극들(250) 각각에 의해 정의된 킵 아웃 존의 평면적의 합에 비해 클 수 있다. 달리 말해서, 파워 관통 전극들(250)을 서로 인접하게 배치하는 것은 파워 관통 전극들(250)의 개수 대비 킵 아웃 존의 평면적을 증가시킬 수 있다. 파워 배선 영역(PWR)은 능동 회로들(30, 도 2 참조)을 포함하지 않을 수 있다. 달리 말해서, 제1 반도체 칩(200)의 능동 회로들(30, 도 2 참조)은 파워 배선 영역(PWR)과 이격되어 형성될 수 있다. 따라서, 파워 배선 영역(PWR) 내의 단위 관통 전극 구조체들(UVS)의 배치가 킵 아웃 존에 의해 제한되지 않을 수 있다.
실시예들에 따르면, 단위 관통 전극 구조체들(UVS)의 각각은 네 개의 파워 관통 전극들(250)을 포함할 수 있다. 파워 관통 전극들(250)은 단위 관통 전극 구조체(UVS) 내에서 마름모 형상으로 배열될 수 있다. 파워 관통 전극들(250)의 각각은 3um 내지 7um의 폭(w2)을 가질 수 있다. 단위 관통 전극 구조체(UVS) 내에서 대각선 방향으로 서로 이격된 두 파워 관통 전극들(250) 사이의 거리(ds2)는 4um 내지 8um의 범위를 가질 수 있다. 단위 관통 전극 구조체(UVS) 내에서 서로 이웃한 두 파워 관통 전극들(250) 사이의 거리(ds3)는 2um 내지 4um의 범위를 가질 수 있다. 파워 배선 영역(PWR) 내의 파워 관통 전극들(250) 중 가장 인접한 두 파워 관통 전극들(250) 사이의 거리(ds1)은 0.5um 내지 2um의 범위를 가질 수 있다.
파워 관통 전극(250)은, 도전 패턴(252), 도전 패턴(252)을 감싸는 배리어 패턴(254) 및 절연 스페이서(256)를 포함할 수 있다. 실시예들에 따르면, 파워 관통 전극(250)의 도전 패턴(252), 배리어 패턴(254) 및 절연 스페이서(256)는 신호 관통 전극(260)의 도전 패턴(262), 배리어 패턴(264) 및 절연 스페이서(266)와 각각 동일한 물질을 포함할 수 있다. 실시예들에 따르면, 파워 관통 전극(250)은 신호 관통 전극(260)과 동일한 제조 공정에 의해 동시에 형성될 수 있다.
도 9는 제2 반도체 칩의 제2 활성면을 아래에서 바라본 평면도이다. 도 10은 도 9의 C 부분을 확대한 확대 평면도이다. 도 11 및 도 12는 도 1의 D 부분 및 E 부분을 각각 확대한 확대 단면도들이다.
도 1 및 도 9 내지 도 12를 참조하면, 제2 반도체 칩(300)이 제1 반도체 칩(200) 상에 플립 칩 본딩될 수 있다. 제2 반도체 칩(300)의 제1 방향(D1)의 폭은 제1 반도체 칩(200)의 제1 방향(D1)의 폭에 비해 작을 수 있다. 실시예들에 따르면, 제2 반도체 칩(300)은 제1 반도체 칩(200)의 활성면(210a) 상에 제공된 몰딩막(미도시)에 의해 덮일 수 있다.
제2 반도체 칩(300)의 제2 기판(310)은 코어 영역(CR) 및 로직 셀 영역(LCR)을 포함할 수 있다. 제2 반도체 칩(300)의 코어 영역(CR)은, 도 9에 도시된 바와 같이, 제2 기판(310)의 중앙 부분에 형성될 수 있다. 제2 반도체 칩(300)의 로직 셀 영역(LCR)은, 평면적 관점에서, 코어 영역(CR)을 둘러쌀 수 있다. 제2 반도체 칩(300)의 코어 영역(CR)은 제1 반도체 칩(200)의 파워 배선 영역(PWR)과 수직적으로 중첩될 수 있다. 실시예들에 따르면, 제2 반도체 칩(300)의 코어 영역(CR)은 제1 반도체 칩(200)의 파워 배선 영역(PWR)과 완전히 또는 부분적으로 오버랩될 수 있다. 제2 반도체 칩(300)의 코어 영역(CR)은 제2 기판(310)의 활성면(310a) 상에 형성된 파워 회로(10)를 포함할 수 있다. 파워 회로(10)는 제1 반도체 칩(200)의 파워 관통 전극들(250)과 수직적으로 중첩될 수 있다. 파워 회로(10)는 제1 반도체 칩(200)의 파워 관통 전극들(250)과 전기적으로 연결되어 패키지 기판(100)으로부터 전원 전압을 제공받을 수 있다.
제2 반도체 칩(300)의 로직 셀 영역(LCR)은 제1 반도체 칩(200)의 신호 배선 영역(SWR)과 수직적으로 중첩될 수 있다. 제2 반도체 칩(300)의 로직 셀 영역(LCR)은 제1 반도체 칩(200)의 신호 배선 영역(SWR)과 부분적으로 오버랩될 수 있다. 제2 반도체 칩(300)의 로직 셀 영역(LCR)은 로직 회로(20)를 포함할 수 있다. 제2 반도체 칩(300)의 로직 회로(20)는 제1 반도체 칩(200) 신호 관통 전극들(260)과 수직적으로 중첩될 수 있다. 로직 회로(20)는 신호 관통 전극들(260)을 통해 패키지 기판(100)과 전기적으로 연결될 수 있다.
제2 기판(310)의 하부에 활성 패턴들(AP)이 제공될 수 있다. 활성 패턴들(AP)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 활성 패턴들(AP)은 제2 기판(310)의 일부로써, 제1 반도체 칩(200)을 향하는 방향으로 수직하게 돌출된 부분들일 수 있다. 활성 패턴들(AP)의 각각은 핀(Fin) 형태를 가질 수 있다.
코어 영역(CR) 및 로직 셀 영역(LCR)의 활성 패턴들(AP) 상에 소스/드레인 패턴들(SD)이 제공될 수 있다. 소스/드레인 패턴들(SD)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 소스/드레인 패턴들(SD)의 하부면들은 상기 채널 패턴들의 하부면들과 공면(coplanar)을 이룰 수 있다. 다른 예로, 소스/드레인 패턴들(SD)의 하부면들은 상기 채널 패턴들의 하부면들보다 더 낮은 레벨에 위치할 수 있다. 소스/드레인 패턴들(SD)은 실리콘(Si) 및 실리콘 게르마늄(SiGe) 중 하나를 포함할 수 있다. 소스/드레인 패턴들(SD)의 사이에 채널 패턴이 개재될 수 있다.
로직 셀 영역(LCR) 상에 제1 게이트 전극들(LGE)이 제공될 수 있다. 제1 게이트 전극들(LGE)은 로직 셀 영역(LCR)의 활성 패턴들(AP)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 제1 게이트 전극들(LGE)은 일정한 피치로 제1 방향(D1)을 따라 배열될 수 있다. 제1 게이트 전극들(LGE)은 로직 셀 영역(LCR)의 채널 패턴들과 수직적으로 중첩될 수 있다. 각각의 제1 게이트 전극들(LGE)은 로직 셀 영역(LCR)의 채널 패턴들 각각의 상부면 및 양 측벽들을 둘러쌀 수 있다.
코어 영역(CR) 상에 제2 게이트 전극(CGE)이 제공될 수 있다. 제2 게이트 전극(CGE)은 코어 영역(CR)의 활성 패턴들(AP)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 제2 게이트 전극(CGE)은 코어 영역(CR)의 채널 패턴들과 수직적으로 중첩될 수 있다. 코어 영역(CR)의 제2 게이트 전극(CGE)의 제1 방향(D1)의 폭(w3)은 로직 회로(20)의 제1 게이트 전극(LGE)의 제1 방향(D1)의 폭(w4)에 비해 클 수 있다. 예컨대, 예컨대, 제2 게이트 전극(CGE)의 제1 방향(D1)의 폭(w3)은 제1 게이트 전극(LGE)의 제1 방향(D1)의 폭(w4)의 5배 내지 20배 범위의 값을 가질 수 있다. 예컨대, 제1 게이트 전극(LGE)의 제1 방향(D1)의 폭(w4)은 5nm 내지 20nm의 범위를 가질 수 있다. 예컨대, 제2 게이트 전극(CGE)의 제1 방향(D1)의 폭(w4)은 50nm 내지 200nm의 범위를 가질 수 있다. 코어 영역(CR) 상의 파워 회로(10)는 고전압 트랜지스터를 포함할 수 있으며, 제2 게이트 전극(CGE)은 고전압 트랜지스터의 게이트 전극일 수 있다.
분리 구조체(BKS)가 제2 방향(D2)으로 연장되어 로직 셀 영역(LCR)을 가로지를 수 있다. 분리 구조체(BKS)는 제1 게이트 전극들(LGE)과 평행하게 연장될 수 있다. 분리 구조체(BKS)는 로직 회로들(20)의 사이에 형성되어 두 로직 회로들(20)을 전기적으로 분리할 수 있다. 분리 구조체(BKS)는 제4 층간 절연막(322)의 상면으로부터 제2 기판(310)의 내부로 연장될 수 있다. 분리 구조체(BKS)는 실리콘 산화막 또는 실리콘 질화막과 같은 절연 물질을 포함할 수 있다.
제1 및 제2 게이트 전극들(LGE, CGE) 상에 게이트 캐핑 패턴들(GP)이 제공될 수 있다. 게이트 캐핑 패턴들(GP)은 제1 및 제2 게이트 전극들(LGE, CGE)을 따라 제2 방향(D2)으로 연장될 수 있다. 제1 게이트 전극(LGE)과 활성 패턴(AP) 사이 및 제2 게이트 전극(CGE)과 활성 패턴(AP) 사이에 게이트 절연막(GI)이 개재될 수 있다.
제2 기판(310)의 활성면(310a) 상에 제3 층간 절연막(321)이 제공될 수 있다. 제3 층간 절연막(321)은 게이트 스페이서들(GS) 및 소스/드레인 패턴들(SD)을 덮을 수 있다. 제3 층간 절연막(321)의 하부면은 게이트 캐핑 패턴들(GP)의 하부면들 및 게이트 스페이서들(GS)의 하부면들과 실질적으로 공면을 이룰 수 있다. 제3 층간 절연막(321)의 하부면 상에, 게이트 캐핑 패턴들(GP)을 덮는 제4 층간 절연막(322)이 제공될 수 있다. 제3 층간 절연막(321) 및 제4 층간 절연막(322)은 실리콘 산화막을 포함할 수 있다.
제3 층간 절연막(321) 및 제4 층간 절연막(322)을 관통하여 소스/드레인 패턴들(SD)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 활성 콘택(AC)은 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 하부면을 덮을 수 있다. 도전 패턴(FM)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 몰리브데늄(Mo) 및 코발트(Co) 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 금속 질화막 또는 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 코발트(Co) 및 백금(Pt) 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 니켈 질화물(NiN), 코발트 질화물(CoN) 및 백금 질화물(PtN) 중 적어도 하나를 포함할 수 있다.
실시예들에 따르면, 활성 콘택(AC)과 소스/드레인 패턴(SD) 사이에 계면막이 개재될 수 있다. 활성 콘택(AC)은 계면막을 통해 소스/드레인 패턴(SD)과 전기적으로 연결될 수 있다. 계면막은 금속-실리사이드(Metal-Silicide)를 포함할 수 있다. 예컨대, 계면막은 티타늄-실리사이드(Ti silicide), 탄탈륨-실리사이드(Ta silicide), 텅스텐-실리사이드(W silicide), 니켈-실리사이드(Ni silicide), 및 코발트-실리사이드(Co silicide) 중 적어도 하나를 포함할 수 있다.
제4 층간 절연막(422)의 하면 상에 제2 배선 층(320)이 제공될 수 있다. 제2 배선층(320)은 제1 하부 절연막(324), 제2 하부 절연막(326), 제1 및 제2 코어 배선 패턴들(CM1, CM2) 및 제1 및 제2 로직 배선 패턴들(LM1, LM2)을 포함할 수 있다. 제1 하부 절연막(324) 및 제2 하부 절연막(326)은 실리콘 산화막(SiO) 및 실리콘 질화물(SiN) 중 적어도 하나를 포함할 수 있다.
제1 코어 배선 패턴들(CM1)은 코어 영역(CR)의 제1 하부 절연막(324) 내에 형성되어 활성 콘택(AC)과 전기적으로 연결될 수 있다. 제2 코어 배선 패턴들(CM2)은 코어 영역(CR)의 제2 하부 절연막(324) 내에 형성되어 제1 코어 배선 패턴들(CM1)과 전기적으로 연결될 수 있다. 제1 코어 배선 패턴들(CM1) 및 제2 코어 배선 패턴들(CM2)은 구리(Cu), 텅스텐(W), 알루미늄(Al) 또는 이들의 조합과 같은 금속을 포함할 수 있다. 예컨대, 제1 코어 배선 패턴들(CM1) 및 제2 코어 배선 패턴들(CM2)은 다마신 공정으로 형성된 구리를 포함할 수 있다. 제2 코어 배선 패턴들(CM2)의 하면 상에 제5 패드(PD5)가 형성될 수 있다.
제1 로직 배선 패턴들(LM1)은 로직 셀 영역(LCR)의 제1 하부 절연막(324) 내에 형성되어 활성 콘택(AC)과 전기적으로 연결될 수 있다. 제2 로직 배선 패턴들(LM2)은 로직 셀 영역(LCR)의 제2 하부 절연막(324) 내에 형성되어 제1 로직 배선 패턴들(LM1)과 전기적으로 연결될 수 있다. 제1 및 제2 로직 배선 패턴들(LM1, LM2)은 제1 및 제2 코어 배선 패턴들(CM1, CM2)과 동일한 물질을 포함할 수 있다.
도 13 및 도 14는 본 발명의 실시예들에 따른 제1 반도체 칩의 활성면을 나타낸 평면도들로, 제 4의 A 부분과 대응된다. 앞서 설명된 구성들과 동일/유사한 구성들에 대한 상세한 설명은 생략될 수 있다.
도 13을 참조하면, 단위 관통 전극 구조체들(UVS)의 각각은 다섯 개의 파워 관통 전극들(250)을 포함할 수 있다. 파워 관통 전극들(250)은 십자가 형태로 배열될 수 있다. 하나의 관통 전극 구조체(UVS) 내의 파워 관통 전극들(250) 중 가장 인접한 두 파워 관통 전극들(250) 사이의 거리(ds4)는 0.5um 내지 2um의 범위의 값을 가질 수 있다. 관통 전극 구조체(UVS) 내의 파워 관통 전극들(250) 중 가장 인접한 두 파워 관통 전극들(250) 사이의 거리(ds4)는 인접한 단위 관통 전극 구조체들(UVS) 내에 각각 배치된 두 파워 관통 전극들(250) 사이의 거리(ds2)에 비해 작을 수 있다.
도 14를 참조하면, 단위 관통 전극 구조체들(UVS)의 각각은 네 개의 파워 관통 전극들(250)을 포함할 수 있다. 파워 관통 전극들(250)은 단위 관통 전극 구조체(UVS) 내에서 사각형의 형상으로 배열될 수 있다.
도 15a 내지 도 15c는 본 발명의 실시예들에 따른 제1 반도체 칩의 활성면을 나타낸 확대 평면도들이다. 앞서 설명된 구성들과 동일/유사한 구성들에 대한 상세한 설명은 생략될 수 있다.
도 15a를 참조하면, 단위 관통 전극 구조체(UVS)는 서로 전기적으로 연결된 제1 파워 관통 전극(250a) 및 제2 파워 관통 전극(250b)을 포함할 수 있다. 제1 파워 관통 전극(250a)의 배리어 패턴(254)은 제2 파워 관통 전극(250b)의 배리어 패턴(254)과 접촉할 수 있다. 제1 파워 관통 전극(250a)의 도전 패턴(252) 및 제2 파워 관통 전극(250b)의 도전 패턴(252)은 배리어 패턴(254)을 사이에 두고 서로 이격될 수 있다.
도 15b를 참조하면, 단위 관통 전극 구조체(UVS)는 서로 전기적으로 연결된 제1 파워 관통 전극(250a) 및 제2 파워 관통 전극(250b)을 포함할 수 있다. 제1 파워 관통 전극(250a)의 배리어 패턴(254)은 제2 파워 관통 전극(250b)의 배리어 패턴(254)과 접촉할 수 있다. 제1 파워 관통 전극(250a)의 도전 패턴(252)은 제2 파워 관통 전극(250b)의 도전 패턴(252)과 접촉할 수 있다.
도 15b를 참조하면, 단위 관통 전극 구조체(UVS)는 절연 스페이서(256)를 사이에 두고 서로 인접한 제1 파워 관통 전극(250a) 및 제2 파워 관통 전극(250b)을 포함할 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다. 앞서 설명된 구성들과 동일/유사한 구성들에 대한 상세한 설명은 생략될 수 있다.
도 16을 참조하면, 제1 반도체 칩(200) 및 제2 반도체 칩(300)은 페이스 투 백(face-to-back) 접합될 수 있다. 구체적으로, 제1 반도체 칩(200)의 활성면(210a)은 패키지 기판(100)과 마주할 수 있고, 제1 반도체 칩(200)의 비활성면(210b)은 제2 반도체 칩(300)과 마주할 수 있다. 제1 반도체 칩(200)의 제1 배선 층(220)은 제1 기판(210)과 패키지 기판(100)의 사이에 제공될 수 있다. 제2 반도체 칩(300)의 제2 활성면(310a)은 제1 반도체 칩(200)의 제1 비활성면(210b)과 마주할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상의 상부 반도체 칩으로서, 상기 상부 반도체 칩은 파워 회로가 형성된 코어 영역 및 로직 회로가 형성된 로직 셀 영역을 포함하는 것; 및
    상기 패키지 기판과 상기 상부 반도체 칩 사이에 배치되고, 상기 코어 영역과 수직적으로 중첩된 파워 배선 영역을 포함하는 하부 반도체 칩을 포함하되,
    상기 하부 반도체 칩은 집적 회로가 형성된 활성면을 갖는 제1 기판 및 상기 파워 배선 영역 내에서 상기 제1 기판을 관통하는 제1 관통 전극 및 제2 관통 전극을 포함하고,
    상기 제1 관통 전극과 상기 제2 관통 전극 사이의 간격은 상기 제1 관통 전극의 폭에 비해 작은 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 관통 전극은 상기 파워 회로와 상기 패키지 기판을 전기적으로 연결하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 하부 반도체 칩은 상기 제1 기판의 상기 활성면을 덮는 층간 절연막 및 상기 층간 절연막 상의 배선 층을 포함하고,
    상기 제1 관통 전극은 상기 층간 절연막을 관통하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 하부 반도체 칩은 상기 파워 배선 영역을 둘러싸는 신호 배선 영역 및 상기 신호 배선 영역 내에서 상기 제1 기판을 관통하는 신호 관통 전극들을 포함하고,
    상기 신호 관통 전극들은 상기 집적 회로와 전기적으로 연결되는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 로직 회로는 제1 게이트 전극을 갖고, 상기 파워 회로는 제2 게이트 전극을 갖고, 상기 제2 게이트 전극은 상기 제1 게이트 전극에 비해 큰 폭을 갖는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 제2 게이트 전극의 폭은 상기 제1 게이트 전극의 폭의 5배 내지 20배 범위의 값을 갖는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제1 관통 전극의 폭은 상기 제1 관통 전극과 상기 제2 관통 전극 사이의 간격의 2배 내지 10배 범위의 값을 갖는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제1 관통 전극은 상기 제2 관통 전극과 전기적으로 연결되는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 하부 반도체 칩은 상기 파워 배선 영역을 둘러싸는 신호 배선 영역 및 상기 신호 배선 영역 내에서 상기 제1 기판을 관통하는 신호 관통 전극들을 포함하고,
    상기 신호 관통 전극들 중 서로 인접한 두 신호 관통 전극들 사이의 최단 거리는 상기 제1 관통 전극과 상기 제2 관통 전극 사이의 거리에 비해 큰 반도체 패키지.
  10. 제1 항에 있어서,
    상기 제1 관통 전극은 기둥 형상의 도전 패턴 및 상기 도전 패턴의 측면을 둘러싸는 배리어 패턴을 포함하는 반도체 패키지.
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