KR20240059608A - 반도체 장치 - Google Patents

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KR20240059608A
KR20240059608A KR1020240051691A KR20240051691A KR20240059608A KR 20240059608 A KR20240059608 A KR 20240059608A KR 1020240051691 A KR1020240051691 A KR 1020240051691A KR 20240051691 A KR20240051691 A KR 20240051691A KR 20240059608 A KR20240059608 A KR 20240059608A
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박준희
박태양
오진호
정승재
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삼성전자주식회사
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Abstract

본 개시는 반도체 장치에 관한 것으로, 일 실시예에 따른 반도체 장치는 활성 영역을 포함하는 기판, 상기 활성 영역과 교차하여 중첩하는 워드 라인 및 비트 라인, 상기 활성 영역과 상기 비트 라인 사이를 연결하는 다이렉트 콘택, 및 상기 활성 영역에 연결되어 있는 베리드 콘택을 포함하고, 상기 베리드 콘택과 상기 활성 영역의 접촉면은 상기 기판의 하부면과 나란하며 평평하다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 개시는 반도체 장치에 관한 것이다.
반도체 장치의 소형화 및 고집적화 추세에 따라 반도체 장치를 구성하는 패턴들의 폭과 간격이 미세화 되고 있다. 이에 따라 공정 난이도가 높아지고, 반도체 장치의 불량률이 증가할 수 있다.
예를 들어, 비트 라인, 비트 라인과 활성 영역을 연결하는 다이렉트 콘택(direct contact), 및 커패시터와 활성 영역을 연결하는 베리드 콘택(buried contact)이 동일한 3차원 공간을 공유하며 형성됨에 따라, 베리드 콘택과 활성 영역이 접촉하지 않는 불량이 발생할 수 있다.
실시예들은 베리드 콘택과 활성 영역이 접촉하는 공간을 미리 확보할 수 있는 반도체 장치를 제공하기 위한 것이다.
일 실시예에 따른 반도체 장치는 활성 영역을 포함하는 기판, 상기 활성 영역과 교차하여 중첩하는 워드 라인 및 비트 라인, 상기 활성 영역과 상기 비트 라인 사이를 연결하는 다이렉트 콘택, 및 상기 활성 영역에 연결되어 있는 베리드 콘택을 포함하고, 상기 베리드 콘택과 상기 활성 영역의 접촉면은 상기 기판의 하부면과 나란하며 평평하다.
일 실시예에 따른 반도체 장치는 활성 영역 및 상기 활성 영역을 정의하는 소자 분리층을 포함하는 기판, 상기 활성 영역과 교차하여 중첩하는 워드 라인 및 비트 라인, 상기 활성 영역과 상기 비트 라인 사이를 연결하는 다이렉트 콘택, 및 상기 활성 영역에 연결되어 있는 베리드 콘택을 포함하고, 상기 베리드 콘택의 하부면은 상기 활성 영역의 상부면과 접촉하고, 상기 베리드 콘택의 측면은 상기 소자 분리층의 측면과 접촉한다.
실시예들에 따르면, 반도체 장치의 베리드 콘택과 활성 영역이 접촉하는 공간을 미리 확보할 수 있다.
실시예들에 따르면, 반도체 장치의 복수의 베리드 콘택이 기판을 리세스하는 깊이들의 산포를 감소시킬 수 있다.
도 1은 일 실시예에 따른 반도체 장치를 나타낸 평면도이다.
도 2는 도 1의 A-A'선을 따라 나타낸 단면도이다.
도 3은 도 1의 B-B'선을 따라 나타낸 단면도이다.
도 4는 도 1의 R1 영역을 확대하여 나타낸 확대 단면도이다.
도 5 내지 도 13은 일 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하에서 도 1 내지 도 3을 참조하여 일 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 일 실시예에 따른 반도체 장치를 나타낸 평면도이고, 도 2는 도 1의 A-A'선을 따라 나타낸 단면도이고, 도 3은 도 1의 B-B'선을 따라 나타낸 단면도이다.
도 1 내지 도 3에 도시된 바와 같이, 일 실시예에 따른 반도체 장치는 활성 영역(AR), 활성 영역(AR)과 교차하여 중첩하는 워드 라인(WL) 및 비트 라인(BL)을 포함한다.
활성 영역(AR)은 기판(100) 내에 위치하는 소자 분리층(112)에 의해 정의될 수 있다. 기판(100) 내에는 복수의 활성 영역(AR)들이 위치할 수 있으며, 복수의 활성 영역(AR)들은 소자 분리층(112)에 의해 서로 분리되어 있다. 각각의 활성 영역(AR)의 양측에는 소자 분리층(112)이 위치할 수 있다.
기판(100)은 반도체 물질을 포함할 수 있다. 예를 들면, 기판(100)은 IV족 반도체, III-V족 화합물 반도체, II-VI족 화합물 반도체 등을 포함할 수 있다. 예를 들면, 기판(100)은 Si, Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다만, 기판(100)의 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다. 기판(100)은 제1 방향(C 방향) 및 제2 방향(Y 방향)에 나란한 상부면을 가질 수 있고, 제1 방향(X 방향) 및 제2 방향(Y 방향)에 수직한 제3 방향(Z 방향)에 나란한 두께를 가질 수 있다.
활성 영역(AR)은 제1 방향(X) 및 제2 방향(Y)에 대해 비스듬한 제4 방향(DR4)을 따라 연장되는 막대 형상을 가질 수 있다. 제4 방향(DR4)은 기판(100)의 상부면에 나란하고, 제1 방향(X) 및 제2 방향(Y)과 동일 평면 상에 위치할 수 있다. 제4 방향(DR4)은 제1 방향(X) 및 제2 방향(Y)과 각각 예각을 이룰 수 있다. 복수의 활성 영역(AR)들은 서로 나란한 방향으로 연장될 수 있다. 복수의 활성 영역(AR)들은 제4 방향(DR4) 및 제1 방향(X)을 따라 소정 간격 이격되도록 위치할 수 있다. 어느 하나의 활성 영역(AR)의 중심부는 다른 하나의 활성 영역(AR)의 단부와 제1 방향(X)으로 인접할 수 있다. 어느 하나의 활성 영역(AR)의 일측 단부는 다른 하나의 활성 영역(AR)의 타측 단부와 제1 방향(X)으로 인접할 수 있다. 다만, 활성 영역(AR)의 형상이나 배치 형태는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
기판(100)은 셀 어레이 영역 및 주변 회로 영역을 포함할 수 있다. 셀 어레이 영역은 복수의 메모리 셀들이 형성되는 영역으로서, 셀 어레이 영역에는 복수의 활성 영역(AR)들이 위치할 수 있다. 주변 회로 영역은 셀 어레이 영역을 둘러싸도록 위치할 수 있으며, 메모리 셀들을 구동하는 소자들이 위치할 수 있다. 도 1 내지 도 3에는 편의상 셀 어레이 영역에 대해 도시하였으며, 주변 회로 영역에 대한 도시는 생략하였다.
소자 분리층(112)은 우수한 소자 분리 특성을 가지는 STI(shallow trench isolation) 구조를 가질 수 있다. 소자 분리층(112)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다. 다만, 소자 분리층(112)의 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다. 소자 분리층(112)은 단일층 또는 다중층으로 이루어질 수 있다. 소자 분리층(112)은 단일 물질로 이루어질 수도 있고, 2종류 이상의 절연 물질을 포함할 수도 있다.
워드 라인(WL)은 제1 방향(X)을 따라 연장될 수 있으며, 활성 영역(AR)과 교차할 수 있다. 워드 라인(WL)은 활성 영역(AR)과 중첩할 수 있으며, 게이트 전극의 역할을 수행할 수 있다. 하나의 워드 라인(WL)이 제1 방향(X)을 따라 인접한 복수의 활성 영역(AR)들과 중첩할 수 있다. 일 실시예에 따른 반도체 장치는 복수의 워드 라인(WL)을 포함할 수 있다. 복수의 워드 라인(WL)은 제1 방향(X)을 따라 나란하게 연장될 수 있으며, 제2 방향(Y)을 따라 일정한 간격으로 서로 이격될 수 있다.
복수의 활성 영역(AR)들 각각은 두 개의 워드 라인(WL)과 교차 중첩할 수 있다. 각각의 활성 영역(AR)은 두 개의 워드 라인(WL)에 의해 3개의 부분으로 구분될 수 있다. 이때, 두 개의 워드 라인(WL) 사이에 위치하는 활성 영역(AR)의 중심부는 비트 라인(BL)과 연결되는 부분일 수 있고, 두 개의 워드 라인(WL)의 외측에 위치하는 활성 영역(AR)의 양측 단부는 커패시터(도시하지 않음)와 연결되는 부분일 수 있다. 비트 라인(BL)은 다이렉트 콘택(direct contact, DC)을 통해 활성 영역(AR)과 연결될 수 있다. 커패시터는 랜딩 패드(LP) 및 베리드 콘택(buried contact, BC)을 통해 활성 영역(AR)과 연결될 수 있다.
기판(100)에는 워드 라인 트렌치(WLT)가 형성될 수 있고, 워드 라인 트렌치(WLT) 내에 워드 라인 구조체(WLS)가 위치할 수 있다. 즉, 워드 라인 구조체(WLS)는 기판(100) 내에 매립된 형태를 가질 수 있다. 워드 라인 트렌치(WLT)의 일부는 활성 영역(AR) 위에 위치할 수 있고, 다른 일부는 소자 분리층(112) 위에 위치할 수 있다. 워드 라인 구조체(WLS)는 게이트 절연층(132), 게이트 절연층(132) 위에 위치하는 워드 라인(WL), 워드 라인(WL) 위에 위치하는 워드 라인 캡핑층(134)을 포함할 수 있다. 다만, 워드 라인 구조체(WLS)의 위치, 형상, 구조 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
게이트 절연층(132)은 워드 라인 트렌치(WLT) 내에 위치할 수 있다. 게이트 절연층(132)은 워드 라인 트렌치(WLT)의 내벽면 위에 컨포멀하게 형성될 수 있다. 게이트 절연층(132)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물보다 높은 유전 상수를 가지는 고유전율(high-k) 물질, 또는 이들의 조합을 포함할 수 있다. 다만, 게이트 절연층(132)의 위치, 형상, 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
워드 라인(WL)은 게이트 절연층(132) 위에 위치할 수 있다. 워드 라인(WL)의 측면 및 바닥면은 게이트 절연층(132)에 의해 둘러싸여 있을 수 있다. 워드 라인(WL)과 활성 영역(AR) 사이에는 게이트 절연층(132)이 위치하게 된다. 따라서, 워드 라인(WL)은 활성 영역(AR)과 집적적으로 접하지 않을 수 있다. 워드 라인(WL)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 폴리 실리콘, 또는 이들의 조합을 포함할 수 있다. 다만, 워드 라인(WL)의 위치, 형상, 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
워드 라인 캡핑층(134)은 워드 라인(WL) 위에 위치할 수 있다. 워드 라인 캡핑층(134)은 워드 라인(WL)의 상부면을 전체적으로 덮을 수 있다. 워드 라인 캡핑층(134)의 하부면은 워드 라인(WL)과 접할 수 있다. 워드 라인 캡핑층(134)의 측면은 게이트 절연층(132)에 의해 덮여 있을 수 있다. 워드 라인 캡핑층(134)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 또는 이들의 조합을 포함할 수 있다. 다만, 워드 라인 캡핑층(134)의 위치, 형상, 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
워드 라인(WL)은 다이렉트 콘택(DC)의 양측에 위치할 수 있고, 워드 라인(WL)과 다이렉트 콘택(DC)은 제3 방향(Z)으로 중첩할 수 있다. 워드 라인(WL)의 상부면은 다이렉트 콘택(DC)의 하부면보다 낮은 레벨에 위치할 수 있다. 워드 라인(WL)과 다이렉트 콘택(DC) 사이에 워드 라인 캡핑층(134)이 위치할 수 있다. 따라서, 워드 라인(WL)과 다이렉트 콘택(DC) 사이는 워드 라인 캡핑층(134)에 의해 절연될 수 있다. 다만, 워드 라인(WL)과 다이렉트 콘택(DC) 사이의 위치 관계는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
비트 라인(BL)은 제2 방향(Y)을 따라 연장될 수 있으며, 활성 영역(AR) 및 워드 라인(WL)과 교차할 수 있다. 이때, 비트 라인(BL)은 워드 라인(WL)과 수직 교차할 수 있다. 비트 라인(BL)은 워드 라인(WL) 위에 위치할 수 있다. 하나의 비트 라인(BL)이 제2 방향(Y)을 따라 인접한 복수의 활성 영역(AR)들과 중첩할 수 있다. 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 활성 영역(AR)과 연결될 수 있다. 하나의 비트 라인(BL)은 제2 방향(Y)을 따라 인접한 복수의 활성 영역(AR)들과 연결될 수 있다. 복수의 활성 영역(AR)들 각각은 하나의 비트 라인(BL)과 연결될 수 있다. 활성 영역(AR)의 중심부가 비트 라인(BL)과 연결될 수 있다. 다만, 이는 하나의 예시에 불과하며, 비트 라인(BL)과 활성 영역(AR)의 연결 형태는 다양하게 변경될 수 있다. 일 실시예에 따른 반도체 장치는 복수의 비트 라인(BL)을 포함할 수 있다. 복수의 비트 라인(BL)은 제2 방향(Y)을 따라 나란하게 연장될 수 있으며, 제1 방향(X)을 따라 일정한 간격으로 서로 이격될 수 있다.
기판(100)에는 다이렉트 콘택 트렌치(DCT)가 형성될 수 있고, 다이렉트 콘택 트렌치(DCT) 내에 다이렉트 콘택(DC)이 위치할 수 있다. 다이렉트 콘택 트렌치(DCT)는 활성 영역(AR) 위에 위치할 수 있으며, 다이렉트 콘택(DC)은 활성 영역(AR)과 연결될 수 있다. 다이렉트 콘택(DC)은 활성 영역(AR)과 직접적으로 연결될 수 있다. 다이렉트 콘택(DC)은 활성 영역(AR)과 제3 방향(Z)으로 중첩할 수 있다. 다이렉트 콘택(DC)은 도전성 물질을 포함할 수 있다. 예를 들면, 다이렉트 콘택(DC)은 불순물이 도핑된 폴리 실리콘 또는 W, Mo, Au, Cu, Al, Ni, Co 등의 금속을 포함할 수 있다.
비트 라인(BL)은 기판(100) 및 다이렉트 콘택(DC) 위에 위치할 수 있다. 비트 라인(BL)은 순차적으로 적층되어 있는 제1 도전층(153) 및 제2 도전층(155)을 포함할 수 있다. 제1 도전층(153) 및 제2 도전층(155)은 도전성 물질을 포함할 수 있다. 예를 들면, 제1 도전층(153)은 Ti, Ta 등과 같은 금속 및/또는 TiN, TaN 등과 같은 금속 질화물을 포함할 수 있다. 제2 도전층(155)은 W, Mo, Au, Cu, Al, Ni, Co 등의 금속을 포함할 수 있다. 다만, 비트 라인(BL)을 구성하는 도전층들의 구조 및 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
비트 라인(BL)은 다이렉트 콘택(DC)과 직접적으로 접할 수 있다. 비트 라인(BL)의 제1 도전층(153)이 다이렉트 콘택(DC)의 상부면과 접할 수 있다. 다이렉트 콘택(DC)은 활성 영역(AR)과 비트 라인(BL) 사이에 위치하며, 활성 영역(AR)과 비트 라인(BL) 사이를 전기적으로 연결할 수 있다. 즉, 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 활성 영역(AR)과 연결될 수 있다.
비트 라인(BL) 위에는 비트 라인 캡핑층(158)이 위치할 수 있다. 비트 라인(BL)과 비트 라인 캡핑층(158)이 비트 라인 구조체(BLS)를 이룰 수 있다. 비트 라인 캡핑층(158)은 비트 라인(BL) 및 다이렉트 콘택(DC)과 제3 방향(Z)으로 중첩할 수 있다. 비트 라인(BL)의 평면 형상은 비트 라인 캡핑층(158)과 실질적으로 동일할 수 있다. 비트 라인 캡핑층(158)은 비트 라인(BL)의 제2 도전층(155)과 접하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 비트 라인 캡핑층(158)과 비트 라인(BL)의 제2 도전층(155) 사이에는 다른 층이 더 위치할 수도 있다. 비트 라인 캡핑층(158)은 실리콘 질화물을 포함할 수 있다. 다만, 비트 라인 캡핑층(158)을 구성하는 절연층의 구조 및 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다. 예를 들면, 비트 라인 캡핑층(158)은 다중층으로 이루어질 수도 있다.
비트 라인 구조체(BLS) 양측에는 스페이서 구조체(620)가 위치할 수 있다. 스페이서 구조체(620)는 비트 라인 캡핑층(158), 비트 라인(BL), 및 다이렉트 콘택(DC)의 측면을 덮을 수 있다. 스페이서 구조체(620)는 비트 라인 구조체(BLS)의 측면을 따라 대략 제3 방향(Z)으로 연장될 수 있다. 스페이서 구조체(620)의 적어도 일부는 다이렉트 콘택 트렌치(DCT) 내에 위치할 수 있다. 다이렉트 콘택 트렌치(DCT) 내에서 스페이서 구조체(620)는 다이렉트 콘택(DC)의 양측에 위치할 수 있다.
스페이서 구조체(620)는 여러 종류의 절연 물질들의 조합으로 이루어지는 다중층으로 이루어질 수 있다. 스페이서 구조체(620)는 제1 스페이서(622), 제2 스페이서(624), 및 제3 스페이서(626)를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 스페이서 구조체(620)를 구성하는 층들의 개수 및 구조는 다양하게 변경될 수 있다. 스페이서 구조체(620)는 단일층으로 이루어질 수도 있다. 경우에 따라 스페이서 구조체(620)는 스페이서들 사이에 포위되어 에어 공간을 가지는 에어 스페이서 구조로 이루어질 수도 있다.
제1 스페이서(622)는 비트 라인 구조체(BLS) 및 다이렉트 콘택(DC)의 측면을 덮을 수 있다. 다이렉트 콘택 트렌치(DCT) 내에서 제1 스페이서(622)는 다이렉트 콘택 트렌치(DCT)의 바닥면 및 측면을 덮도록 형성될 수 있다.
제2 스페이서(624)는 제1 스페이서(622) 위에 위치할 수 있다. 제2 스페이서(624)의 하부면 및 측면은 제1 스페이서(622)에 의해 둘러싸여 있을 수 있다. 제2 스페이서(624)는 다이렉트 콘택 트렌치(DCT) 내에 위치할 수 있다. 제2 스페이서(624)는 다이렉트 콘택 트렌치(DCT)를 채우도록 형성될 수 있다. 제2 스페이서(624)는 다이렉트 콘택 트렌치(DCT) 내에서 다이렉트 콘택(DC)의 양측에 위치할 수 있다.
제3 스페이서(626)는 제1 스페이서(622) 및 제2 스페이서(624) 위에 위치할 수 있다. 제3 스페이서(626)는 제1 스페이서(622)와 제1 방향(X)을 따라 중첩할 수 있고, 제2 스페이서(624)와 제3 방향(Z)을 따라 중첩할 수 있다. 제3 스페이서(626)는 제1 스페이서(622)의 측면을 따라 대략 제3 방향(Z)으로 연장될 수 있다. 제3 스페이서(626)는 제1 스페이서(622)와 나란하게 연장될 수 있다. 제3 스페이서(626)의 하부면 및 측면은 제1 스페이서(622) 및 제2 스페이서(624)에 의해 둘러싸여 있을 수 있다.
스페이서 구조체(620)는 절연 물질을 포함할 수 있다. 제1 스페이서(622), 제2 스페이서(624), 및 제3 스페이서(626) 각각은 동일한 물질을 포함할 수 있다. 또는 제1 스페이서(622), 제2 스페이서(624), 및 제3 스페이서(626) 중 적어도 일부는 상이한 물질을 포함할 수 있다. 제1 스페이서(622), 제2 스페이서(624), 및 제3 스페이서(626) 각각은 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물, 실리콘 탄산화물, 실리콘 탄화질화물, 실리콘 탄산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 예를 들면, 제1 스페이서(622)는 실리콘 산화물을 포함할 수 있고, 제2 스페이서(624) 및 제3 스페이서(626)는 실리콘 질화물을 포함할 수 있다. 다만, 스페이서 구조체(620)의 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
비트 라인(BL) 아래에는 절연층(640)이 위치할 수 있다. 절연층(640)은 비트 라인(BL)과 소자 분리층(112) 사이에 위치할 수 있다. 비트 라인(BL)과 활성 영역(AR) 사이에는 다이렉트 콘택(DC)이 위치하며, 절연층(640)은 위치하지 않을 수 있다. 절연층(640)은 워드 라인 구조체(WLS) 위에 위치할 수 있다. 절연층(640)은 워드 라인 구조체(WLS)와 비트 라인(BL) 사이에 위치할 수 있다. 절연층(640)은 순차적으로 적층되어 있는 제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646)을 포함할 수 있다. 제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646)은 제1 방향(X)을 따라 실질적으로 동일한 폭을 가질 수 있으나, 이에 한정되지 않으며, 제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646) 중 적어도 일부는 상이한 폭을 가질 수 있다. 예를 들면, 제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646)의 제1 방향(X)에 따른 폭은 비트 라인(BL) 및 비트 라인 캡핑층(158)의 폭보다 넓을 수 있다.
절연층(640)은 스페이서 구조체(620)에 의해 덮여 있을 수 있다. 예를 들면, 제3 절연층(646)의 상부면은 제1 스페이서(622)에 의해 덮여 있을 수 있다. 제3 절연층(646)의 상부면은 제1 스페이서(622)의 하부면과 접할 수 있다. 제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646)의 측면은 제3 스페이서(626)에 의해 덮여 있을 수 있다. 제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646)의 측면은 제3 스페이서(626)의 측면과 접할 수 있다.
절연층(640)은 절연 물질을 포함할 수 있다. 제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646) 각각은 절연 물질을 포함할 수 있다. 예를 들면, 제1 절연층(642)은 실리콘 산화물을 포함할 수 있다. 제2 절연층(644)은 제1 절연층(642)과 상이한 식각 선택비를 가지는 물질을 포함할 수 있다. 예를 들면, 제2 절연층(644)은 실리콘 질화물을 포함할 수 있다. 예를 들면, 제3 절연층(646)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 다만, 절연층(640)의 구조, 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
복수의 비트 라인(BL)들 사이에는 베리드 콘택(BC)이 위치할 수 있다. 일 실시예에 따른 반도체 장치는 복수의 베리드 콘택(BC)을 포함할 수 있다. 복수의 베리드 콘택(BC)은 제1 방향(X) 및 제2 방향(Y)을 따라 서로 이격되도록 배치될 수 있다. 예를 들면, 인접한 두 개의 비트 라인(BL)들 사이에 복수의 베리드 콘택(BC)이 제2 방향(Y)을 따라 서로 이격되도록 배치될 수 있다. 또한, 인접한 두 개의 워드 라인(WL)들 사이에 복수의 베리드 콘택(BC)이 제1 방향(X)을 따라 서로 이격되도록 배치될 수 있다. 다만, 복수의 베리드 콘택(BC)의 배치 형태는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
베리드 콘택(BC)의 적어도 일부는 활성 영역(AR)과 제3 방향(Z)으로 중첩할 수 있고, 다른 일부는 소자 분리층(112)과 제3 방향(Z)으로 중첩할 수 있다. 베리드 콘택(BC)은 활성 영역(AR)과 전기적으로 연결될 수 있다. 베리드 콘택(BC)은 활성 영역(AR)과 직접적으로 접할 수 있다. 베리드 콘택(BC)의 하부면이 활성 영역(AR)과 접할 수 있다. 다만, 이에 한정되는 것은 아니며, 베리드 콘택(BC)과 활성 영역(AR) 사이에 다른 층이 더 위치할 수 있으며, 베리드 콘택(BC)이 다른 층을 통해 활성 영역(AR)과 연결될 수도 있다.
베리드 콘택(BC)은 도전성 물질을 포함할 수 있다. 예를 들면, 베리드 콘택(BC)은 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 한정되는 것은 아니다.
베리드 콘택(BC)의 양측면 위에는 스페이서 구조체(620)가 위치할 수 있다. 베리드 콘택(BC)과 비트 라인(BL) 사이에 스페이서 구조체(620)가 위치할 수 있다. 예를 들면, 베리드 콘택(BC)의 일측은 제3 스페이서(626) 및 소자 분리층(112)과 접할 수 있고, 베리드 콘택(BC)의 타측은 제3 스페이서(626), 제2 스페이서(624), 및 제1 스페이서(622)와 접할 수 있다. 다만, 이는 하나의 예시에 불과하며, 베리드 콘택(BC)과 스페이서 구조체(620)의 위치 관계는 다양하게 변경될 수 있다.
베리드 콘택(BC)의 상부면은 비트 라인(BL)의 상부면보다 높은 레벨에 위치할 수 있다. 베리드 콘택(BC)의 하부면은 다이렉트 콘택(DC)의 하부면보다 높은 레벨에 위치할 수 있다. 일 실시예에 따르면, 베리드 콘택(BC)의 하부면과 다이렉트 콘택(DC)의 하부면의 높이차는 약 70 옹스트롬(Å)일 수 있다. 즉, 베리드 콘택(BC)의 하부면은 다이렉트 콘택(DC)의 하부면으로부터 제3 방향(Z)으로 약 70 옹스트롬(Å) 이격될 수 있다. 다만, 반드시 이에 한정되는 것은 아니며, 베리드 콘택(BC)과 비트 라인(BL) 및 다이렉트 콘택(DC)의 위치 관계, 및 베리드 콘택(BC)의 하부면과 다이렉트 콘택(DC)의 하부면의 높이차는 다양하게 변경될 수 있다.
베리드 콘택(BC) 위에는 랜딩 패드(LP)가 위치할 수 있다. 일 실시예에 따른 반도체 장치는 복수의 랜딩 패드(LP)를 포함할 수 있다. 복수의 랜딩 패드(LP)는 제1 방향(X) 및 제2 방향(Y)을 따라 서로 이격되도록 배치될 수 있다. 복수의 랜딩 패드(LP)가 제1 방향(X)을 따라 일렬로 배치될 수 있다. 복수의 랜딩 패드(LP)가 제2 방향(Y)을 따라 지그재그 형태로 배치될 수 있다. 예를 들면, 도 1에 도시된 평면상에서 비트 라인(BL)을 기준으로 좌측 및 우측에 교대로 배치될 수 있다. 다만, 복수의 랜딩 패드(LP)의 배치 형태는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
랜딩 패드(LP)는 베리드 콘택(BC)의 상부면을 덮을 수 있고, 베리드 콘택(BC)과 제3 방향(Z)으로 중첩할 수 있다. 랜딩 패드(LP)의 적어도 일부는 스페이서 구조체(620)와 제3 방향(Z)으로 중첩할 수 있으며, 비트 라인(BL)과 제3 방향(Z)으로 중첩할 수도 있다. 랜딩 패드(LP)의 상부면은 비트 라인 캡핑층(158)의 상부면보다 높은 레벨에 위치할 수 있다. 랜딩 패드(LP)의 양측면 위에는 스페이서 구조체(620)가 위치할 수 있다. 랜딩 패드(LP)와 비트 라인 캡핑층(158) 사이에 스페이서 구조체(620)가 위치할 수 있다. 랜딩 패드(LP)는 베리드 콘택(BC)과 전기적으로 연결될 수 있다. 랜딩 패드(LP)는 베리드 콘택(BC)과 직접적으로 접할 수 있다. 랜딩 패드(LP)는 베리드 콘택(BC)을 통해 활성 영역(AR)과 전기적으로 연결될 수 있다.
랜딩 패드(LP)는 금속 실리사이드층(171), 도전성 베리어(barrier)층(173), 및 도전층(175)을 포함할 수 있다. 금속 실리사이드층(171)은 베리드 콘택(BC) 위에 위치할 수 있고, 도전성 베리어층(173)은 금속 실리사이드층(171) 위에 위치할 수 있으며, 도전층(175)은 도전성 베리어층(173) 위에 위치할 수 있다.
금속 실리사이드층(171)은 베리드 콘택(BC)과 직접적으로 접할 수 있다. 금속 실리사이드층(171)은 베리드 콘택(BC)의 상부면을 전체적으로 덮을 수 있다. 베리드 콘택(BC)의 상부면은 오목한 형태로 이루어질 수 있으며, 금속 실리사이드층(171)은 베리드 콘택(BC)의 상부면을 따라 오목한 형상을 가질 수 있다. 금속 실리사이드층(171)의 양측면 위에는 스페이서 구조체(620)가 위치할 수 있다. 예를 들면, 금속 실리사이드층(171)은 제3 스페이서(626)와 접할 수 있다. 금속 실리사이드층(171)은 코발트 실리사이드, 니켈 실리사이드, 망간 실리사이드 등과 같은 금속 실리사이드 물질을 포함할 수 있다. 다만, 금속 실리사이드층(171)의 형상 및 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다. 경우에 따라 금속 실리사이드층(171)은 생략될 수도 있다.
도전성 베리어층(173)은 금속 실리사이드층(171)과 도전층(175) 사이에 위치할 수 있다. 도전성 베리어층(173)의 하부면은 금속 실리사이드층(171)과 접할 수 있다. 도전성 베리어층(173)의 양측면 위에는 스페이서 구조체(620)가 위치할 수 있다. 예를 들면, 도전성 베리어층(173)은 제3 스페이서(626) 및 제1 스페이서(622)의 상부면을 덮을 수 있다. 도전성 베리어층(173)은 제3 스페이서(626) 및 제1 스페이서(622)와 접할 수 있다. 도전성 베리어층(173)은 Ti, TiN, 또는 이들의 조합을 포함할 수 있다. 다만, 도전성 베리어층(173)의 형상 및 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
도전층(175)의 하부면은 도전성 베리어층(173)과 접할 수 있다. 도전층(175)의 하부면 및 측면의 적어도 일부는 도전성 베리어층(173)에 의해 둘러싸여 있을 수 있다. 도전층(175)과 금속 실리사이드층(171) 사이에 도전성 베리어층(173)이 위치할 수 있다. 도전층(175)과 스페이서 구조체(620) 사이에 도전성 베리어층(173)이 위치할 수 있다. 도전층(175)은 금속, 금속 질화물, 불순물이 도핑된 폴리 실리콘, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 도전층(175)은 W을 포함할 수 있다. 다만, 도전층(175)의 형상 및 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
복수의 랜딩 패드(LP)들 사이에는 절연 패턴(660)이 위치할 수 있다. 절연 패턴(660)은 복수의 랜딩 패드(LP)들 사이의 공간을 채우도록 형성될 수 있다. 복수의 랜딩 패드(LP)들은 절연 패턴(660)에 의해 서로 분리될 수 있다. 절연 패턴(660)은 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물, 또는 이들의 조합을 포함할 수 있다. 절연 패턴(660)은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들면, 절연 패턴(660)은 적층되어 있는 제1 물질층 및 제2 물질층을 포함할 수 있다. 이때, 제1 물질층은 실리콘 산화물, 또는 SiOCH, SiOC과 같이 낮은 유전 상수를 가지는 저유전율(low-k) 물질을 포함할 수 있고, 제2 물질층은 실리콘 질화물 또는 실리콘 질산화물을 포함할 수 있다. 다만, 절연 패턴(660)의 형상 및 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
도시는 생략하였으나, 랜딩 패드(LP) 위에는 커패시터 구조체가 위치할 수 있다. 커패시터 구조체는 제1 커패시터 전극, 제2 커패시터 전극, 및 제1 커패시터 전극과 제2 커패시터 전극 사이에 위치하는 유전층을 포함할 수 있다. 제1 커패시터 전극이 랜딩 패드(LP)와 접할 수 있으며, 랜딩 패드(LP)와 전기적으로 연결될 수 있다. 커패시터 구조체는 랜딩 패드(LP) 및 베리드 콘택(BC)을 통해 활성 영역(AR)과 전기적으로 연결될 수 있다. 일 실시예에 따른 반도체 장치는 복수의 커패시터 구조체를 포함할 수 있다. 각각의 랜딩 패드(LP) 위에는 제1 커패시터 전극이 위치할 수 있고, 복수의 제1 커패시터 전극들은 서로 분리되도록 위치할 수 있다. 복수의 커패시터 구조체의 제2 커패시터 전극에는 동일한 전압이 인가될 수 있으며, 일체로 이루어질 수 있다. 복수의 커패시터 구조체의 유전층은 일체로 이루어질 수 있다.
일 실시예에 따른 반도체 장치에서 베리드 콘택(BC)과 활성 영역(AR)의 접촉면이 기판(100)의 하부면과 나란하며 평평한 형상을 가질 수 있다. 또한, 베리드 콘택(BC)은 소자 분리층(112)과 접촉할 수 있다. 이하에서는 도 4를 참조하여 일 실시예에 따른 반도체 장치에서 베리드 콘택(BC)이 활성 영역(AR) 및 소자 분리층(112)과 접촉하는 부분에 대해 설명한다.
도 4는 도 1의 R1 영역을 확대하여 나타낸 확대 단면도이다.
도 4에 도시된 바와 같이, 일 실시예에 따른 반도체 장치에서 베리드 콘택(BC)은 제1 방향(X)으로 서로 마주보는 두 개의 스페이서 구조체(620)의 사이에서 제3 방향(Z)으로 연장될 수 있다. 두 개의 스페이서 구조체(620)는 베리드 콘택(BC)의 양측에 위치할 수 있다. 베리드 콘택(BC)은 양 측의 스페이서 구조체(620) 각각의 제3 스페이서(626)의 측면을 따라 연장될 수 있다. 베리드 콘택(BC)의 일측에 위치하는 제3 스페이서(626)는 절연층(640)의 측면을 덮을 수 있고, 베리드 콘택(BC)의 타측에 위치하는 제3 스페이서(626)는 다이렉트 콘택(DC)의 측면을 덮을 수 있다. 베리드 콘택(BC)은 절연층(640)의 측면을 덮는 제3 스페이서(626)의 측면 및 하부면을 덮으며 구부러질 수 있다.
베리드 콘택(BC)은 활성 영역(AR)과 접할 수 있다. 베리드 콘택(BC)의 일면은 활성 영역(AR)의 상부면과 접할 수 있다. 베리드 콘택(BC)의 하부면이 활성 영역(AR)의 상부면과 접할 수 있다. 베리드 콘택(BC)과 활성 영역(AR)의 접촉면은 기판(100)의 하부면과 나란하며 평평할 수 있다.
베리드 콘택(BC)의 일면은 소자 분리층(112)의 측면과 접할 수 있다. 베리드 콘택(BC)의 측면이 소자 분리층(112)의 측면과 접할 수 있다. 베리드 콘택(BC)의 측면은 소자 분리층(112)의 측면 일부와 접할 수 있다. 베리드 콘택(BC)과 소자 분리층(112)의 접촉면은 기판(100)의 상부면에 대략 수직하며 평평할 수 있다.
베리드 콘택(BC)은 활성 영역(AR)과 제3 방향(Z)으로 중첩하는 제1 부분(P1) 및 활성 영역(AR)의 일측에 위치한 소자 분리층(112)과 제3 방향(Z)으로 중첩하는 제2 부분(P2)을 포함할 수 있다.
제2 부분(P2)은 활성 영역(AR)의 일측에 위치한 소자 분리층(112) 및 스페이서 구조체(620) 위에 위치할 수 있다. 제3 방향(Z)에서 제2 부분(P2)과 소자 분리층(112) 사이에 스페이서 구조체(620)가 위치할 수 있다. 예를 들면, 제2 부분(P2)은 제1 스페이서(622) 및 제2 스페이서(624)의 상부면과 접할 수 있고, 제3 스페이서(626)의 측면과 접할 수 있다. 제2 부분(P2)과 제1 스페이서(622)의 접촉면 및 제2 부분(P2)과 제2 스페이서(624)의 접촉면은 곡면일 수 있다.
제1 부분(P1)은 활성 영역(AR)의 타측에 위치한 소자 분리층(112)의 측면 및 스페이서 구조체(620)의 하부면 및 측면 위에 위치할 수 있다. 제1 부분(P1)은 소자 분리층(112)과 제1 방향(X)으로 접할 수 있다. 제1 부분(P1)은 소자 분리층(112)의 측면과 접할 수 있다. 제1 부분(P1)은 제3 스페이서(626)와 제1 방향(X) 및 제3 방향(Z)으로 접할 수 있다. 제1 부분(P1)은 제3 스페이서(626)의 하부면 및 측면을 둘러싸도록 위치할 수 있다. 제1 부분(P1)은 제3 스페이서(626)의 하부면 및 측면과 접할 수 있다.
제1 부분(P1)과 제3 스페이서(626)의 측면 사이의 계면과 제1 부분(P1)과 소자 분리층(112)의 측면 사이의 계면은 어긋나 있을 수 있다. 제1 부분(P1)은 제3 방향(Z)에서 제3 스페이서(626)와 활성 영역(AR) 사이에 위치할 수 있다. 제1 부분(P1)은 제3 스페이서(626)의 하부면과 활성 영역(AR)의 상부면 사이에서 소자 분리층(112)의 측면에 접할 수 있다.
일 실시예에 따른 반도체 장치를 제조함에 있어서, 기판(100)의 상부면 위에 실리콘 게르마늄 층을 소정의 두께로 형성한 후 패터닝 함으로써 실리콘 게르마늄 층에 의해 상부면이 덮여 있는 복수의 활성 영역(AR)을 형성할 수 있다. 이후 실리콘 게르마늄 층의 상부면을 덮도록 형성되는 스페이서층을 실리콘 게르마늄 층을 식각 저지층으로 이용하여 식각하고, 실리콘 게르마늄 층을 선택적으로 식각하여 활성 영역(AR)의 상부면을 노출시킬 수 있다. 이때, 활성 영역(AR)의 상부면은 기판(100)의 하부면과 나란하고 평평할 수 있다. 이에 따라, 베리드 콘택(BC)과 활성 영역(AR)의 접촉면은 기판(100)의 하부면과 나란하고 평평할 수 있다. 즉, 기판(100)의 하부면과 나란하고 평평한 활성 영역(AR)의 상부면 위에 실리콘 게르마늄 층을 형성하고, 이후 실리콘 게르마늄 층을 선택적으로 식각함으로써, 베리드 콘택(BC)이 활성 영역(AR)에 접촉하는 공간을 미리 확보할 수 있다.
일 실시예에 따르면, 실리콘 게르마늄 층과 기판(100)의 계면이 베리드 콘택(BC)과 활성 영역(AR)의 접촉면일 수 있다. 기판(100)의 하부면과 나란하고 평평한 기판(100)의 상부면 위에 평면상 어느 위치에서나 동일한 두께를 갖는 실리콘 게르마늄 층을 형성함으로써, 복수의 베리드 콘택(BC)과 복수의 활성 영역(AR) 간의 접촉면들은 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 베리드 콘택(BC)이 기판(100)을 리세스하는 깊이의 산포가 거의 없을 수 있다.
이하에서 도 5 내지 도 13을 더 참조하여 일 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 5 내지 도 13은 일 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
도 5에 도시된 바와 같이, 기판(100)의 상부면 위에 소정 두께의 실리콘 게르마늄 층(SL)을 형성할 수 있다. 이때, 실리콘 게르마늄 층(SL)은 셀 어레이 영역에만 형성되고, 주변 회로 영역에는 형성되지 않을 수 있다. 실리콘 게르마늄 층(SL)은 이후 공정에서 베리드 콘택(BC)의 일부분으로 대체될 수 있다. 실리콘 게르마늄 층(SL)의 두께는 형성하려는 베리드 콘택(BC)의 리세스 깊이에 따라 다양하게 변경될 수 있다.
이어, 기판(100) 및 실리콘 게르마늄 층(SL)에 복수의 소자를 분리하기 위한 트렌치를 형성하고, 트렌치 내를 채우도록 소자 분리층(112)을 형성할 수 있다. 소자 분리층(112)에 의해 기판(100) 내에 복수의 활성 영역(AR)이 정의될 수 있다. 기판(100) 내에는 복수의 활성 영역(AR)들이 위치할 수 있으며, 복수의 활성 영역(AR)들은 소자 분리층(112)에 의해 서로 분리될 수 있다. 각각의 활성 영역(AR)의 양측에는 소자 분리층(112)이 위치하게 된다. 활성 영역(AR)은 평면상에서 제1 방향(X) 및 제2 방향(Y)에 대해 비스듬한 제4 방향(DR4)을 따라 연장되는 막대 형상을 가질 수 있다.
도 6에 도시된 바와 같이, 기판(100) 위에 제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646)을 순차적으로 적층한 후 이들을 패터닝하여 다이렉트 콘택 트렌치(DCT)를 형성할 수 있다. 제1 절연층(642)을 형성하기 전 소자 분리층(112)의 상부면이 실리콘 게르마늄 층(SL)의 상부면과 동일한 레벨을 갖도록 소자 분리층(112)을 평탄화할 수 있다. 평탄화 공정은, 예를 들어, 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정 또는 에치-백(etch-back) 공정을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646)이 절연층(640)을 구성할 수 있다. 다만, 절연층(640)의 구조가 이에 한정되는 것은 아니며, 단일층으로 이루어질 수도 있고, 이중층으로 이루어질 수도 있으며, 4개 이상의 절연층으로 이루어질 수도 있다. 제1 절연층(642), 제2 절연층(644), 및 제3 절연층(646)은 각각 절연 물질로 이루어질 수 있다. 예를 들면, 제1 절연층(642)은 실리콘 산화물을 포함할 수 있다. 제2 절연층(644)은 제1 절연층(642)과 상이한 식각 선택비를 가지는 물질을 포함할 수 있다. 예를 들면, 제2 절연층(644)은 실리콘 질화물을 포함할 수 있다. 예를 들면, 제3 절연층(646)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 다만, 절연층(640)의 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
제3 절연층(646), 제2 절연층(644), 및 제1 절연층(642)을 패터닝하여 활성 영역(AR) 및 소자 분리층(112)의 적어도 일부를 노출시키는 다이렉트 콘택 트렌치(DCT)를 형성한다. 예를 들면, 제3 절연층(646) 위에 하드 마스크층을 형성할 수 있다. 포토 및 식각 공정을 이용하여 하드 마스크층을 패터닝함으로써, 하드 마스크 패턴을 형성할 수 있다. 하드 마스크 패턴을 이용하여 제3 절연층(646), 제2 절연층(644), 및 제1 절연층(642)을 순차적으로 식각할 수 있다. 제1 절연층(642)이 식각되면, 실리콘 게르마늄 층(SL) 및 소자 분리층(112)의 상부면이 노출될 수 있다. 이어, 실리콘 게르마늄 층(SL) 및 소자 분리층(112)을 식각하여 다이렉트 콘택 트렌치(DCT)를 형성할 수 있다. 실리콘 게르마늄 층(SL)이 식각되면, 활성 영역(AR)의 상부면이 노출될 수 있다. 이어, 활성 영역(AR)과 함께 소자 분리층(112)을 더 식각하여 다이렉트 콘택 트렌치(DCT)를 형성할 수 있다. 이때, 다이렉트 콘택 트렌치(DCT)의 대략 중심부에 활성 영역(AR)이 위치할 수 있다. 활성 영역(AR) 및 소자 분리층(112)이 다이렉트 콘택 트렌치(DCT)의 바닥면을 구성할 수 있다. 소자 분리층(112) 및 절연층(640)이 다이렉트 콘택 트렌치(DCT)의 측벽을 구성할 수 있다. 다이렉트 콘택 트렌치(DCT)는 바닥면으로 갈수록 점차적으로 폭이 좁아지는 형상을 가질 수 있다. 다만, 다이렉트 콘택 트렌치(DCT)의 형성 방법, 형상 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
도 7에 도시된 바와 같이, 다이렉트 콘택 트렌치(DCT) 내에 다이렉트 콘택(DC)을 형성할 수 있다. 예를 들면, 다이렉트 콘택 트렌치(DCT)를 채우고 절연층(640)의 상부면을 덮도록 다이렉트 콘택 물질층을 형성할 수 있다. 이어, 다이렉트 콘택 물질층의 상부면이 절연층(640)의 상부면과 동일한 레벨을 갖도록 다이렉트 콘택 물질층을 평탄화할 수 있다. 다이렉트 콘택 물질층은 도전성 물질을 포함할 수 있으며, 예를 들어, 불순물이 도핑된 폴리 실리콘 또는 W, Mo, Au, Cu, Al, Ni, Co 등의 금속을 포함할 수 있다.
이어, 다이렉트 콘택 물질층 및 절연층(640) 위에 제1 도전 물질층, 제2 도전 물질층, 및 캡핑 물질층을 순차적으로 적층할 수 있다. 제1 도전 물질층은 Ti, Ta 등과 같은 금속 및/또는 TiN, TaN 등과 같은 금속 질화물을 포함할 수 있다. 제2 도전 물질층은 W, Mo, Au, Cu, Al, Ni, Co 등의 금속을 포함할 수 있다. 캡핑 물질층은 절연 물질을 포함할 수 있다. 예를 들면, 캡핑 물질층은 실리콘 질화물을 포함할 수 있다. 다만, 제1 도전 물질층, 제2 도전 물질층, 및 캡핑 물질층의 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
이어, 캡핑 물질층 위에 하드 마스크층을 형성하고, 하드 마스크층을 패터닝하여 하드 마스크 패턴을 형성할 수 있다. 하드 마스크 패턴을 마스크로 이용하여 캡핑 물질층, 제2 도전 물질층, 제1 도전 물질층, 및 다이렉트 콘택 물질층을 패터닝할 수 있다. 하드 마스크 패턴은 오픈부를 포함할 수 있고, 하드 마스크 패턴의 오픈부에 대응하는 캡핑 물질층, 제2 도전 물질층, 제1 도전 물질층, 및 다이렉트 콘택 물질층을 순차적으로 식각할 수 있다.
캡핑 물질층을 패터닝하여 비트 라인 캡핑층(158)을 형성할 수 있다. 제2 도전 물질층을 패터닝하여 제2 도전층(155)을 형성할 수 있다. 제1 도전 물질층을 패터닝하여 제1 도전층(153)을 형성할 수 있다. 다이렉트 콘택 물질층을 패터닝하여 다이렉트 콘택(DC)을 형성할 수 있다. 제1 도전층(153) 및 제2 도전층(155)은 비트 라인(BL)을 구성할 수 있고, 비트 라인(BL) 및 비트 라인 캡핑층(158)은 비트 라인 구조체(BLS)를 구성할 수 있다. 다만, 비트 라인(BL)을 구성하는 도전층들의 구조 및 물질과, 비트 라인 캡핑층(158)을 구성하는 절연층의 구조 및 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
다이렉트 콘택(DC)은 다이렉트 콘택 트렌치(DCT) 내에 위치할 수 있으며, 비트 라인 구조체(BLS)는 다이렉트 콘택(DC) 및 절연층(640) 위에 위치할 수 있다.
다이렉트 콘택(DC)은 다이렉트 콘택 트렌치(DCT) 내에서 활성 영역(AR)의 상부면 위에 위치할 수 있다. 비트 라인 구조체(BLS)는 다이렉트 콘택(DC)의 상부면 위에 형성될 수 있다. 다이렉트 콘택(DC)과 비트 라인 구조체(BLS)의 제1 방향(X)에 따른 폭은 실질적으로 동일할 수 있다. 비트 라인 구조체(BLS)는 다이렉트 콘택(DC)을 통해 활성 영역(AR)에 전기적으로 연결될 수 있다.
비트 라인 구조체(BLS)는 절연층(640)의 상부면 위에도 형성될 수 있다. 절연층(640)의 상부면 위에 위치하는 비트 라인 구조체(BLS)는 소자 분리층(112)과 제3 방향(Z)으로 중첩할 수 있다.
도 8에 도시된 바와 같이, 비트 라인 구조체(BLS) 위에 절연 물질을 이용하여 제1 스페이서(622) 및 제2 스페이서(624)를 형성할 수 있다.
예를 들면, 제1 스페이서층을 증착하고, 이방성 식각 공정을 통해 제1 스페이서(622)를 형성할 수 있다. 제1 스페이서층을 증착하는 공정은, 예를 들어, 원자층 증착(atomic layer deposition, ALD) 공정일 수 있으나, 이에 한정되는 것은 아니다.
제1 스페이서(622)는 비트 라인 구조체(BLS) 위에 컨포멀한 형상을 갖도록 형성될 수 있다. 제1 스페이서(622)는 비트 라인 구조체(BLS) 및 다이렉트 콘택(DC)의 측면을 덮을 수 있다. 제1 스페이서(622)는 다이렉트 콘택 트렌치(DCT)의 바닥면 및 측벽을 덮을 수 있다.
이어, 제1 스페이서(622) 위에 제2 스페이서층을 증착하고, 이방성 식각 공정을 통해 제2 스페이서(624)를 형성할 수 있다. 제2 스페이서층을 증착하는 공정은, 예를 들어, ALD 또는 CVD 공정일 수 있으나, 이에 한정되는 것은 아니다.
제2 스페이서(624)는 제1 스페이서(622) 위에 다이렉트 콘택 트렌치(DCT)의 나머지 부분을 채우도록 형성될 수 있다. 제2 스페이서(624)는 다이렉트 콘택 트렌치(DCT) 내에서 다이렉트 콘택(DC)의 양측에 위치할 수 있다.
제1 스페이서(622) 및 제2 스페이서(624)는 서로 식각 선택비가 다른 절연 물질을 포함할 수 있다. 예를 들면, 제1 스페이서(622)는 실리콘 산화물을 포함하고, 제2 스페이서(624)는 실리콘 질화물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 스페이서(622) 또는 제2 스페이서(624)를 구성하는 물질은 절연층(640)을 구성하는 물질들에 대하여 식각 선택비가 낮을 수 있다. 제1 스페이서(622) 및 제2 스페이서(624)를 형성하는 이방성 식각 공정에서 실리콘 게르마늄 층(SL)의 상부면을 덮는 절연층(640)의 부분이 함께 식각될 수 있다.
도 9에 도시된 바와 같이, 제1 스페이서(622) 및 제2 스페이서(624)를 덮는 제3 스페이서층(626_L)이 형성될 수 있다. 예를 들어, 제3 스페이서층(626_L)은 ALD 공정을 통해 증착될 수 있으나, 이에 한정되는 것은 아니다. 제3 스페이서층(626_L)은 절연 물질을 포함할 수 있다. 제3 스페이서층(626_L)은, 예를 들어, 실리콘 질화물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제3 스페이서층(626_L)은 비트 라인 구조체(BLS)를 둘러쌀 수 있다. 제3 스페이서층(626_L)은 비트 라인 구조체(BLS)의 측면 측면 위에서 제1 스페이서(622)의 측면을 덮을 수 있다. 제3 스페이서층(626_L)은 다이렉트 콘택(DC)의 측면 위에서 절연층(640)의 측면을 덮을 수 있다. 제3 스페이서층(626_L)은 다이렉트 콘택 트렌치(DCT) 위에서 제2 스페이서(624)의 상부면 및 제1 스페이서(622)의 상부면을 덮을 수 있다. 제3 스페이서층(626_L)은 실리콘 게르마늄 층(SL)의 상부면을 덮을 수 있다.
도 10에 도시된 바와 같이, 제3 스페이서층(626_L)을 이방성 식각 하여 제3 스페이서(626)를 형성할 수 있다. 이방성 식각 공정을 통해, 다이렉트 콘택 트렌치(DCT) 위에서 제2 스페이서(624)의 상부면 및 제1 스페이서(622)의 상부면을 덮고 있던 제3 스페이서층(626_L)의 부분과 실리콘 게르마늄 층(SL)의 상부면을 덮고 있던 제3 스페이서층(626_L)의 부분이 제거될 수 있다.
제3 스페이서(626)는 비트 라인 구조체(BLS)의 측면 및 다이렉트 콘택(DC)의 측면 위에 위치하는 제1 스페이서(622)의 측면을 덮을 수 있다. 제3 스페이서(626)는 비트 라인 구조체(BLS)의 측면 위에 위치하는 제1 스페이서(622)의 측면 및 절연층(640)의 측면을 덮을 수 있다.
제3 스페이서(626)를 형성하는 이방성 식각 공정은 실리콘 게르마늄 층(SL)을 식각 저지층으로 할 수 있다. 예를 들면, 제3 스페이서(626)를 형성하는 이방성 식각 공정에서, 다이렉트 콘택 트렌치(DCT) 내에 위치하는 제1 스페이서(622) 및 제2 스페이서(624)의 상부와, 실리콘 게르마늄 층(SL)의 상부가 함께 식각될 수 있으나, 이에 한정되는 것은 아니다. 제3 스페이서(626)를 형성하는 이방성 식각 공정에 의해, 다이렉트 콘택 트렌치(DCT) 내에 위치한 제1 스페이서(622) 및 제2 스페이서(624)의 상부면과, 실리콘 게르마늄 층(SL)의 상부면이 외부로 노출될 수 있다.
제1 스페이서(622), 제2 스페이서(624), 및 제3 스페이서(626)가 스페이서 구조체(620)를 구성할 수 있다. 다만, 스페이서 구조체(620)를 구성하는 절연층들의 구조 및 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
도 11에 도시된 바와 같이, 선택적 식각 공정을 통해 실리콘 게르마늄 층(SL)을 제거할 수 있다. 실리콘 게르마늄 층(SL)은 실리콘 게르마늄을 포함하며, 실리콘을 포함하는 활성 영역(AR)에 대하여 식각 선택비를 가질 수 있다. 선택적 식각 공정에 의해, 실리콘 게르마늄 층(SL)에 의해 덮여 있던 활성 영역(AR)의 상부면이 외부로 노출될 수 있다.
선택적 식각 공정에 의해, 실리콘 게르마늄 층(SL)에 의해 덮여 있던 소자 분리층(112)의 측면 일부가 외부로 노출될 수 있다. 선택적 식각 공정에 의해, 절연층(640) 및 제3 스페이서(626)와 접해 있는 소자 분리층(112)의 측면이 노출될 수 있다. 소자 분리층(112)의 노출된 측면은 다이렉트 콘택(DC)의 측면과 제1 방향(X)으로 중첩할 수 있다.
실리콘 게르마늄 층(SL)을 제거하는 선택적 식각 공정에서, 실리콘 게르마늄 층(SL)의 측면을 덮는 제1 스페이서(622) 및 제2 스페이서(624)의 일부가 함께 제거될 수 있다.
도 12에 도시된 바와 같이, 베리드 콘택 물질층(BC_L)을 형성할 수 있다. 베리드 콘택 물질층(BC_L)은 인접한 비트 라인 구조체(BLS)들 사이의 공간을 채울 수 있다. 베리드 콘택 물질층(BC_L)은 제1 방향(X)으로 중첩하는 다이렉트 콘택(DC)과 소자 분리층(112) 사이의 공간을 채울 수 있다.
베리드 콘택 물질층(BC_L)은 활성 영역(AR)의 상부면을 덮도록 형성될 수 있다. 베리드 콘택 물질층(BC_L)은 절연층(640)의 하부면 아래에 위치하는 소자 분리층(112)의 측면을 덮도록 형성될 수 있다. 베리드 콘택 물질층(BC_L)은 다이렉트 콘택(DC)의 측면을 덮는 제1 스페이서(622) 및 제2 스페이서(624)를 덮도록 형성될 수 있다.
베리드 콘택 물질층(BC_L)은, 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 13에 도시된 바와 같이, 베리드 콘택(BC) 및 랜딩 패드(LP)를 형성할 수 있다. 예를 들면, 도 12의 베리드 콘택 물질층(BC_L)을 에치-백 하여 베리드 콘택(BC)을 형성할 수 있다. 베리드 콘택(BC)의 상부면은 기판(100)의 상부면에 인접한 방향으로 리세스된 형상을 가질 수 있다. 베리드 콘택(BC)의 상부면은 비트 라인(BL)의 상부면보다 높은 레벨에 위치할 수 있다.
베리드 콘택(BC)의 양측면은 스페이서 구조체(620)와 접할 수 있다. 베리드 콘택(BC)의 일측면은 절연층(640) 및 절연층(640) 위에 위치하는 비트 라인 구조체(BLS)의 측면을 덮는 제3 스페이서(646)와 접할 수 있다. 베리드 콘택(BC)의 타측면은 다이렉트 콘택(DC) 및 다이렉트 콘택(DC) 위에 위치하는 비트 라인 구조체(BLS)의 측면을 덮는 제3 스페이서(646)와 접할 수 있다.
베리드 콘택(BC)은 절연층(640)의 측면을 덮는 제3 스페이서(646)의 하부면을 덮을 수 있다. 베리드 콘택(BC)은 절연층(640)의 측면을 덮는 제3 스페이서(646)의 측면 및 하부면을 둘러싸며 소자 분리층(112)의 측면을 향하여 구부러진 형상을 가질 수 있다. 베리드 콘택(BC)은 절연층(640)의 측면을 덮는 제3 스페이서(646)와 제3 방향(Z)으로 중첩할 수 있다. 베리드 콘택(BC)은 제3 스페이서(646)의 하부면과 활성 영역(AR)의 상부면 사이에 위치할 수 있다.
베리드 콘택(BC)은 소자 분리층(112)의 측면과 접할 수 있다. 베리드 콘택(BC)은 제3 스페이서(646)의 하부면과 활성 영역(AR)의 상부면 사이에서 소자 분리층(112)의 측면과 접할 수 있다. 베리드 콘택(BC)과 소자 분리층(112)의 접촉면은 기판(100)의 상부면에 대략 수직한 방향일 수 있다. 베리드 콘택(BC)의 소자 분리층(112)의 측면과의 접촉면은 베리드 콘택(BC)의 제3 스페이서(646)의 측면과의 접촉면과 제3 방향(Z)에서 어긋나 있을 수 있다.
베리드 콘택(BC)의 하부면은 활성 영역(AR)의 상부면과 접할 수 있다. 베리드 콘택(BC)과 활성 영역(AR)의 접촉면은 기판(100)의 하부면과 나란하며 평평한 형상을 가질 수 있다.
이어, 베리드 콘택(BC) 위에 금속 실리사이드층(171), 도전성 베리어층(173), 및 도전층(175)을 포함하는 랜딩 패드(LP) 및 랜딩 패드(LP) 사이를 분리시키는 절연 패턴(660)을 형성할 수 있다.
먼저, 베리드 콘택(BC) 위에 금속 실리사이드층(171)을 형성할 수 있다. 예를 들면, 베리드 콘택(BC), 스페이서 구조체(620), 및 비트 라인 구조체(BLS) 위에 금속층을 컨포멀하게 형성하고 열처리 공정을 진행하여 베리드 콘택(BC)의 상부와 금속층을 반응시켜 금속 실리사이드층(171)을 형성할 수 있다. 금속 실리사이드층(171)이 형성된 이후, 금속층은 제거될 수 있다.
금속 실리사이드층(171)은 베리드 콘택(BC)의 상부면을 덮도록 형성될 수 있다. 금속 실리사이드층(171)은 베리드 콘택(BC)과 직접적으로 접할 수 있다. 금속 실리사이드층(171)은 베리드 콘택(BC)의 상부면을 따라 오목한 형상을 가질 수 있다. 금속 실리사이드층(171)의 양측면은 제3 스페이서(626)와 접할 수 있다. 금속 실리사이드층(171)은 코발트 실리사이드, 니켈 실리사이드, 망간 실리사이드 등과 같은 금속 실리사이드 물질을 포함할 수 있으나, 이에 한정되지 않는다. 다만, 금속 실리사이드층(171)의 형상 및 물질 등은 이에 한정되지 않으며 다양하게 변경될 수 있다.
이어, 금속 실리사이드층(171), 스페이서 구조체(620), 및 비트 라인 구조체(BLS) 위에 도전성 베리어층(173)을 컨포멀하게 형성할 수 있다. 도전성 베리어층(173)의 하부면은 금속 실리사이드층(171)과 접할 수 있다. 도전성 베리어층(173)의 양측면은 제3 스페이서(626) 및 제1 스페이서(622)의 상부면과 접할 수 있다. 도전성 베리어층(173)은 비트 라인 구조체(BLS)의 측면 및 상부면을 덮을 수 있다. 도전성 베리어층(173)은 Ti, TiN, 또는 이들의 조합을 포함할 수 있다. 다만, 도전성 베리어층(173)의 형상 및 물질 등은 이에 한정되지 않으며 다양하게 변경될 수 있다.
이어, 도전성 베리어층(173) 위에 도전층(175)을 형성할 수 있다. 도전층(175)은 인접한 비트 라인 구조체(BLS)들 사이에서 도전성 베리어층(173)이 형성되고 남은 영역을 채울 수 있다. 도전층(175)은 도전성 베리어층(173) 위에서 비트 라인 구조체(BLS)의 측면 및 상부면을 덮을 수 있다. 도전층(175)은 금속, 금속 질화물, 불순물이 도핑된 폴리 실리콘, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 도전층(175)은 W을 포함할 수 있다. 다만, 도전층(175)의 형상 및 물질 등은 이에 한정되지 않으며 다양하게 변경될 수 있다.
랜딩 패드(LP)를 구성하는 도전층들의 구조 및 물질들은 이에 한정되지 않고, 다양하게 변경될 수 있다. 경우에 따라 금속 실리사이드층(171)은 생략될 수도 있다.
이어, 랜딩 패드(LP)들 사이를 분리시키는 절연 패턴(660)을 형성할 수 있다. 예를 들면, 도전층(175), 도전성 베리어층(173), 비트 라인 캡핑층(158), 및 스페이서 구조체(620)를 패터닝하여 절연 패턴 트렌치를 형성하고, 절연 패턴 트렌치 내에 절연 물질을 채워 절연 패턴(660)을 형성할 수 있다. 절연 패턴(660)은, 예를 들면, 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물, 또는 이들의 조합을 포함할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 기판
112: 소자 분리층
620: 스페이서
640: 절연층
660: 절연 패턴
AR: 활성 영역
BC: 베리드 콘택
BL: 비트 라인
BLS: 비트 라인 구조체
DC: 다이렉트 콘택
DCT: 다이렉트 콘택 트렌치
LP: 랜딩 패드

Claims (10)

  1. 활성 영역을 포함하는 기판,
    상기 활성 영역과 교차하여 중첩하는 워드 라인 및 비트 라인,
    상기 활성 영역과 상기 비트 라인 사이를 연결하는 다이렉트 콘택, 및
    상기 활성 영역에 연결되어 있는 베리드 콘택을 포함하고,
    상기 베리드 콘택과 상기 활성 영역의 접촉면은 상기 기판의 하부면과 나란하며 평평한 반도체 장치.
  2. 제1항에 있어서,
    상기 활성 영역을 정의하는 소자 분리층을 더 포함하고,
    상기 베리드 콘택은 상기 소자 분리층과 접촉하는 반도체 장치.
  3. 제2항에 있어서,
    상기 소자 분리층은 상기 활성 영역의 양측에 위치하고,
    상기 베리드 콘택은 상기 소자 분리층의 측면과 접촉하는 반도체 장치.
  4. 제3항에 있어서,
    상기 비트 라인의 측면을 덮는 스페이서 구조체를 더 포함하고,
    상기 스페이서 구조체의 측면 및 하부면이 상기 베리드 콘택에 의해 둘러싸여 있는 반도체 장치.
  5. 제4항에 있어서,
    상기 베리드 콘택과 상기 스페이서 구조체의 측면 사이의 계면과 상기 베리드 콘택과 상기 소자 분리층의 측면 사이의 계면이 어긋나 있는 반도체 장치.
  6. 제4항에 있어서,
    상기 베리드 콘택은 상기 스페이서 구조체의 하부면과 상기 활성 영역의 상부면 사이에서 상기 소자 분리층의 측면에 접해 있는 반도체 장치.
  7. 활성 영역 및 상기 활성 영역을 정의하는 소자 분리층을 포함하는 기판,
    상기 활성 영역과 교차하여 중첩하는 워드 라인 및 비트 라인,
    상기 활성 영역과 상기 비트 라인 사이를 연결하는 다이렉트 콘택, 및
    상기 활성 영역에 연결되어 있는 베리드 콘택을 포함하고,
    상기 베리드 콘택의 하부면은 상기 활성 영역의 상부면과 접촉하고, 상기 베리드 콘택의 측면은 상기 소자 분리층의 측면과 접촉하는 반도체 장치.
  8. 제7항에 있어서,
    상기 베리드 콘택과 상기 활성 영역의 접촉면은 평평한 반도체 장치.
  9. 제7항에 있어서,
    상기 비트 라인의 측면을 덮는 스페이서 구조체를 더 포함하고,
    상기 베리드 콘택은 상기 스페이서 구조체의 측면 및 하부면을 덮고,
    상기 스페이서 구조체의 하부면을 덮는 상기 베리드 콘택의 부분은 상기 소자 분리층의 측면에 접해 있는 반도체 장치.
  10. 제9항에 있어서,
    상기 베리드 콘택은 상기 스페이서 구조체의 측면 및 하부면을 둘러싸며 상기 소자 분리층의 측면을 향하여 구부러져 있는 반도체 장치.
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