CN110858581A - 半导体器件及其制造方法 - Google Patents

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CN
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semiconductor substrate
gate
gate electrode
insulating film
interlayer insulating
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金成玟
河大元
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种器件包括：下半导体衬底；下栅极结构，在下半导体衬底上，下栅极结构包括下栅电极；下层间绝缘膜，在下半导体衬底上；上半导体衬底，在下层间绝缘膜上；上栅极结构，在上半导体衬底上；以及上层间绝缘膜，在下层间绝缘膜上，上层间绝缘膜覆盖上半导体衬底的侧壁。上栅极结构包括在第一方向上延伸的上栅电极以及沿上栅电极的侧壁延伸的栅极侧墙。上栅电极包括在第一方向上延伸的长侧壁以及在第二方向上延伸的短侧壁。栅极侧墙在上栅电极的长侧壁上，而未设置在上栅电极的短侧壁上。

Description

半导体器件及其制造方法
相关申请的相交引用
本申请要求于2018年8月24日递交的韩国专利申请No.10-2018-0099413的优先权，在此通过参考引入其全部公开的内容。
技术领域
示例性实施例涉及一种半导体器件和/或其制造方法，更具体地，涉及一种三维堆叠半导体器件和/或其制造方法。
背景技术
已经提出了一种多栅极晶体管，作为用于增加半导体器件的密度的缩放技术之一。通过在衬底上形成鳍状或纳米线状多通道有源图案(例如，硅体)并在多通道有源图案的表面上形成栅极，来获得多栅极晶体管。然而，用于增加半导体器件的密度的技术正接近缩放极限。
为了增加半导体器件的密度，提出了通过晶片键合三维堆叠的半导体器件。这种三维堆叠的半导体器件不仅增加了半导体器件的密度，而且还将不同类型的集成电路集成到一个半导体芯片中。
发明内容
示例性实施例的各方面通过提高在下半导体衬底上形成的集成电路与在上半导体衬底上形成的集成电路之间的对齐精度，提供了具有改善的集成密度和性能的半导体器件。
示例性实施例的各方面还提供了一种制造半导体器件的方法，该方法能够通过提高在下半导体衬底上形成的集成电路与在上半导体衬底上形成的集成电路之间的对齐精度来改善元件集成密度和性能。
根据示例性实施例中的一些示例性实施例，提供了一种半导体器件，包括：下半导体衬底；下栅极结构，在下半导体衬底上，下栅极结构包括下栅电极；下层间绝缘膜，在下半导体衬底上，下层间绝缘膜覆盖下栅极结构；上半导体衬底，在下层间绝缘膜上；上栅极结构，在上半导体衬底上；以及上层间绝缘膜，在下层间绝缘膜上，上层间绝缘膜覆盖上半导体衬底的侧壁。上栅极结构包括在第一方向上延伸的上栅电极以及沿上栅电极的侧壁延伸的上栅极侧墙。上栅电极包括在第一方向上延伸的长侧壁、以及在第二方向上延伸的短侧壁，第二方向不同于第一方向。上栅极侧墙在上栅电极的长侧壁上，而不在上栅电极的短侧壁上。
根据示例性实施例中的一些示例性实施例，提供了一种半导体器件，包括：下半导体衬底，包括第一区域和第二区域；下栅极结构，在下半导体衬底上，下栅极结构包括下栅电极；上半导体衬底，在第一区域的下半导体衬底上，上半导体衬底包括第一表面以及与第一表面相对的第二表面；多个上栅极结构，在上半导体衬底的第一表面上，多个上栅极结构中的每一个包括上栅电极；多个上源/漏区，在上栅极结构中的每个相应的上栅极结构的至少一侧上；以及蚀刻停止层，沿上半导体衬底的第一表面延伸。蚀刻停止层在下半导体衬底的第一区域上。
根据示例性实施例中的一些示例性实施例，提供了一种半导体器件，包括：下半导体衬底，包括第一区域以及围绕第一区域限定的第二区域；多个下晶体管，在下半导体衬底中，多个下晶体管包括多个下栅极结构以及多个下源/漏区，多个下栅极结构在第一方向上延伸，并且多个下源/漏区在多个下栅极结构之间；下层间绝缘膜，在下半导体衬底上，下层间绝缘膜覆盖多个下栅极结构以及多个下源/漏区两者；上半导体衬底，在第一区域的下层间绝缘膜上；上层间绝缘膜，在下层间绝缘膜上，上层间绝缘膜覆盖上半导体衬底的侧壁；多个上晶体管，在上半导体衬底中，多个上晶体管在与下半导体衬底的第一区域重叠的位置处，多个上晶体管包括多个上栅极结构以及多个上源/漏区，多个上栅极结构在第一方向上延伸，并且多个上源/漏区在多个上栅极结构之间；第一连接触点，将多个上栅极结构中的至少一个连接至多个下晶体管中的至少一个；以及第二连接触点，将多个上源/漏区中的至少一个连接至多个下晶体管中的至少一个。第一连接触点和第二连接触点中的至少一个穿透上半导体衬底。
根据示例性实施例中的一些示例性实施例，提供了一种制造半导体器件的方法，包括：在下半导体衬底中形成多个下晶体管，多个下晶体管包括多个下栅极结构和多个下源/漏区；在下半导体衬底上形成下层间绝缘膜，从而覆盖多个下栅极结构和多个下源/漏区；在上半导体衬底中形成多个上晶体管，多个上晶体管包括多个上栅极结构和多个上源/漏区；将上半导体衬底结合到下层间绝缘膜上；在将上半导体衬底结合到下层间绝缘膜上之后，执行第一蚀刻工艺以去除多个上栅极结构中的一些和多个上源/漏区中的一些；在将上半导体衬底结合到下层间绝缘膜上之后，执行第二蚀刻工艺以部分地去除上半导体衬底；以及在第一蚀刻工艺和第二蚀刻工艺之后，形成连接触点，连接触点将多个下晶体管中的至少一个和多个上晶体管中的至少一个相连。
然而，示例性实施例的各方面不限于本文中所阐述的实施例。通过参考以下给出的对示例性实施例的详细描述，示例性实施例的上述和其他方面对于示例性实施例所属领域的普通技术人员将变得更加明显。
附图说明
通过以下结合附图对一些示例性实施例的描述，这些和/或其他方面将变得明显并且更容易理解，在附图中：
图1是示出了根据一些示例性实施例的半导体器件的布局图；
图2是图1的区域P的放大图；
图3是沿图2的线A-A’截取的截面图；
图4是沿图2的线B-B’截取的截面图；
图5是沿图2的线C-C’截取的截面图；
图6和图7示出了根据一些示例性实施例的半导体器件；
图8和图9示出了根据一些示例性实施例的半导体器件；
图10是根据示例一些示例性实施例的半导体器件的示意性布局图；
图11是沿图10的线B-B’截取的截面图；
图12至图14示出了根据一些示例性实施例的半导体器件；
图15是根据一些示例性实施例的半导体器件的示意性布局图；
图16是沿图15的线A-A’截取的截面图；
图17是沿图15的线B-B’截取的截面图；
图18是沿图15的线C-C’截取的截面图；
图19是根据一些示例性实施例的半导体器件的示意性布局图；
图20是沿图19的线D-D’截取的截面图；
图21是根据一些示例性实施例的半导体器件的示意性布局图；
图22是沿图21的线E-E’截取的截面图；
图23至图30是用于说明根据一些示例性实施例的制造半导体器件的方法的步骤的视图；以及
图31是用于说明根据一些示例性实施例的制造半导体器件的方法的步骤的视图。
具体实施方式
在与根据一些示例性实施例的半导体器件有关的附图中，在下半导体衬底和上半导体衬底上形成的晶体管被示出为鳍式场效应晶体管(FinFET)，每个晶体管包括鳍图案形状的沟道区域。然而，示例性实施例不限于此。在根据一些示例性实施例的半导体器件中，形成在下半导体衬底上的晶体管和形成在上半导体衬底上的晶体管中的每一个或至少一些晶体管还可以包括平面晶体管、掩埋沟道阵列晶体管(BCAT)、凹陷沟道阵列晶体管(RCAT)、隧穿FET、包括纳米线在内的晶体管、包括纳米片在内的晶体管、或垂直晶体管。
在与根据一些示例性实施例的半导体器件有关的附图中，形成在下半导体衬底上的晶体管和形成在上半导体衬底上的晶体管被示出为相同类型的鳍式晶体管，但是示例性实施例不限于此。在根据一些示例性实施例的半导体器件中，形成在下半导体衬底上的晶体管和形成在上半导体衬底上的晶体管也可以是不同类型的晶体管。
例如，形成在下半导体衬底上的半导体元件可以是或包括包含存储单元在内的半导体元件，并且形成在上半导体衬底上的半导体元件可以是逻辑元件。又例如，可以在下半导体衬底上形成逻辑元件，并且可以在上半导体衬底上形成包括存储单元在内的半导体元件。形成在下半导体衬底上的半导体元件和形成在上半导体衬底上的半导体元件也可以是或包括包含不同晶体管类型的逻辑元件。
包括存储器单元在内的半导体元件可以是或包括易失性存储器元件或非易失性存储器元件。包括存储器单元在内的半导体元件可以是但不限于动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)和/或闪存。
图1是示出了根据一些示例性实施例的半导体器件的布局图。图2是图1的区域P的放大图。图3是沿图2的线A-A’截取的截面图。图4是沿图2的线B-B’截取的截面图。图5是沿图2的线C-C’截取的截面图。作为参考，图2示出了仅形成在上半导体衬底上的鳍图案和栅电极结构的布局。
在图1中，下半导体衬底100可以包括第一有源区ACT1至第四有源区ACT4。下半导体衬底100可以包括围绕第一有源区ACT1至第四有源区ACT4限定的场区FA。
可以在第一有源区ACT1至第四有源区ACT4的下半导体衬底100上形成栅电极、源/漏区等。场区FA可以是或包括用于电隔离第一有源区ACT1至第四有源区ACT4的区域。
第一上半导体衬底200至第四上半导体衬底500可以分别设置在第一有源区ACT1至第四有源区ACT4的下半导体衬底100上。通过蚀刻相同的基底衬底来形成第一上半导体衬底200至第四上半导体衬底500。因此，第一上半导体衬底200至第四上半导体衬底500可以包括相同的材料。
由于第一上半导体衬底200至第四上半导体衬底500设置在下半导体衬底100上，因此下半导体衬底100的尺寸可以大于第一上半导体衬底200至第四上半导体衬底500中的每一个的尺寸。例如，下半导体衬底100在一个方向上的宽度大于第一上半导体衬底200至第四上半导体衬底500中的每一个在相同方向上的宽度。
第一上半导体衬底200至第四上半导体衬底500被示出为分别设置在第一有源区ACT1至第四有源区ACT4上，而未设置在场区FA上。然而，这仅是用于便于描述的示例，并且示例性实施例不限于该示例。例如，第一上半导体衬底200至第四上半导体衬底500中的每一个的一部分也可以设置在下半导体衬底100的场区FA上。
尽管第一上半导体衬底200至第四上半导体衬底500被示出为分别部分地覆盖第一有源区ACT1至第四有源区ACT4，但是示例性实施例不限于此。
在图1中，下半导体衬底100被示出为包括第一有源区ACT1至第四有源区ACT4，但是示例性实施例不限于此。
另外，尽管第一上半导体衬底200至第四上半导体衬底500被示出为分别设置在下半导体衬底100的第一有源区ACT1至第四有源区ACT4上，但这仅是用于便于描述的示例，并且示例性实施例不限于该示例。例如，一个上半导体衬底也可以设置在下半导体衬底100中限定的多个有源区上。
具有相同和/或不同结构的元件(例如，晶体管)可以形成在第一有源区ACT1至第四有源区ACT4中。
参照图2至图5，根据一些示例性实施例的半导体器件可以包括下半导体衬底100、第一上半导体衬底200、多个下栅极结构120和120_1、多个下源/漏区150、多个第一上栅极结构220、多个第一上源/漏区250和250_1、上源/漏连接触点270和上栅极连接触点275。
下半导体衬底100和第一上半导体衬底200中的每一个可以是或包括体硅衬底或绝缘体上硅(SOI)衬底。另外，下半导体衬底100和第一上半导体衬底200中的每一个可以是或包括而不限于硅衬底、或由其他材料(例如，硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓)制成的衬底。
第一上半导体衬底200可以包括彼此相对的第一表面200a和第二表面200b。第一上半导体衬底200的侧壁200s可以将第一上半导体衬底200的第一表面200a连接至第一上半导体衬底200的第二表面200b。第一上半导体衬底200的第二表面200b可以面对下半导体衬底100。
可以在下半导体衬底100上形成多个下晶体管。下晶体管可以包括多个下鳍图案110、下栅极结构120和下源/漏区150。下晶体管可以形成在下鳍图案110与相应的下栅极结构120相交的位置处。
可以在第一上半导体衬底200上形成多个上晶体管。上晶体管可以包括多个第一上鳍图案210、第一上栅极结构220和第一上源/漏区250。上晶体管可以形成在第一上鳍图案210与相应的第一上栅极结构220相交的位置处。
下鳍图案110可以从下半导体衬底100突出。下鳍图案110中的每一个可以在第一方向(例如，方向X)上延伸。下鳍图案110中的每一个可以包括在第一方向X上延伸的长边和在第二方向(例如，方向Y)上延伸的短边。
下场绝缘层105可以形成在下半导体衬底100上。下场绝缘层105可以部分地覆盖下鳍图案110中的每一个的侧壁。
在图3和图4中，未形成限定第一有源区ACT1的深沟槽和/或突出图案，但是示例性实施例不限于此。这里，深沟槽可以是或包括比限定下鳍图案110的沟槽更深的沟槽。与附图中不同，例如，可以在最外面的下鳍图案110附近形成深沟槽，以限定第一有源区ACT1。备选地或附加地，可以在最外面的下鳍图案110附近形成突出图案，以限定第一有源区ACT1。这里，突出图案的上表面可以被下场绝缘层105覆盖。
第一上鳍图案210可以从第一上半导体衬底200突出。例如，第一上鳍图案210中的每一个可以从第一上半导体衬底200的第一表面200a突出。
第一上鳍图案210中的每一个可以在第一方向X上延伸。第一上鳍图案210中的每一个可以包括在第一方向X上延伸的长边和在第二方向Y上延伸的短边。
在根据一些示例性实施例的半导体器件的描述中，下鳍图案110和第一上鳍图案210被描述为在第一方向X上延伸。然而，示例性实施例不限于此，并且下鳍图案110和第一上鳍图案210也可以在不同的方向上延伸。作为示例，下鳍图案110可以在第一方向X上延伸，并且第一上鳍图案可以在第二方向Y上延伸。作为示例，下鳍图案110可以在第二方向Y上延伸，并且第一上鳍图案210可以在第一方向X上延伸。
上场绝缘层205可以形成在第一上半导体衬底200的第一表面200a上。上场绝缘层205可以部分地覆盖第一上鳍图案210中的每一个的侧壁。
下鳍图案110和第一上鳍图案210中的每一个可以包括诸如硅或锗的元素半导体材料。备选地或附加地，下鳍图案110和第一上鳍图案210中的每一个可以包括化合物半导体，诸如IV-IV族化合物半导体或III-V族化合物半导体。IV-IV族化合物半导体可以是或包括例如碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的两种或更多种在内的二元或三元化合物、或通过用IV族元素对二元或三元化合物进行掺杂而获得的化合物。III-V族化合物半导体可以是或包括例如二元、三元或四元化合物，其由铝(Al)、镓(Ga)和铟(In)(即，III族元素)中的至少一种与磷(P)、砷(As)和锑(Sb)(即，V族元素)中的一种结合而组成。
下场绝缘层105和上场绝缘层205中的每一个可以包括例如氧化硅层、氮化硅层或氧氮化硅层中的至少一种。
在图3和图4中，四个下鳍图案110和三个第一上鳍图案210设置在第一有源区ACT1中，但是示例性实施例不限于此。另外，设置在第一有源区ACT1中的下鳍图案110的数量和第一上鳍图案210的数量是不同的，但是示例性实施例不限于此。
在图2中，第一上鳍图案210的短边在沿第二方向Y的线上对齐。然而，这仅是用于便于描述的示例，并且示例实施例不限于该示例。
如果第一上半导体衬底200是例如SOI衬底，则第一上半导体衬底200可以具有这样的形状：基底半导体衬底、基底半导体衬底上的绝缘层(例如，掩埋氧化物层)、以及绝缘层上的第一上鳍图案210被依次设置(例如，堆叠)。
备选地，如果使用SOI衬底形成第一上鳍图案210，则第一上半导体衬底200可以是或包括绝缘层而不是半导体层。
如果在将第一上半导体衬底200结合到下半导体衬底100的制造过程期间全部去除设置在第一上鳍图案210下方的第一上半导体衬底200的各部分，则仅第一上鳍图案210可以保留在下层间绝缘膜190上。
下栅极结构120和120_1可以在下场绝缘层105上在第二方向Y上延伸。下栅极结构120和120_1可以设置在下鳍图案110上以分别与下鳍图案110相交。下栅极结构120和120_1可以包括与下鳍图案110的端部相交的虚设下栅极结构120_1、以及未与下鳍图案110的端部相交的下栅极结构120。
下栅极结构120和120_1中的每一个可以包括下栅极侧墙140、下栅极绝缘层135、下栅电极130和/或下封盖图案145。下栅极绝缘层135可以沿下栅极侧墙140的侧壁以及下鳍图案110的轮廓形成。下栅电极130可以形成在下栅极绝缘层135上。下封盖图案145可以形成在下栅电极130上，并且设置在下栅极侧墙140之间。
下栅电极130可以包括在第二方向Y上延伸的长侧壁130a和在第一方向X上延伸的短侧壁130b。下栅极侧墙140可以设置在下栅电极130的长侧壁130a和下栅电极130的短侧壁130b上。下栅电极130的长侧壁130a上的下栅极侧墙140可以包括与下栅电极130的短侧壁130b上的下栅极侧墙140相同的材料或不同的材料。
第一上栅极结构220可以在上场绝缘层205上在第二方向Y上延伸。第一上栅极结构220可以设置在第一上鳍图案210上以与第一上鳍图案210相交。第一上栅极结构220可以设置在与下半导体衬底100的第一有源区ACT1重叠的位置处。第一上栅极结构220可以设置在第一上半导体衬底200的第一表面200a上。
第一上栅极结构220中的每一个或至少一些可以包括上栅极侧墙240、上栅极绝缘层235、上栅电极230和上封盖图案245。上栅极绝缘层235可以沿上栅极侧墙240的侧壁和第一上鳍图案210的轮廓形成。上栅电极230可以形成在上栅极绝缘层235上。上封盖图案245可以形成在上栅电极230上，并且设置在上栅极侧墙240之间。
上栅电极230可以包括在第二方向Y上延伸的长侧壁230a、以及在第一方向X上延伸的短侧壁230b。上栅极侧墙240可以设置在上栅电极230的长侧壁230a上。上栅极侧墙240未设置在上栅电极230的短侧壁230b上。上栅电极230的短侧壁230b和第一上半导体衬底200的侧壁200s可以在第一上半导体衬底200的厚度方向上并排布置。上栅电极230的短侧壁230b、上场绝缘层205的侧壁和第一上半导体衬底200的侧壁200s可以具有连续的轮廓。
在根据一些示例性实施例的半导体器件中，下栅极结构120和120_1、第一上半导体衬底200和第一上栅极结构220可以堆叠(例如，依次设置)在下半导体衬底100上。
下栅极绝缘层135和上栅极绝缘层235中的每一个可以包括高介电常数绝缘层。高介电常数绝缘层可以包括介电常数比氧化硅层更高的高介电材料。下栅极绝缘层135和上栅极绝缘层235中的每一个可以包括以下一项或多项：氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化钪铅钽和铅铌酸锌。
下栅电极130和上栅电极230中的每一个可以包括例如以下至少一项或其组合：氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钛钽(TaTiN)、氮化铝钛(TiAlN)、氮化铝钽(TaAlN)、氮化钨(WN)、钌(Ru)、铝化钛(TiAl)、碳氮化钛铝(TiAlC-N)、碳化铝钛(TiAlC)、碳化钛(TiC)、碳氮化钽(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、氮化铌(NbN)、碳化铌(NbC)、钼(Mo)、氮化钼(MoN)、碳化钼(MoC)、碳化钨(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)。
下栅极侧墙140和上栅极侧墙240可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)或碳氮氧化硅(SiOCN)中的至少一种。
下封盖图案145和上封盖图案245中的每一个可以包括例如氧化硅(SiO2)、氮化硅(SIN)、氮氧化硅(SiON)、碳氮化硅(SiCN)和碳氮氧化硅(SiOCN)中的至少一种。
与附图不同，下栅极结构120和120_1中的每一个可以不包括下封盖图案145。第一上栅极结构220中的每一个可以不包括上封盖图案245。
在图2中，第一上栅极结构220的短边(即，上栅电极230的短侧壁230b)被示出为在沿第一方向X的线上对齐。然而，这仅是用于便于描述的示例，并且示例实施例不限于该示例。
在图3中，第一上栅极结构220并未与下栅极结构120错位。然而，这仅是用于便于描述的示例，并且示例实施例不限于该示例。
下源/漏区150可以设置在下栅极结构120和120_1的至少一侧上。下源/漏区150可以设置在下栅极结构120之间。下源/漏区150可以形成在下鳍图案110上。
第一上源/漏区250和250_1可以设置在第一上栅极结构220的至少一侧上。第一上源/漏区250和250_1可以形成在第一上鳍图案210上。
第一上源/漏区250和250_1可以包括第一上源/漏区250和第一切割上源/漏区250_1。第一上源/漏区250可以设置在第一上栅极结构220之间。第一切割上源/漏区250_1可以形成在第一上鳍图案210的端部处。第一切割上源/漏区250_1中的每一个可以包括在第一上半导体衬底200的厚度方向上延伸的切割表面250_1s。第一切割上源/漏区250_1的切割表面250_1s、第一上鳍图案210的短侧壁以及第一上半导体衬底200的侧壁200s可以具有连续的轮廓。
第一上栅极结构220和第一上源/漏区250和250_1可以不设置在下半导体衬底100的场区FA(参见图1)上。
在图5中，下源/漏区150彼此间隔开，并且第一上源/漏区250彼此间隔开。然而，这仅是用于便于描述的示例，并且示例实施例不限于该示例。下源/漏区150中的一些也可以彼此连接，并且第一上源/漏区250中的一些也可以彼此连接。
在图3中，第一上源/漏区250的底表面被示出为高于第一上半导体衬底200的第一表面200a，但是示例性实施例不限于此。第一上源/漏区250的底表面也可以位于与第一上半导体衬底200的第一表面200a相同的水平面上，或者可以位于比第一上半导体衬底200的第一表面200a更低的位置。
可以沿下半导体衬底100的上表面形成下蚀刻停止层155。可以沿下场绝缘层105的上表面和下源/漏区150的轮廓形成下蚀刻停止层155。可以沿下栅极结构120和120_1的侧壁形成下蚀刻停止层155。
上蚀刻停止层255可以沿第一上半导体衬底200的第一表面200a延伸。可以沿上场绝缘层205的上表面和第一上源/漏区250的上表面的轮廓形成上蚀刻停止层255。可以沿第一上栅极结构220的侧壁形成上蚀刻停止层255。
上蚀刻停止层255未形成在第一切割上源/漏区250_1的切割表面250_1s、第一上鳍图案210的短侧壁和第一上半导体衬底200的侧壁200s上。上蚀刻停止层255在第一方向X上可以不比第一上半导体衬底200的侧壁200s更突出。上蚀刻停止层255在第一方向X上不比第一切割上源/漏区250_1的切割表面250_1s更突出。
上蚀刻停止层255可以设置在下半导体衬底100的第一有源区ACT1上。上蚀刻停止层255可以不设置在下半导体衬底100的场区FA(参见图1)上。
下蚀刻停止层155和上蚀刻停止层255可以包括例如氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)和/或碳氮氧化硅(SiOCN)中的至少一种。
下层间绝缘膜190可以形成在下半导体衬底100上。下层间绝缘膜190可以覆盖下栅极结构120和120_1以及下源/漏区150。下层间绝缘膜190可以形成在下蚀刻停止层155上。下层间绝缘膜190可以包括：结合绝缘层201(参见图27)，其形成为在制造过程期间将第一上半导体衬底200与下半导体衬底100相结合。
第一上半导体衬底200可以设置在下层间绝缘膜190上。下层间绝缘膜190的上表面可以面对第一上半导体衬底200的第二表面200b。
上层间绝缘膜290可以形成在下层间绝缘膜190上。上层间绝缘膜290可以覆盖第一上半导体衬底200的侧壁200s。上层间绝缘膜290可以覆盖第一上栅极结构220和第一上源/漏区250和250_1。
下层间绝缘膜190和上层间绝缘膜290中的每一个可以包括但不限于以下至少一项：氧化硅、氮化硅、氮氧化硅、可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂石英玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强原硅酸四乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂氧化硅(CDO)、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺和/或多孔聚合物材料。
形成在下半导体衬底100上的下晶体管中的至少一个可以连接至形成在第一上半导体衬底200上的晶体管中的至少一个。第一上栅极结构220中的至少一个可以连接至下栅极结构120和120_1中的至少一个和/或下源/漏区150中的至少一个。第一上源/漏区250和250_1中的至少一个可以连接至下栅极结构120和120_1中的至少一个或者下源/漏区150中的至少一个。
在下面的描述中，将描述第一上栅极结构220连接至下栅极结构120并且第一上源/漏区250连接至下源/漏区150的情况。然而，这仅是用于便于描述的示例，并且示例实施例不限于该示例。
下源/漏触点170可以接触下源/漏区150。下源/漏触点170可以形成在下源/漏区150上。
第一下着陆焊盘171可以形成在下源/漏触点170上。第一下着陆焊盘171可以接触下源/漏触点170。
下源/漏触点170和第一下着陆焊盘171可以形成在下层间绝缘膜190中。
下栅极触点175可以接触下栅电极130。下栅极触点175可以形成在第二栅电极130上。
第二下着陆焊盘176可以形成在下栅极触点175上。第二下着陆焊盘176可以接触下栅极触点175。
下栅极触点175和第二下着陆焊盘176可以形成在下层间绝缘膜190中。
上栅极连接触点275和上源/漏连接触点270中的每一个可以穿透第一上半导体衬底200。上栅极连接触点275和上源/漏连接触点270中的每一个可以形成在下半导体衬底100和第一上半导体衬底200彼此重叠的位置处。
上栅极连接触点275和上源/漏连接触点270中的每一个可以连接至一个或多个晶体管。
上源/漏连接触点270可以穿透第一上半导体衬底200以直接连接至第一下着陆焊盘171。上源/漏连接触点270可以通过第一下着陆焊盘171电连接至下源/漏触点170。
上源/漏连接触点270可以连接至第一上源/漏区250中的至少一个。由于上晶体管包括第一上源/漏区250，所以上源/漏连接触点270可以对上晶体管和下晶体管进行电连接。上源/漏连接触点270可以将至少一个第一上源/漏区250连接至下晶体管。
上源/漏连接触点270可以形成在第一连接接触孔270h中。上源/漏连接触点270可以填充第一连接接触孔270h。例如，第一连接接触孔270h可以形成在第一上鳍图案210、第一上半导体衬底200和下层间绝缘膜190中。
当上源/漏连接触点270形成为连接至至少两个第一上源/漏区250时，上源/漏连接触点270可以形成在与第一上鳍图案210重叠的位置处，如图2所示。备选地，与图2不同，上源/漏连接触点270可以形成在不与第一上鳍图案210和第一上栅极结构220重叠的位置处。
上栅极连接触点275可以穿透第一上半导体衬底200以直接连接至第二下着陆焊盘176。上栅极连接触点275可以通过第二下着陆焊盘176电连接至下栅极触点175。
上栅极连接触点275可以连接至上栅电极230中的至少一个。由于上晶体管包括上栅电极230，因此上栅极连接触点275可以对上晶体管和下晶体管进行电连接。上栅极连接触点275可以将至少一个上栅电极230连接至下晶体管。
上栅极连接触点275可以形成在第二连接接触孔275h中。上栅极连接触点275可以填充第二连接接触孔275h。例如，第二连接接触孔275h可以形成在第一上栅极结构220、第一上半导体衬底200和下层间绝缘膜190中。
下栅极触点175、下源/漏触点170、第一下着陆焊盘171、第二下着陆焊盘176、上栅极连接触点275和上源/漏连接触点270中的每一个或至少一个可以包括例如以下至少一项：钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、氮化钨(WN)、碳氮化钨(WCN)、钨(W)、钴(Co)、钌(Ru)、钼(Mo)、镍(Ni)、铝(Al)、铜(Cu)和/或掺杂的多晶硅。下栅极触点175、下源/漏触点170、第一下着陆焊盘171、第二下着陆焊盘176、上栅极连接触点275和上源/漏连接触点270中的每一个或至少一个可以包括不同的材料。与附图不同，也可以在下源/漏触点170和下源/漏区150之间形成硅化物层。
与附图不同，连接至上栅极连接触点275和上源/漏连接触点270的布线结构也可以形成在上栅极连接触点275和上源/漏连接触点270上。
在附图中，示出了一个上栅极连接触点275和一个上源/漏连接触点270。然而，这仅是用于便于描述的示例，并且示例实施例不限于该示例。
图6和图7示出了根据一些实施例的半导体器件。为了便于描述，将主要集中于与上面参考图3至图5描述的一些示例性实施例的不同之处来描述当前实施例。
参照图6和图7，根据一些示例性实施例的半导体器件还可以包括形成在下层间绝缘膜190中的第一布线结构180和第二布线结构185。
第一布线结构180和第二布线结构185可以设置在下半导体衬底100和第一上半导体衬底200之间。第一布线结构180和第二布线结构185中的每一个可以包括在多个金属层级(metal level)形成的布线和/或通孔。
第一布线结构180可以连接至下源/漏触点170。第一布线结构180可以连接至上源/漏连接触点270。
第一布线结构180可以对下源/漏触点170和上源/漏连接触点270进行电连接。第一布线结构180可以对上晶体管的第一上源/漏区250和下晶体管的下源/漏区150进行电连接。
第二布线结构185可以连接至下栅极触点175。第二布线结构185可以连接至上栅极连接触点275。
第二布线结构185可以对下栅极触点175和上栅极连接触点275进行电连接。第二布线结构185可以对上晶体管的上栅电极230和下晶体管的下栅电极130进行电连接。
在第一布线结构180和第二布线结构185中，可以(例如，通过双大马士革工艺)同时形成在相同金属层级形成的布线和通孔。
图8和图9示出了根据一些示例性实施例的半导体器件。为了便于描述，将主要集中于与上面参考图3至图5描述的一些示例性实施例的不同之处来描述当前实施例。
参照图8和图9，在根据一些示例性实施例的半导体器件中，上蚀刻停止层255可以与第一上半导体衬底200的第二表面200b平行地形成。
上蚀刻停止层255可以沿第一上栅极结构220的上表面延伸。上层间绝缘膜290的一部分可以插入在上蚀刻停止层255与第一上源/漏区250和250_1中的每一个之间。
图10是根据一些示例性实施例的半导体器件的示意性布局图。图11是沿图10的线B-B’截取的截面图。为了便于描述，将主要集中于与上面参考图2至图5描述的一些示例性实施例的不同之处来描述当前实施例。
作为参考，图10是图1中的区域P的放大图。
参照图10和图11，在根据一些示例性实施例的半导体器件中，上栅极连接触点275可以形成在上层间绝缘膜290和下层间绝缘膜190中。上源/漏连接触点270可以穿透第一上半导体衬底200。
上栅极连接触点275未穿透第一上半导体衬底200。上栅极连接触点275可以设置在下半导体衬底100的未与第一上半导体衬底200重叠的上表面上。上栅极连接触点275可以形成在第一上半导体衬底200和下半导体衬底100不重叠的位置处。
上栅极连接触点275可以通过上连接线276和上栅极触点277电连接至上栅电极230。
与附图不同，例如，上栅极连接触点275可以穿透第一上半导体衬底200，并且上源/漏连接触点270可以不穿透第一上半导体衬底200。
备选地，例如，上栅极连接触点275和上源/漏连接触点270中的每一个可以不穿透第一上半导体衬底200。上栅极连接触点275和上源/漏连接触点270可以形成在第一上半导体衬底200和下半导体衬底100不重叠的位置处。
图12至图14示出了根据一些示例性实施例的半导体器件。为了便于描述，将主要集中于与上面参考图3至图5描述的一些示例性实施例的不同之处来描述当前实施例。
参照图12至图14，在根据一些示例性实施例的半导体器件中，下栅极结构120和120_1以及第一上栅极结构220可以设置在下半导体衬底100和第一上半导体衬底200之间。
下源/漏区150和第一上源/漏区250和250_1也可以设置在下半导体衬底100和第一上半导体衬底200之间。
例如，第一上半导体衬底200的第一表面200a可以面对下半导体衬底100。第一上鳍图案210可以从第一上半导体衬底200朝向下半导体衬底100突出。
上源/漏连接触点270可以依次穿透第一上半导体衬底200、第一上鳍图案210和第一上源/漏区250。因此，上源/漏连接触点270可以直接连接至第一下着陆焊盘171。
上栅极连接触点275可以依次穿透第一上半导体衬底200、上场绝缘层205和第一上栅极结构220。因此，上栅极连接触点275可以直接连接至第二下着陆焊盘176。
在图12中，在制造第一上栅极结构220期间形成的插入绝缘层和上蚀刻停止层255可以设置在第一上栅极结构220之间的下层间绝缘膜190上。
图15是根据一些示例性实施例的半导体器件的示意性布局图。图16是沿图15的线A-A’截取的截面图。图17是沿图15的线B-B’截取的截面图。图18是沿图15的线C-C’截取的截面图。为了便于描述，将主要集中于与上面参考图2和图12至图14描述的一些示例性实施例的不同之处来描述当前实施例。
作为参考，图15是图1中的区域P的放大图。
参照图15至图18，在根据一些示例性实施例的半导体器件中，多个第一上鳍图案210中的至少一个可以在第一方向X上比第一上半导体衬底200的侧壁200s更突出。
多个第一上栅极结构220中的至少一个可以在第二方向Y上比第一上半导体衬底200的侧壁200s更突出。
第一上鳍图案210中的每一个的一部分可以比第一上半导体衬底200的侧壁200s更横向突出。第一上栅极结构220中的每一个的一部分可以比第一上半导体衬底200的侧壁200s更横向突出。
第一切割上源/漏区250_1中的每一个的一部分可以比第一上半导体衬底200的侧壁200s更突出(类似于第一方向X上的第一上鳍图案210)。这里，上蚀刻停止层255的一部分可以比第一上半导体衬底200的侧壁200s更横向突出。
与附图不同，第一上鳍图案210可以在第一方向X不上比第一上半导体衬底200的侧壁200s更突出。备选地，第一上栅极结构220可以在第二方向Y上不比第一上半导体衬底200的侧壁200s更突出。
图19是根据一些示例性实施例的半导体器件的示意性布局图。图20是沿图19的线D-D’截取的截面图。为了便于描述，将主要集中于与上面参考图2至图5描述的一些示例性实施例的不同之处来描述当前实施例。
参照图19和图20，在根据一些示例性实施例的半导体器件中，第一虚设上侧墙240_1可以设置在第一上半导体衬底200上。
第一虚设上侧墙240_1、每个第一上鳍图案210的短侧壁、以及第一上半导体衬底200的侧壁200s(例如，在第二方向Y上延伸的侧壁)可以在第一上半导体衬底200的厚度方向上对齐。第一切割上源/漏区250_1可以不形成在第一上半导体衬底200的形成有第一虚设上侧墙240_1的一侧上。第一虚设上侧墙240_1可以是第一上栅极结构220的一部分。
第二虚设上侧墙340_1可以设置在与第一上半导体衬底200的第一侧相邻设置的第二上半导体衬底300上。第二虚设上侧墙340_1可以设置在形成在第二上半导体衬底300上的每个第二上鳍图案310上。
第二虚设上侧墙340_1可以面对第一虚设上侧墙240_1。上层间绝缘膜290可以设置在第二虚设上侧墙340_1和第一虚设上侧墙240_1之间、在每个第一上鳍图案210的短侧壁和每个第二上鳍图案310的短侧壁之间、以及在第一上半导体衬底200和第二上半导体衬底300之间。
形成在每个第二上鳍图案310上的第二上源/漏区350可以沿第一方向X与第一上源/漏区250布置在一起。
在图20中，第一切割上源/漏区250_1未形成在第一上半导体衬底200的第一侧上，而是形成在第一上半导体衬底200的另一侧上。然而，示例性实施例不限于此。第一切割上源/漏区250_1也可以不形成在第一上半导体衬底200的第二侧上。在示例性实施例中，第一虚设上侧墙240_1可以设置在第一上半导体衬底200的第二侧的边界附近。
在制造过程中，可以通过去除至少一个预先上栅极结构220p(参见图25)的栅电极和上半导体衬底200p来形成第一上半导体衬底200和第二上半导体衬底300。
图21是根据一些示例性实施例的半导体器件的示意性布局图。图22是沿图21的线E-E’截取的截面图。为了便于描述，将主要集中于与上面参考图2至图5描述的一些示例性实施例的不同之处来描述当前实施例。
参照图21和图22，在根据一些示例性实施例的半导体器件中，第一上半导体衬底200的侧壁200s(例如，在第二方向Y上延伸的侧壁)、每个第一上鳍图案210的短侧壁和第一上栅极结构220的侧壁可以在第一上半导体衬底200的厚度方向上对齐。
第一切割上源/漏区250_1可以不形成在第一上半导体衬底200的一侧上。
与第一上半导体衬底200的一侧相邻设置的第二上半导体衬底300的侧壁可以与每个第二上鳍图案310的侧壁和第二上栅极结构320的侧壁在第二上半导体衬底300的厚度方向上对齐。
第二上栅极结构320可以面对第一上栅极结构220。上层间绝缘膜290可以设置在第一上栅极结构220和第二上栅极结构320之间、在每个第一上鳍图案210的短侧壁和每个第二上鳍图案310的短侧壁之间、以及在第一上半导体衬底200和第二上半导体衬底300之间。
形成在每个第二上鳍图案310上的第二上源/漏区350可以沿第一方向X与第一上源/漏区250布置在一起。
在制造过程中，可以通过去除预先上栅极结构220p(参见图25)与上半导体衬底200p之间的预先上鳍图案210p(参见图26)来形成第一上半导体衬底200和第二上半导体衬底300。
在图1至图22中，一个第一上半导体衬底200堆叠在下半导体衬底100上。然而，示例性实施例不限于此。例如，包括另一栅极结构的半导体衬底也可以堆叠在第一上半导体衬底200上。
图23至图30是用于说明根据一些示例性实施例的制造半导体器件的方法的步骤的视图。
作为参考，图23可以是下半导体衬底100的区域(更具体地，图1的第一有源区ACT1)的布局图。图24是沿图23的线F-F’截取的截面图。图25可以是上半导体衬底200p的区域的布局图。图26是沿图25的线G-G’截取的截面图。图30是沿图29的线H-H’截取的截面图。
参考图23和图24，可以在下半导体衬底100上形成多个下晶体管。
下晶体管可以包括多个下鳍图案110、多个下栅极结构120和120_1以及多个下源/漏区150。下晶体管可以分别形成在下鳍图案110和下栅极结构120相交的位置处。
下鳍图案110可以在第一方向X上延伸。下栅极结构120和120_1可以在第二方向Y上延伸。
可以在下半导体衬底100上形成下层间绝缘膜190，以覆盖下栅极结构120和120_1以及下源/漏区150。
可以在下层间绝缘膜190中形成下源/漏触点170和连接至下源/漏区150的第一下着陆焊盘171。
下层间绝缘膜190可以不是通过一个工艺形成，而是通过多个工艺形成。例如，在形成下层间绝缘膜190的一部分之后，可以形成下源/漏触点170和第一下着陆焊盘171。然后，可以形成下层间绝缘膜190的其余部分。
下晶体管、下源/漏触点170和第一下着陆焊盘171可以形成在下半导体衬底100上的下元件区域115中。
参考图25和图26，可以在上半导体衬底200p上形成多个上晶体管。
上晶体管可以包括多个预先上鳍图案210p、多个预先上栅极结构220p和多个第一上源/漏区250。上晶体管可以分别形成在预先上鳍图案210p和预先上栅极结构220p相交的位置处。
在上半导体衬底200p上，预先上鳍图案210p可以在第一方向X上延伸。预先上栅极结构220p可以在第二方向Y上延伸。
预先上鳍图案210p和预先上栅极结构220p中的任一个或两个可以规则地布置在上半导体衬底200p上。例如，预先上鳍图案210p可以在Y方向上以恒定间距P1布置，和/或预先上栅极结构220p可以在X方向上以恒定间距P2布置。Y方向上的恒定间距P1可以与X方向上的恒定间距P2相同或不同。
可以在上半导体衬底200p上形成预先上层间绝缘膜291。
上晶体管可以形成在上半导体衬底200p上的上元件区域215中。
参考图27，上半导体衬底200p可以结合到支撑衬底50。
上元件区域215可以放置在上半导体衬底200p和支撑衬底50之间。
然后，可以去除上半导体衬底200p的至少一部分以减小上半导体衬底200p的厚度。
例如，可以部分地去除上半导体衬底200p，以将上半导体衬底200p的一部分留在上元件区域215下面。备选地，可以去除除了上元件区域215之外的整个上半导体衬底200p。
在上半导体衬底200p的厚度减小之后，可以在上半导体衬底200p的表面上形成结合绝缘层201。
如果上半导体衬底200p是或包括SOI衬底，并且在部分去除上半导体衬底200p期间暴露SOI衬底的掩埋绝缘层，则可以不形成结合绝缘层201。
参考图28，下半导体衬底100和上半导体衬底200p可以结合在一起。
可以使用结合绝缘层201来结合上半导体衬底200p和下半导体衬底100(参见图27)。结合绝缘层201成为下层间绝缘膜190的一部分。
上半导体衬底200p和下半导体衬底100的结合可能导致预先上栅极结构220p和下栅极结构120和120_1的未对齐。然而，由于预先上鳍图案210p和预先上栅极结构220p(例如，作为具有恒定间距的阵列)规则地形成在上半导体衬底200p上，因此预先上栅极结构220p和下栅极结构120、120_1之间的未对齐的大小可以不大。
例如，未对齐的大小可以小于相邻的下栅极结构120和120_1的对应侧壁之间的距离的一半。备选地，未对齐的大小可以小于相邻的预先上栅极结构220p的对应侧壁之间的距离的一半。例如，如果预先上栅极结构220p以恒定间距形成，则预先上栅极结构220p与下栅极结构120、120_1之间的未对齐可以与预先上栅极结构220p的触点到聚酯纤维(CPP)间距一样小。
第一栅极结构和第二栅极结构可以彼此相邻。这里，第一栅极结构可以包括一个侧壁和另一个侧壁，并且第二栅极结构可以包括一个侧壁和另一个侧壁。如果在第一栅极结构的第一侧壁和第二栅极结构的第二侧壁(该第一侧壁和该第二侧壁彼此面对)之间形成一个源/漏区，则第一栅极结构的一个侧壁和第二栅极结构的一个侧壁可以是对应的侧壁。
参照图29和图30，可以执行第一蚀刻工艺以去除预先上栅极结构220p中的一些和第一上源/漏区250中的一些。另外，可以执行第二蚀刻工艺以部分地去除上半导体衬底200p。
在第一蚀刻工艺和第二蚀刻工艺之后，可以在与第一有源区ACT 1(参见图2)对应的位置处，留下第一上半导体衬底200、多个第一上栅极结构220、多个第一上源/漏区250和多个第一上鳍图案210。
在第一蚀刻工艺中使用的掩模图案和在第二蚀刻工艺中使用的掩模图案可以彼此相同或不同。
通过第一蚀刻工艺，可以形成上栅电极的短侧壁230b，并且可以形成第一切割上源/漏区250_1的切割表面250_1s。
通过第二蚀刻工艺，可以形成第一上半导体衬底200的侧壁200s。
接下来，参考图30，可以在下层间绝缘膜190上形成上层间绝缘膜290，以覆盖第一上半导体衬底200的侧壁200s。
在形成上层间绝缘膜290之后，可以形成上源/漏连接触点270。
与附图不同，包括第一上鳍图案210在内的鳍式晶体管可以不形成在上半导体衬底200p上。备选地或附加地，可以形成平面晶体管。在这种情况下，第一上半导体衬底200可以是没有元件隔离层的半导体衬底。这里，沿第二方向Y延伸的第一上源/漏区250可以形成在沿第二方向Y延伸的多个第一上栅极结构220之间。
图31是用于说明根据一些示例性实施例的制造半导体器件的方法的步骤的视图。图31可以是在图23至图26之后执行的过程。
参照图31，通过将上元件区域215和下元件区域115放置成彼此面对，可以将下半导体衬底100和上半导体衬底200p结合在一起。
可以部分地去除上半导体衬底200p以减小上半导体衬底200p的厚度。
然后，可以执行第二蚀刻工艺以部分地去除上半导体衬底200p。另外，可以执行第一蚀刻工艺以去除多个预先上栅极结构220p中的一些以及多个第一上源/漏区250中的一些。
在第二蚀刻工艺中使用的掩模图案和在第一蚀刻工艺中使用的掩模图案可以彼此相同或不同。
例如，如果在第二蚀刻工艺中使用的掩模图案和在第一蚀刻工艺中使用的掩模图案相同，则可以制造诸如图12至图14中所示的半导体器件之类的半导体器件。
再例如，如果在第二蚀刻工艺中使用的掩模图案和在第一蚀刻工艺中使用的掩模图案彼此不同，则可以制造诸如图15至图18中所示的半导体器件之类的半导体器件。
前述内容是对示例性实施例的说明，而不应被解释为对示例性实施例的限制。虽然已经描述了一些示例性实施例，但是本领域普通技术人员将容易理解，在不实质上脱离本公开的新颖教导和优点的前提下，可以在示例性实施例中进行多种修改。因此，所有这种修改旨在被包括在如权利要求中限定的本公开的范围内。

Claims (20)

1.一种半导体器件，包括：
下半导体衬底；
下栅极结构，在所述下半导体衬底上，所述下栅极结构包括下栅电极；
下层间绝缘膜，在所述下半导体衬底上，所述下层间绝缘膜覆盖所述下栅极结构；
上半导体衬底，在所述下层间绝缘膜上；
上栅极结构，在所述上半导体衬底上；以及
上层间绝缘膜，在所述下层间绝缘膜上，所述上层间绝缘膜覆盖所述上半导体衬底的侧壁，
其中，所述上栅极结构包括在第一方向上延伸的上栅电极以及沿所述上栅电极的侧壁延伸的上栅极侧墙，
其中，所述上栅电极包括在所述第一方向上延伸的长侧壁、以及在第二方向上延伸的短侧壁，所述第二方向不同于所述第一方向，以及
其中，所述上栅极侧墙在所述上栅电极的长侧壁上，而不在所述上栅电极的短侧壁上。
2.根据权利要求1所述的半导体器件，还包括：
连接触点，穿透所述上半导体衬底，其中，所述连接触点将下晶体管电连接至上晶体管，所述下晶体管包括所述下栅电极，并且所述上晶体管包括所述上栅电极。
3.根据权利要求1所述的半导体器件，还包括：
连接触点，在所述上层间绝缘膜中并且在所述下层间绝缘膜中，其中
所述连接触点将下晶体管电连接至上晶体管，所述下晶体管包括所述下栅电极，并且所述上晶体管包括所述上栅电极，
所述连接触点在所述下半导体衬底的未与所述上半导体衬底重叠的上表面上。
4.根据权利要求1所述的半导体器件，其中，所述下栅极结构、所述上半导体衬底和所述上栅极结构依次堆叠在所述下半导体衬底上。
5.根据权利要求1所述的半导体器件，其中，所述下栅极结构和所述上栅极结构在所述下半导体衬底与所述上半导体衬底之间。
6.根据权利要求5所述的半导体器件，其中，在所述第一方向上，所述上栅极结构的一部分比所述上半导体衬底的侧壁更突出。
7.根据权利要求1所述的半导体器件，还包括：
下栅极触点，与所述下栅电极接触；
着陆焊盘，与所述下栅极触点接触；以及
连接触点，连接至上晶体管，所述上晶体管包括所述上栅电极，
其中，所述连接触点直接连接至所述着陆焊盘。
8.根据权利要求1所述的半导体器件，其中，下晶体管包括所述下栅电极，并且上晶体管包括所述上栅电极，
其中，所述下晶体管包括鳍式场效应晶体管FinFET、垂直场效应晶体管VFET、包括纳米线在内的晶体管、包括纳米片在内的晶体管、或平面晶体管，以及
其中，所述上晶体管包括鳍式场效应晶体管FinFET、垂直场效应晶体管VFET、包括纳米线在内的晶体管、包括纳米片在内的晶体管、或平面晶体管。
9.一种半导体器件，包括：
下半导体衬底，包括第一区域和第二区域；
下栅极结构，在所述下半导体衬底上，所述下栅极结构包括下栅电极；
上半导体衬底，在所述第一区域的下半导体衬底上，所述上半导体衬底包括第一表面以及与所述第一表面相对的第二表面；
多个上栅极结构，在所述上半导体衬底的第一表面上，所述多个上栅极结构中的每一个上栅极结构包括上栅电极；
多个上源/漏区，在所述上栅极结构中的每个相应的上栅极结构的至少一侧上；以及
蚀刻停止层，沿所述上半导体衬底的第一表面延伸，
其中，所述蚀刻停止层在所述下半导体衬底的第一区域上。
10.根据权利要求9所述的半导体器件，其中，所述蚀刻停止层不在所述下半导体衬底的第二区域上。
11.根据权利要求9所述的半导体器件，其中，所述蚀刻停止层沿所述源/漏区的上表面延伸。
12.根据权利要求9所述的半导体器件，其中，所述多个上源/漏区中的至少一个上源/漏区包括在所述上半导体衬底的厚度方向上延伸的切割表面，并且所述蚀刻停止层不在所述切割表面上。
13.根据权利要求9所述的半导体器件，其中，所述上栅极结构中的每一个上栅极结构包括栅极侧墙，所述上栅电极包括在第一方向上延伸的长侧壁以及在第二方向上延伸的短侧壁，所述第二方向不同于所述第一方向，所述栅极侧墙在所述上栅电极的长侧壁上，并且所述栅极侧墙不在所述上栅电极的短侧壁上。
14.一种半导体器件，包括：
下半导体衬底，包括第一区域以及围绕所述第一区域限定的第二区域；
多个下晶体管，在所述下半导体衬底中，所述多个下晶体管包括多个下栅极结构以及多个下源/漏区，所述多个下栅极结构在第一方向上延伸，并且所述多个下源/漏区在所述多个下栅极结构之间；
下层间绝缘膜，在所述下半导体衬底上，所述下层间绝缘膜覆盖所述多个下栅极结构以及所述多个下源/漏区；
上半导体衬底，在所述第一区域的下层间绝缘膜上；
上层间绝缘膜，在所述下层间绝缘膜上，所述上层间绝缘膜覆盖所述上半导体衬底的侧壁；
多个上晶体管，在所述上半导体衬底中，所述多个上晶体管在与所述下半导体衬底的第一区域重叠的位置处，所述多个上晶体管包括多个上栅极结构以及多个上源/漏区，所述多个上栅极结构在所述第一方向上延伸，并且所述多个上源/漏区在所述多个上栅极结构之间；
第一连接触点，将所述多个上栅极结构中的至少一个上栅极结构连接至所述多个下晶体管中的至少一个下晶体管；以及
第二连接触点，将所述多个上源/漏区中的至少一个上源/漏区连接至所述多个下晶体管中的至少一个下晶体管，
其中，所述第一连接触点和所述第二连接触点中的至少一个穿透所述上半导体衬底。
15.根据权利要求14所述的半导体器件，其中，所述多个上栅极结构中的每一个上栅极结构包括上栅电极以及沿所述上栅电极的侧壁延伸的栅极侧墙，其中
所述上栅电极包括在所述第一方向上延伸的长侧壁以及在第二方向上延伸的短侧壁，所述第二方向不同于所述第一方向，以及
所述栅极侧墙在所述上栅电极的长侧壁上，而不在所述上栅电极的短侧壁上。
16.根据权利要求14所述的半导体器件，其中，所述多个上源/漏区中的至少一个上源/漏区包括在所述上半导体衬底的厚度方向上延伸的切割表面。
17.根据权利要求14所述的半导体器件，其中，所述多个下栅极结构、所述上半导体衬底和所述多个上栅极结构依次堆叠在所述下半导体衬底上。
18.根据权利要求14所述的半导体器件，其中，所述多个下栅极结构和所述多个上栅极结构在所述下半导体衬底与所述上半导体衬底之间。
19.根据权利要求14所述的半导体器件，其中，所述多个上栅极结构包括在所述上半导体衬底的最外面的边缘处的边界栅极结构，
其中，在所述第一方向上延伸的所述边界栅极结构的侧壁和在所述第一方向上延伸的所述上半导体衬底的侧壁在所述上半导体衬底的厚度方向上对齐。
20.根据权利要求14所述的半导体器件，还包括：
虚设侧墙，在所述上半导体衬底上，所述虚设侧墙与所述上栅极结构平行，
其中，在所述第一方向上延伸的所述虚设侧墙的侧壁和在所述第一方向上延伸的所述上半导体衬底的侧壁在所述上半导体衬底的厚度方向上对齐。
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