KR100450788B1 - 단결정실리콘박막트랜지스터강유전체랜덤액세스메모리제조방법 - Google Patents
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Abstract
본 발명은 단결정 Si 박막이 형성된 주입 실리콘 웨이퍼(implanted Si wafer)를 강유전체와 접합하여 강유전체 랜덤 액세스 메모리(FRAM)를 구현하는 SOI 박막트랜지스터 강유전체 랜덤 액세스 메모리(SOI TFT-FRAM) 제조 방법에 관한 것이다. 본 발명에 따른 SOI-TFT-FRAM 제조방법은 강유전체 캐패시터 상에 주입 실리콘 웨이퍼를 본딩하는 방법으로 접착하고, 주입 실리콘 웨이퍼의 격리 영역(splitting zone)을 제거한 다음 단결정 Si 막에 트랜지스터를 형성함으로써, 기존의 FRAM에서 해결하기 힘든 집적도와 공정문제가 해결되는 동시에 비정질 Si TFT-FRAM이나 다결정 Si TFT-FRAM에서 얻기 힘든 고성능의 TFT를 구비한다.
Description
본 발명은 단결정 Si 막이 형성된 주입 실리콘 웨이퍼(implanted Si wafer)를 강유전체와 접합하여 강유전체 랜덤 액세스 메모리(FRAM)를 구현한 SOI 박막트랜지스터 강유전체 랜덤 액세스 메모리(SOI TFT-FRAM) 및 그 제조 방법에 관한 것이다.
일반적으로, TFT-FRAM에서 제시된 바와 같이, 강유전체 메모리에 사용하는 반도체는 박막 Si을 이용하는 추세로 진행되고 있다.
박막트랜지스터 강유전체 랜덤 액세스 메모리(TFT-FRAM)는 박막 트랜지스터와 강유전체 캐패시터(capacitor)로 이루어진 강유전체 메모리이다. 그러나, 비정질 TFT나 다결정 Si TFT의 성능이 기존의 CMOS 트랜지스터에 못미치기 때문에 TFT의 성능 향상이 문제로 지적되고 있다.
본 발명은 상기와 같은 문제점을 개선하고자 창안된 것으로, 성능이 CMOS 트랜지스터 보다 떨어지지 않는 고성능의 단결정 실리콘 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 SOI-TFT-FRAM의 개략적 구조를 나타내는 수직 단면도,
도 2는 도 1의 SOI-TFT-FRAM의 등가 회로도,
도 3a 내지 도 3f는 도 1의 SOI-TFT-FRAM 제작 방법을 공정 단계별로 보여주는 단면도,
그리고 도 4a 내지 도 4f는 도 1의 SOI-TFT-FRAM 의 또 다른 제작 방법을 공정 단계별로 보여주는 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
11. 하부전극(plate pad)
12. 강유전체 13. 상부전극
14. 콘택트 플러그(contact plug) 15. 채널(channel)
16. 소스 17. 드레인
18. 게이트 (라인) 19. 절연체
20. 비트 라인(Bit line)
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 단결정 Si 박막 트랜지스터 강유전체 랜덤 액세스 메모리는, 라인 형태로 공유되도록 플레이트 패드로 된 하부 전극, 상기 하부 전극 및 기판 상에 전체 메모리 셀에 공유되도록 형성된 강유전체 및 상기 강유전체 상에 각 메모리 셀에 대응하는 크기로 분할되어 형성된 상부 전극을 갖는 강유전체 캐패시터 어레이; 상기 강유전체 캐패시터 어레이 상에 주입 실리콘 웨이퍼를 접합하여 형성된 단결정 Si 박막으로 제작된 트랜지스터; 및 도전성 물질로 형성되어 상기 강유전체 캐패시터의 상부 전극들 및 상기 트랜지스터들을 각각 접속시키는 플러그;를 구비한 것을 특징으로 한다.
본 발명에 있어서, 상기 플러그는 반도체로 형성된 것도 바람직하다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 단결정 Si 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 제조 방법은, (가) 강유전체 캐패시터 어레이 상에 주입 실리콘 웨이퍼를 접착하는 단계; 및 (나) 상기 주입 실리콘 웨이퍼에서 격리 영역(splitting zone)을 제거한 후 Si 박막에 트랜지스터를 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 강유전체 캐패시터 어레이는, 하부 전극 및 강유전체는 공유되고, 상부 전극은 각 메모리 셀에 대응하도록 분할하는 것이 바람직하고, 상기 (가) 단계 및 (나) 단계 사이에, 상기 강유전체 캐패시터 어레이 위에 절연물질을 증착하는 단계; 상기 절연물질에 상기 트랜지스터와의 접촉을 위한 개구부를 만드는 단계; 및 상기 개구부에 도전성 물질 혹은 반도체 물질을 채워넣어 플러그를 형성하는 단계;를 더 포함하는 것이 바람직하며, 상기 (나) 단계는, 상기 주입 실리콘 웨이퍼의 Si 박막만 제외하고 나머지 부분은 제거하는 서브 단계; 상기 Si박막을 상기 각 메모리 셀에 대응하도록 패터닝하고, 패터닝된 상기 각 Si박막 패턴에 이온 주입을 하여 TFT의 채널을 형성하는 서브 단계; 및 상기 채널 상부에 소정 두께의 절연체를 형성한 다음 게이트를 제조하고, 다시 절연체를 덮은 다음 비트라인을 형성하는 서브 단계;를 포함하되, 상기 비트라인을 형성하는 서브 단계는, 상기 절연체에 식각 공정에 의해 개구부를 형성하는 서브 단계; 상기 개구부를 메우고 상기 절연체 상면을 덮도록 금속화 공정을 이용하여 비트라인 물질을 도포하는 서브 단계; 및 상기 비트라인 물질을 패터닝하여 비트라인을 형성하는 서브 단계;를 포함하는 것이 바람직하다.
또한, 본 발명에 있어서, 상기 (가) 단계 및 (나) 단계 사이에 상기 강유전체 캐패시터 어레이 위에 절연물질을 증착하는 단계를 더 포함하고, 상기 (나) 단계는, 상기 주입 실리콘 웨이퍼의 Si 박막만 제외하고 나머지 부분은 제거하는 서브 단계; 상기 Si박막을 상기 각 메모리 셀에 대응하도록 패터닝하고, 패터닝된 상기 각 Si박막 패턴에 이온 주입을 하여 TFT의 채널을 형성하는 서브 단계; 상기 TFT 채널 옆의 소스 영역 및 그 하부 절연층에 개구부를 형성하는 단계; 상기 개구부에 도전성 물질 혹은 반도체 물질을 채워넣어 플러그를 형성하는 단계; 및 상기 채널 상부에 소정 두께의 절연체를 형성한 다음 게이트를 제조하고, 다시 절연체를 덮은 다음 비트라인을 형성하는 서브 단계;를 포함하며, 상기 비트라인을 형성하는 서브 단계는, 상기 절연체에 식각 공정에 의해 개구부를 형성하는 서브 단계; 상기 개구부를 메우고 상기 절연체 상면을 덮도록 금속화 공정을 이용하여 비트라인 물질을 도포하는 서브 단계; 및 상기 비트라인 물질을 패터닝하여 비트라인을 형성하는 서브 단계;를 포함하는 것이 바람직하다.
이하 도면을 참조하면서 본 발명에 따른 단결정 Si TFT-FRAM 및 그 제조 방법을 상세하게 설명한다.
단결정 Si 박막을 이용한 TFT는 CMOS 트랜지스터에 견줄만한 성능을 유지하므로 강유전체 위에 직접 비정질 Si TFT나 다결정 Si TFT를 형성하는 공정 대신 단결정 Si 박막이 이미 형성되어 있는 주입 실리콘 웨이퍼(implanted Si wafer)를 강유전체와 접합하면 고성능의 TFT-FRAM 구현이 가능해 진다. 따라서 본 발명에서는 주입 실리콘 웨이퍼(implanted Si wafer)와 강유전체 캐패시터 어레이(array)를 본딩(bonding)한 후 격리 영역(splitting zone)을 제거하고 Si 박막만 남긴 후 이를 이용하여 TFT를 형성하는 것이 특징이다.
여기서, 주입 실리콘 웨이퍼(implanted Si wafer)에 수소나 B, Ge 등을 일정 깊이 까지 주입시킨 다음 다시 열처리에 의해 단결정 Si층이 격리 영역 위에 형성되도록 만든 것이다(도 3c의 16 참조, 여기서 16c는 원래 Si 기판, 16b는 격리 영역, 16a는 열처리후 형성된 Si층). 이는 스마트 컷(smart-cut) 방법의 원리로 알려져 있는 것으로 Si박막과 강유전체 캐패시터와의 연결을 위하여 플러그(plug) 공정이 첨가되는 것이 기존 TFT-FRAM 제조 방법과 다른 점이다.
도 1은 이러한 SOI-TFT-FRAM의 개략적 구조를 나타내는 수직 단면도이다. 도시된 바와 같이, 먼저 강유전체 캐패시터에 있어서, 하부 전극(11)은 플레이트 패드(11)로 라인별로 공유되고, 강유전체(12)는 전체 메모리에 공유된다. 상부 전극(13)은 각 메모리 셀에 대응하도록 분할되어 각각 하나의 트랜지스터와 연결된다. 다음에, 박막 트랜지스터는 단결정 Si 박막으로 강유전체 캐패시터의 상부전극(13)과 각각 하나씩 대응하도록 형성되는데, 소스(16)들이 상부 전극(13)들과 플러그(14)를 통하여 접속된다. Si박막은 각 메모리 셀에 대응하도록 패터닝되고, 그 중앙부에 이온이 주입되어 채널(15)이 되고, 그 양쪽 가장자리는 각각 소스(16) 및 드레인(17)이 된다. 그리고 비트 라인(bit line)은 센서 증폭기(sense amplifier)(미도시)와 연결되고, 비트 라인(bit line)(20)은 게이트 라인(gate line; 혹은 워드 라인)(18)과 수직을 이룬다. 하부전극으로서의 플레이트 패드(plate pad)(11)는 비트 라인(bit line)(20)과 평행을 이루고 플레이트 패드(plate pad)(11)는 게이트 라인(gate line)(18)과 수직을 이룬다. 콘택트(Contact)를 위한 플러그(plug) 물질은 poly-Si 등 도전성 물질, 반도체 물질을 사용한다. 강유전체 캐패시터의 피로(fatigue)를 줄이기 위하여 전극 물질은 도전성 세라믹(ceramic)을 사용할 수도 있고, 도전성 세라믹과 금속이 번갈아 적층된 다중층(multilayer) 전극을 사용하기도 한다.
상기와 같은 구조의 SOI-TFT-FRAM의 작동 방법은 기존의 1T-1C FRAM이나 1T-CC FRAM 작동 방법과 동일하다. 이를 도 2에 도시된 바와 같은 본 발명에 따른 SOI-FRAM의 등가 회로도를 참조하여 설명하면 다음과 같다.
먼저, 플레이트 라인을 접지시키거나 적절한 전압으로 유지시킨 다음 기록하고자 하는 셀에 해당하는 비트 라인(Bn) 및 워드 라인(Wn)에 적절한 비트라인 전압(Vb) 및 워드 라인 전압(Vw)을 인가하여 해당 TFT를 "온"시켜 강유전체 캐패시터에 비트 라인 전압(Vb) 혹은 비트 라인 전압과 플레이트 라인 전압의 차에 의하여 강유전체 캐패시터를 분극시킴으로써 정보를 기록한다.
다음에, 기록된 정보를 읽을 경우에는 비트 라인을 센스 증폭기와 연결하고,플레이트 라인에 적절한 전압을 인가한 다음 상기와 같은 방법으로 읽고자 하는 메모리 셀의 트랜지스터를 온시키면 해당 셀의 강유전체 캐패시터의 분극 상태에 따라 센스 증폭기로 전류가 흐르거나 않거나 하여 기록 상태가 감지된다. 이 것이 읽는 과정이다.
도 3a 내지 도 3f는 상기와 같은 구조의 SOI-FRAM 제작 방법을 공정 단계별로 보여주는 단면도들이다.
먼저, 도 3a에 도시된 바와 같이, 강유전체 캐패시터 어레이(capacitor array)를 만든다. 즉, 하부 전극(11) 및 강유전체(12)은 공통으로 하고, 상부 전극(13)은 각 메모리 셀에 대응하도록 분할하여 강유전체 캐패시터 어레이를 형성한다.
다음에, 도 3b에 도시된 바와 같이, 강유전체 캐패시터 어레이 위에 절연물질(19)을 덮고, 트랜지스터(미도시)와의 콘택트를 위한 개구부를 만들고 플러그(plug) 물질을 채워넣어 플러그(14)를 형성한다.
다음에, 도 3c에 도시된 바와 같이, 절연물질(19)과 플러그(14) 상에 트랜지그터 형성용 주입 실리콘 웨이퍼(implanted Si wafer)를 덮어 본딩한다.
다음에, 도 3d에 도시된 바와 같이, 주입 실리콘 웨이퍼(implanted Si wafer)(16)의 Si 박막(16a)만 제외하고 나머지 부분은 제거한다.
다음에, 도 3e에 도시된 바와 같이, Si박막(16a)을 상부 전극(13)과 같이 각 메모리 셀에 대응하도록 패터닝하고, 각 Si박막 패턴에 이온 주입(implantation)을 하여 TFT의 채널(channel)(15)을 형성한다.
다음에, 도 3f에 도시된 바와 같이, 채널(15) 상부에 소정 두께의 절연체를 형성한 다음 게이트(18)를 제조하고, 다시 절연체를 덮은 다음 식각 공정(개구부 형성), 금속화(metallization) 공정(비트라인용 금속 증착) 및 패터닝 공정(비트라인 패턴 형성)으로 비트라인(20)을 형성하여 소자를 완성한다.
한편, 도 4a 내지 도 4f는 도 1의 SOI-TFT-FRAM 의 또 다른 제작 방법을 공정 단계별로 보여주는 단면도들이다.
먼저, 도 4a에 도시된 바와 같이, 강유전체 캐패시터 어레이(capacitor array)를 만든다. 즉, 하부 전극(11) 및 강유전체(12)은 공통으로 하고, 상부 전극(13)은 각 메모리 셀에 대응하도록 분할하여 강유전체 캐패시터 어레이를 형성한다.
다음에, 도 4b에 도시된 바와 같이, 강유전체 캐패시터 어레이 위체 절연물질(19)을 덮는다.
다음에, 도 4c에 도시된 바와 같이, 절연물질(19) 상에 트랜지스터 형성용 주입 실리콘 웨이퍼(implanted Si wafer)를 덮어 본딩한다.
다음에, 도 4d에 도시된 바와 같이, 주입 실리콘 웨이퍼(implanted Si wafer)(16)의 Si 박막(16a)만 제외하고 나머지 부분은 제거한다.
다음에, 도 4e에 도시된 바와 같이, Si박막(16a)을 상부 전극(13)과 같이 각 메모리 셀에 대응하도록 패터닝하고, 각 Si박막 패턴에 이온 주입(implantation)을 하여 TFT의 채널(channel)(15)을 형성한 다음, 소스 부분과 그 하부 절연체에 홀을 형성하여, 그 홀 속에 플러그 물질(14)을 채워 강유전체 캐패시터의 상부 전극(13)과 트랜지스터 간에 전기적 접촉(contact)을 유지한다.
다음에, 도 4f에 도시된 바와 같이, 채널(15) 상부에 소정 두께의 절연체를 형성한 다음 게이트(18)를 제조하고, 다시 절연체를 덮은 다음 식각 공정(개구부 형성), 금속화(metallization) 공정(비트라인용 금속 증착) 및 패터닝 공정(비트라인 패턴 형성)으로 비트라인(20)을 형성하여 소자를 완성한다.
이상과 같은 도 4a 내지 도 4f의 SOI-TFT-FRAM 제조 방법은 도 3a 내지 도 3f의 SOI-TFT-FRAM 제조 방법에서 강유전체 캐패시터와 트랜지스터 간의 전기적 접촉을 위한 플러그(14)를 제조 공정의 후반에 실시하는 점이 다를 뿐이다.
이상 설명한 바와 같이, 본 발명에 따른 SOI-TFT-FRAM은 강유전체 캐패시터상에 주입 실리콘 웨이퍼(implanted Si wafer)를 본딩하는 방법으로 접착하고, 주입 실리콘 웨이퍼(implanted Si wafer)에서 격리 영역을 제거한 다음 단결정 박막 Si에 트랜지스터를 형성함으로써, 기존의 FRAM에서 해결하기 힘든 집적도와 공정문제가 해결되는 동시에 비정질 Si TFT나 다결정 Si TFT-FRAM에서 얻기 힘든 고성능의 TFT-FRAM을 구현할 수 있다.
Claims (8)
- (가) 강유전체 커패시터 어레이를 형성하는 단계;(나) 상기 강유전체 커패시터 어레이 상에 상기 강유전체 커패시터의 상부전극과 연결되도록, Si 박막이 포함된 주입 실리콘 웨이퍼를 접착하는 단계;(다) 상기 강유전체 커패시터의 상부전극과 연결된 상기 주입 실리콘 웨이퍼에서 상기 Si박막을 제외한 나머지 부분을 제거하는 단계; 및(라) 상기 Si박막에 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 단결정 실리콘 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 제조 방법.
- 제1항에 있어서,상기 강유전체 캐패시터 어레이는, 하부 전극 및 강유전체는 공유되고, 상부 전극은 각 메모리 셀에 대응하도록 분할하여 형성한 것을 특징으로 하는 단결정 실리콘 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 제조 방법.
- 제1항에 있어서,상기 (가) 단계 및 (나) 단계 사이에,상기 강유전체 캐패시터 어레이 위에 절연물질을 증착하는 단계;상기 절연물질에 상기 트랜지스터와의 접촉을 위한 개구부를 만드는 단계; 및상기 개구부에 도전성 물질 혹은 반도체 물질을 채워넣어 플러그를 형성하는 단계;를더 포함하는 것을 특징으로 하는 단결정 실리콘 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 제조 방법.
- 제3항에 있어서,상기 (라) 단계는,상기 Si박막을 상기 각 메모리 셀에 대응하도록 패터닝하고, 패터닝된 상기 각 Si박막 패턴에 이온 주입을 하여 TFT의 채널을 형성하는 서브 단계; 및상기 채널 상부에 소정 두께의 절연체를 형성한 다음 게이트를 제조하고, 다시 절연체를 덮은 다음 비트라인을 형성하는 서브 단계;를포함하는 것을 특징으로 하는 단결정 실리콘 박막 트랜지스 강유전체 랜덤 액세스 메모리의 제조 방법.
- 제4항에 있어서,상기 비트라인을 형성하는 서브 단계는,상기 절연체에 식각 공정에 의해 개구부를 형성하는 서브 단계;상기 개구부를 메우고 상기 절연체 상면을 덮도록 금속화 공정을 이용하여 비트라인 물질을 도포하는 서브 단계; 및상기 비트라인 물질을 패터닝하여 비트라인을 형성하는 서브 단계;를포함하는 것을 특징으로 하는 단결정 실리콘 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 제조 방법.
- 제1항에 있어서,상기 (가) 단계 및 (나) 단계 사이에 상기 강유전체 캐패시터 어레이 위에 절연물질을 증착하는 단계를 더 포함하는 것을 특징으로 하는 단결정 실리콘 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 제조 방법.
- 제6항에 있어서,상기 (나) 단계는,상기 주입 실리콘 웨이퍼의 Si 박막만 제외하고 나머지 부분은 제거하는 서브 단계;상기 Si박막을 상기 각 메모리 셀에 대응하도록 패터닝하고, 패터닝된 상기 각 Si박막 패턴에 이온 주입을 하여 TFT의 채널을 형성하는 서브 단계;상기 TFT 채널 옆의 소스 영역 및 그 하부 절연층에 개구부를 형성하는 단계;상기 개구부에 도전성 물질 혹은 반도체 물질을 채워넣어 플러그를 형성하는 단계; 및상기 채널 상부에 소정 두께의 절연체를 형성한 다음 게이트를 제조하고, 다시 절연체를 덮은 다음 비트라인을 형성하는 서브 단계;를포함하는 것을 특징으로 하는 단결정 실리콘 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 제조 방법.
- 제7항에 있어서,상기 비트라인을 형성하는 서브 단계는,상기 절연체에 식각 공정에 의해 개구부를 형성하는 서브 단계;상기 개구부를 메우고 상기 절연체 상면을 덮도록 금속화 공정을 이용하여 비트라인 물질을 도포하는 서브 단계; 및상기 비트라인 물질을 패터닝하여 비트라인을 형성하는 서브 단계;를포함하는 것을 특징으로 하는 단결정 실리콘 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 제조 방법.
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| KR1019970052115A KR100450788B1 (ko) | 1997-10-10 | 1997-10-10 | 단결정실리콘박막트랜지스터강유전체랜덤액세스메모리제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970052115A KR100450788B1 (ko) | 1997-10-10 | 1997-10-10 | 단결정실리콘박막트랜지스터강유전체랜덤액세스메모리제조방법 |
Publications (2)
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|---|---|
| KR19990031407A KR19990031407A (ko) | 1999-05-06 |
| KR100450788B1 true KR100450788B1 (ko) | 2004-12-08 |
Family
ID=37366927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019970052115A KR100450788B1 (ko) | 1997-10-10 | 1997-10-10 | 단결정실리콘박막트랜지스터강유전체랜덤액세스메모리제조방법 |
Country Status (1)
| Country | Link |
|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11139271B2 (en) | 2018-08-24 | 2021-10-05 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04216667A (ja) * | 1990-12-17 | 1992-08-06 | Sony Corp | 半導体メモリ装置 |
-
1997
- 1997-10-10 KR KR1019970052115A patent/KR100450788B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04216667A (ja) * | 1990-12-17 | 1992-08-06 | Sony Corp | 半導体メモリ装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11139271B2 (en) | 2018-08-24 | 2021-10-05 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US11705435B2 (en) | 2018-08-24 | 2023-07-18 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US12009346B2 (en) | 2018-08-24 | 2024-06-11 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990031407A (ko) | 1999-05-06 |
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