JPH06334148A

JPH06334148A - 半導体装置及びその製造方法

Info

Publication number: JPH06334148A
Application number: JP5118424A
Authority: JP
Inventors: Toru Miyayasu; 徹宮保
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-05-20
Filing date: 1993-05-20
Publication date: 1994-12-02

Abstract

(57)【要約】【目的】本発明は、絶縁膜上にＴＦＴ（薄膜トランジス
タ）を有する半導体装置及びその製造方法に関し、ＳＲ
ＡＭの負荷素子のオン電流及びオン電流／オフ電流の比
を大きくすることにより、メモリセルの高速動作を可能
にしてメモリセルの不安定な動作を解消することができ
る半導体装置及びその製造方法の提供する。【構成】半導体基板２０上に絶縁膜を介して形成され、
チャネル領域層を挟む対のソース／ドレイン領域層を有
する単結晶半導体層30ｄと、該単結晶半導体層30ｄのチ
ャネル領域層とゲート絶縁膜３２又は３３を介して交差
するゲート電極28ａ又は３５とを含み構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、より詳しくは、絶縁膜上にＴＦＴ（薄膜ト
ランジスタ）を有する半導体装置及びその製造方法に関
する。近年、半導体装置の高密度化の要求が高まるにつ
れて、半導体装置は多層化される傾向にある。特に、Ｓ
ＲＡＭは１つのメモリセルに多数のトランジスタを形成
する必要があり、多層化技術は有用である。絶縁膜上に
ＴＦＴを形成する技術はこの要求に適合するため、ＳＲ
ＡＭにはＴＦＴが多く用いられるようになっている。

【０００２】

【従来の技術】ＳＲＡＭ（スタティックランダムアクセ
スメモリ）は、図８に示すように、メモリセルの集合で
あるメモリセルアレイと、メモリセルアレイを制御する
周辺回路とで構成される。図７は、ドライバトランジス
タの負荷として電界効果トランジスタが用いられている
ＣＭＯＳ型のＳＲＡＭのメモリセルの一般的な回路構成
を示す図で、メモリセルはビットラインＢＬ１，ＢＬ２
から選択的に読み出し電流を引くためのアクセストラン
ジスタＴ１，Ｔ３及びドライバトランジスタＴ２，Ｔ４
からなるフリップ・フロップ回路から構成されている。

【０００３】図７において、Ｔ１〜Ｔ６はトランジス
タ、ＢＬ１，ＢＬ２はビットライン、ＷＬは共通のワー
ドライン、Ｖssは共通の接地線、Ｖccは共通の電源ライ
ンである。Ｔ１，Ｔ３はそれぞれ第１及び第２のアクセ
ストランジスタで、Ｔ１，Ｔ３のドレインがそれぞれ第
１及び第２のビットラインＢＬ１，ＢＬ２と接続されて
いる。Ｔ２，Ｔ４はそれぞれ第１及び第２のドライバト
ランジスタ、Ｔ５，Ｔ６はそれぞれ絶縁ゲート型電界効
果トランジスタからなる第１及び第２の負荷素子で、Ｔ
２及びＴ５，Ｔ４及びＴ６はそれぞれ直列接続されてい
る。

【０００４】また、Ｔ２のドレインとＴ５のドレインと
の接続部にはＴ１のソースが接続され、更に、Ｔ４及び
Ｔ６のゲート同士が接続されている。Ｔ４のドレインと
Ｔ６のドレインとの接続部にはＴ３のソースが接続さ
れ、更に、Ｔ２及びＴ５のゲート同士が接続されてい
る。更に、Ｔ１のゲートに第１の分岐ワードラインＷＬ
１が接続され、Ｔ３のゲートに第２の分岐ワードライン
ＷＬ２が接続され、ともに共通のＷＬに接続されてい
る。また、Ｔ５のソースに第１の分岐電源ラインＶcc１
が接続され、Ｔ６のソースに第２の分岐電源ラインＶcc
２が接続され、ともに共通のＶccに接続されている。ま
た、Ｔ２のソースとＴ４のソースとはともに共通のＶss
に接続されている。

【０００５】図９（ａ）〜（ｃ），図１０（ａ）〜
（ｃ）は、上記の回路構成を有するＳＲＡＭの従来例の
製造方法について説明する要部断面図である。図９
（ａ）は、Ｔ２のゲート電極５及びＴ４のゲート電極６
上の層間絶縁膜７を介して負荷素子Ｔ５の下部ゲート電
極８が形成され、更にＴ５の下部ゲート電極８上にＴ５
の下部ゲート絶縁膜９が形成された後の状態であって、
負荷素子Ｔ５，Ｔ６の半導体層10ａ，10ｂが形成される
前の状態を示す断面図である。この半導体層10ａ，10ｂ
には、後に対のソース／ドレイン領域層（Ｓ／Ｄ領域
層）及びＳ／Ｄ領域層に挟まれたチャネル領域層が形成
される。図中、１は半導体基板、２は活性領域で、Ｔ２
のゲート電極５の両側の、導電形不純物の導入されたＳ
／Ｄ領域層，Ｔ２のゲート電極５下のチャネル領域層，
及びＴ４のゲート電極６と接続する導電形不純物の導入
された接続領域層等とからなる。３はフィールド絶縁
膜、４はＴ２のゲート絶縁膜、５はＴ２のゲート絶縁膜
４上のＴ２のゲート電極、６はＴ４のゲート電極、７は
Ｔ２のゲート電極５及びＴ４のゲート電極６を含む、半
導体基板１表面を被覆する絶縁膜、８はＴ５の下部ゲー
ト電極、９はＴ５の下部ゲート絶縁膜である。なお、図
９（ａ）にはＴ６の下部ゲート電極は図示されていな
い。

【０００６】まず、このような状態で、図９（ｂ）に示
すように、Ｔ５の下部ゲート絶縁膜９上にポリシリコン
膜１０をＣＶＤにより形成する。次いで、図９（ｃ）に
示すように、ポリシリコン膜１０をパターニングして、
Ｔ２のゲート電極５及びＴ４のゲート電極６上方にそれ
ぞれＴ５，Ｔ６の半導体層10ａ，10ｂを形成する。

【０００７】次に、図１０（ａ）に示すように、Ｔ５，
Ｔ６の半導体層10ａ，10ｂを被覆してＴ５，Ｔ６の上部
ゲート絶縁膜１１を形成する。次いで、図１０（ｂ）に
示すように、Ｔ４のゲート電極６上の上部ゲート絶縁膜
１１，Ｔ６の半導体層10ｂ，Ｔ５の下部ゲート絶縁膜
９，Ｔ５の下部ゲート電極８及び絶縁膜７を順次選択的
に除去して、Ｔ５の下部ゲート電極８，Ｔ６のＳ／Ｄ領
域層となる半導体層10ｂ及びＴ４のゲート電極６を互い
に接続するための開口部１２を形成する。

【０００８】次に、図１０（ｃ）に示すように、Ｔ５の
上部ゲート電極１３を形成する。なお、図１０（ｃ）に
はＴ６の上部ゲート電極は図示されていない。その後、
通常の工程を経て、図１０（ｃ）に示すように、メモリ
セルが完成する。なお、図中、１４はＴ５の上部ゲート
電極１３上に形成された絶縁膜、１５はＴ２のＳ／Ｄ領
域層となる活性領域２上に形成された開口部、１６は開
口部１５の底部の活性領域２と接続する接地線Ｖss、１
７は上記のものが形成された半導体基板１全面を被覆す
る絶縁膜、18ａはＴ２のゲート電極５上方の絶縁膜１７
の上に形成された第１のビットラインＢＬ１、18ｂはＴ
４のゲート電極６上方の絶縁膜１７の上に形成された第
２のビットラインＢＬ２である。

【０００９】

【発明が解決しようとする課題】しかし、上記のＳＲＡ
Ｍでは、負荷素子Ｔ５，Ｔ６の半導体層10ａ，10ｂとし
てポリシリコン膜を用いているため、全体の抵抗が大き
く、Ｔ５，Ｔ６のオン電流が小さい。また、オン電流／
オフ電流の比が５桁程度で小さい。このため、ＳＲＡＭ
を高速動作させようとする要求が高まってくると、上記
のオン電流及び電流比では不十分で、問題が生じてく
る。即ち、上記の負荷素子Ｔ５，Ｔ６のオン時の電流が
小さいと、メモリセルのノードの電圧の反転後、ノード
の電圧が直ちに電源電圧にまで高くならず、メモリセル
の動作が不安定になるという問題がある。

【００１０】本発明は、係る従来例の問題点に鑑みて創
作されたものであり、ＳＲＡＭの負荷素子のオン電流及
びオン電流／オフ電流の比を大きくすることにより、メ
モリセルの高速動作を可能にしてメモリセルの不安定な
動作を解消することができる半導体装置及びその製造方
法の提供を目的とするものである。

【００１１】

【課題を解決するための手段】上記課題は、第１に、図
５に示すように、半導体基板２０上に絶縁膜を介して形
成され、チャネル領域層を挟む対のソース／ドレイン領
域層を有する単結晶半導体層30ｄと、該単結晶半導体層
30ｄのチャネル領域層とゲート絶縁膜３２又は３３を介
して交差するゲート電極28ａ又は３５とを有する半導体
装置によって達成され、第２に、図５〜図７に示すよう
に、第１のアクセストランジスタＴ１と、第１のドライ
バトランジスタＴ２と第１の負荷素子Ｔ５と、第２のア
クセストランジスタＴ３と、第２のドライバトランジス
タＴ４と、第２の負荷素子Ｔ６とが同一の半導体基板２
０上に形成され、互いに配線されてフリップ・フロップ
回路を構成しているメモリセルを有する半導体装置にお
いて、前記第１の負荷素子Ｔ５は、半導体基板２０上に
形成された第１のドライバトランジスタＴ２のゲート電
極22ａ及び第２のドライバトランジスタＴ４のゲート電
極22ｂを被覆する絶縁膜を介して形成された、チャネル
領域層を挟む対のソース／ドレイン領域層を有する単結
晶半導体層30ｄと、該単結晶半導体層30ｄのチャネル領
域層とゲート絶縁膜３２又は３３を介して交差するゲー
ト電極28ａ又は３５とを有し、前記第２の負荷素子Ｔ６
は、半導体基板２０上に形成された第１のドライバトラ
ンジスタＴ２のゲート電極22ａ及び第２のドライバトラ
ンジスタＴ４のゲート電極22ｂを被覆する絶縁膜を介し
て形成された、チャネル領域層を挟む対のソース／ドレ
イン領域層を有する単結晶半導体層30ｅと、前記単結晶
半導体層30ｅのチャネル領域層とゲート絶縁膜３２又は
３３を介して交差するゲート電極４３とを有する半導体
装置によって達成され、第３に、図１（ａ）〜（ｄ），
図２（ａ）〜（ｄ），図３（ａ）〜（ｄ），図４
（ａ），（ｂ）に示すように、凸部22ａ又は22ｂを有す
る半導体基板２０上に前記凸部22ａ又は22ｂを被覆して
第１の絶縁膜２５を形成する工程と、前記凸部22ａ又は
22ｂが表出するまで前記第１の絶縁膜２５を研磨して表
面を平坦化する工程と、前記凸部22ａ又は22ｂ及び前記
第１の絶縁膜25ａを被覆して第２の絶縁膜２６を形成す
る工程と、前記第２の絶縁膜２６上に半導体層28ａを形
成する工程と、前記第２の絶縁膜２６及び前記半導体層
28ａを被覆して第３の絶縁膜２９を形成する工程と、第
４の絶縁膜３１の形成された単結晶の半導体基板３０を
前記第４の絶縁膜３１と前記第３の絶縁膜２９とを対向
させて前記半導体基板２０と張り合わせる工程と、前記
半導体基板３０をパターニングして前記第４の絶縁膜３
１上に単結晶半導体層30ｂ又は30ｃを残存する工程と、
前記パターニングされた単結晶半導体層30ｂ又は30ｃを
研磨して所定の膜厚を有する単結晶半導体層30ｄ又は30
ｅを形成する工程と、前記単結晶半導体層30ｄ又は30ｅ
を被覆して第５の絶縁膜３３を形成する工程と、前記第
５の絶縁膜３３上に半導体層３５を形成する工程とを有
する半導体装置の製造方法によって達成され、第４に、
図１（ｃ），（ｄ），図２（ａ），（ｂ）に示すよう
に、前記第２の絶縁膜２６上に半導体層28ａを形成する
工程は、前記第２の絶縁膜２６の表層を選択的に除去し
て凹部２７を形成する工程と、該凹部２７を被覆して半
導体層２８を形成する工程と、前記半導体層２８を研磨
して該凹部２７内に半導体層28ａを埋め込む工程とを有
することを特徴とする第３の発明に記載の半導体装置の
製造方法によって達成され、第５に、図１（ａ）〜
（ｄ），図２（ａ）〜（ｄ），図３（ａ）〜（ｄ），図
４（ａ），（ｂ），図６に示すように、第１のドライバ
トランジスタＴ２のゲート電極22ａ及び第２のドライバ
トランジスタＴ４のゲート電極22ｂを有する半導体基板
２０上に前記ゲート電極22ａ及び22ｂを被覆して第１の
絶縁膜２５を形成する工程と、前記ゲート電極22ａ及び
22ｂが表出するまで前記第１の絶縁膜２５を研磨して表
面を平坦化する工程と、前記ゲート電極22ａ及び22ｂ及
び前記第１の絶縁膜25ａを被覆して第２の絶縁膜２６を
形成する工程と、前記第２の絶縁膜２６上に第１の負荷
素子Ｔ５の下部ゲート電極28ａ及び第２の負荷素子Ｔ６
の下部ゲート電極４３を形成する工程と、前記第２の絶
縁膜２６及び前記第１の負荷素子Ｔ５の下部ゲート電極
28ａ及び第２の負荷素子Ｔ６の下部ゲート電極４３を被
覆して第３の絶縁膜２９を形成する工程と、第４の絶縁
膜３１の形成された単結晶の半導体基板３０を前記第４
の絶縁膜３１と前記第３の絶縁膜２９とを対向させて前
記半導体基板２０と張り合わせる工程と、前記半導体基
板３０をパターニングして前記第４の絶縁膜３１上に半
導体層30ｂ及び30ｃを残存する工程と、前記パターニン
グされた半導体層30ｂ及び30ｃを研磨して、所定の膜厚
を有する前記第１の負荷素子Ｔ５の単結晶半導体層30ｄ
及び第２の負荷素子Ｔ６の単結晶半導体層30ｅを形成す
る工程と、前記単結晶半導体層30ｄ及び30ｅを被覆して
第５の絶縁膜３３を形成する工程と、前記第５の絶縁膜
３３上に前記第１の負荷素子Ｔ５の上部ゲート電極３５
及び第２の負荷素子Ｔ６の上部ゲート電極４３を形成す
る工程とを有する半導体装置の製造方法によって達成さ
れる。

【００１２】

【作用】本発明の半導体装置によれば、図５に示すよう
に、絶縁膜上のトランジスタの半導体層として単結晶半
導体層27ａ，27ｂを用いているので、多結晶半導体と比
較して結晶性が大幅に向上し、これを用いて作成した絶
縁形電界効果トランジスタでは、リーク電流（オフ電
流）が小さくなり、かつオン電流が２桁程度大きくな
る。

【００１３】このため、この単結晶半導体層30ｄ，30ｅ
を例えば、ＳＲＡＭの負荷素子Ｔ５，Ｔ６の半導体層と
して用いた場合、負荷素子Ｔ５，Ｔ６のオン電流が増加
するとともに、オン電流／オフ電流の比も大きくなる。
これにより、負荷素子Ｔ５，Ｔ６を介してドライバトラ
ンジスタＴ２，Ｔ４に大電流が供給されるため、ノード
の電圧の変化に対して直ちに追随することができる。こ
れにより、メモリセルの不安定な動作を解消することが
できる。

【００１４】また、本発明の半導体装置の製造方法によ
れば、図１（ｂ），図２（ｂ）に示すように、研磨によ
り半導体基板２０の表面を平坦化しているので、張り合
わせにより、容易に単結晶半導体層30ｄ，30ｅを絶縁膜
上に形成することができる。また、図１（ａ）〜
（ｄ），図２（ａ）〜（ｄ），図３（ａ）〜（ｄ），図
４（ａ），（ｂ）に示すように、半導体基板２０の表面
を平坦化しつつ単結晶半導体層30ｄ，30ｅやゲート電極
４２，４３等を積層しているので、ステップカバレージ
の悪化による膜の形成の制限を受けない。従って、より
多くの層を積層することが容易になり、半導体装置の高
密度化が容易になる。

【００１５】更に、より平坦化された面に膜が形成され
るので、ステップカバレージの悪化による膜の欠損等に
起因する配線層間ショート，マイグレーション，抵抗の
増大，断線等が防止されるため、半導体装置の製造歩留
りが向上する。

【００１６】

【実施例】次に、図面を参照しながら本発明の実施例に
ついて説明する。（１）本発明の実施例の負荷素子を有するメモリセルの
回路構成ＳＲＡＭは、図８のブロック図に示すように、メモリセ
ルが多数集合したメモリセルアレイと、該メモリセルア
レイを制御する周辺回路とからなる。

【００１７】図７は、上記のＳＲＡＭのメモリセルの一
般的な回路構成を示す図で、メモリセルはビットライン
ＢＬ１，ＢＬ２から選択的に読み出し電流を引くための
アクセストランジスタＴ１，Ｔ３及びデータの保持を行
うためのドライバトランジスタＴ２，Ｔ４からなるフリ
ップ・フロップ回路により構成されている。図７におい
て、Ｔ１〜Ｔ６は絶縁ゲート型電界効果トランジスタ、
ＢＬ１，ＢＬ２はビットライン、ＷＬは共通のワードラ
イン、Ｖssは共通の接地線、Ｖccは共通の電源ラインを
示す。

【００１８】Ｔ１，Ｔ３はそれぞれ第１及び第２のアク
セストランジスタで、Ｔ１，Ｔ３のドレインがそれぞれ
第１及び第２のビットラインＢＬ１，ＢＬ２と接続され
ている。Ｔ２，Ｔ４はそれぞれ第１及び第２のドライバ
トランジスタ、Ｔ５，Ｔ６はそれぞれｐチャネルの絶縁
ゲート型電界効果トランジスタからなる第１及び第２の
負荷素子で、Ｔ２及びＴ５，Ｔ４及びＴ６はそれぞれ直
列接続されている。即ち、Ｔ２，Ｔ４のドレインがそれ
ぞれＴ５，Ｔ６のドレインと接続され、Ｔ２，Ｔ４のゲ
ートがそれぞれＴ５，Ｔ６のゲートと接続されている。

【００１９】また、Ｔ２のドレインとＴ５のドレインと
の接続部（ノード）にＴ１のソースが接続され、更に、
Ｔ４及びＴ６の共通のゲートが接続されている。また、
Ｔ４のドレインとＴ６のドレインとの接続部（ノード）
にＴ３のソースが接続され、更に、Ｔ２及びＴ５の共通
のゲートが接続されている。更に、Ｔ１のゲートに第１
の分岐ワードラインＷＬ１が接続され、Ｔ３のゲートに
第２の分岐ワードラインＷＬ２が接続され、ＷＬ１及び
ＷＬ２はともに共通のＷＬに接続されている。また、Ｔ
５のソースに第１の分岐電源ラインＶcc１が接続され、
Ｔ６のソースに第２の分岐電源ラインＶcc２が接続さ
れ、Ｖcc１及びＶcc２はともに共通のＶccに接続されて
いる。また、Ｔ２のソースとＴ４のソースとはそれぞれ
Ｖssに接続されている。

【００２０】（２）本発明の実施例の負荷素子を有する
メモリセルのパターン配置及び部分断面図図６は、アクセストランジスタ，ドライバトランジスタ
及び負荷素子からなるメモリセルを有するＳＲＡＭのパ
ターン配置について説明する平面図で、種々のパターン
が重ね合わされたものである。また、図５は図６のパタ
ーン配置を有する本発明の実施例の部分断面図で、図６
のＡ−Ａ線断面に相当する。

【００２１】図５，図６において、ＷＬ１は第１の分岐
ワードラインで、帯状のポリシリコン膜が一定の方向に
延びている。ＷＬ２は第２の分岐ワードラインで、ＷＬ
１と一定の間隔を保持して、かつＷＬ１とほぼ平行に配
置され、ＷＬ１とＷＬ２との間の領域に第１の活性領域
21ａ及び第２の活性領域21ｂが配置されている。なお、
不図示の他の領域でＷＬ１とＷＬ２とは接続されてメモ
リセル内の共通のＷＬになる。

【００２２】21ａは一導電形のシリコンからなる半導体
基板２０に形成された帯状の第１の活性領域で、ＷＬ１
に直交する領域と、ＷＬ１とＷＬ２との間の領域にある
ＷＬ１とＷＬ２とに平行な領域とを有する。第１の活性
領域21ａは、Ｔ２のゲート電極22ａの両側の、反対導電
形不純物の導入されたソース／ドレイン領域層（Ｓ／Ｄ
領域層），Ｔ２のゲート電極22ａ下のチャネル領域層，
及びＴ４のゲート電極22ｂと接続する反対導電形不純物
の導入された接続領域層等とからなる。なお、第１の活
性領域21ａに直交する領域のＷＬ１は第１のアクセスト
ランジスタＴ１のゲート電極としての機能を有する。

【００２３】21ｂは同一の半導体基板２０に形成された
帯状の第２の活性領域で、ＷＬ２に直交する領域と、Ｗ
Ｌ１とＷＬ２との間の領域にあるＷＬ１とＷＬ２とに平
行な領域とを有する。第２の活性領域21ｂはＴ４のゲー
ト電極22ｂの両側の、反対導電形不純物の導入されたＳ
／Ｄ領域層，Ｔ４のゲート電極22ｂ下のチャネル領域
層，及びＴ２のゲート電極22ａと接続する反対導電形不
純物の導入された接続領域層等とからなる。なお、第２
の活性領域21ｂに直交する領域のＷＬ２は第２のアクセ
ストランジスタＴ３のゲート電極としての機能を有す
る。

【００２４】22ａは第１のドライバトランジスタＴ２の
ゲート電極で、ポリシリコン膜からなり、Ｔ２のゲート
絶縁膜２３を介して第１の活性領域21ａと直交するよう
に配置され、Ｔ２のゲート電極22ａの他端は第２の活性
領域21ｂと接続されている。また、22ｂは第２のドライ
バトランジスタＴ４のゲート電極で、ポリシリコン膜か
らなり、不図示のＴ４のゲート絶縁膜を介して第２の活
性領域21ｂと直交するように配置され、Ｔ４のゲート電
極22ｂの他端は第１の活性領域21ａと接続されている。

【００２５】更に、４２は下部ゲート電極28ａ及び上部
ゲート電極３５からなるＴ５のゲート電極である。いず
れもポリシリコン膜からなる。30ｄはＴ２のゲート電極
22ａの上方に形成され、下部ゲート電極28ａ及び上部ゲ
ート電極３５に挟まれているＴ５の単結晶半導体層で、
Ｔ５の単結晶半導体層30ｄと下部ゲート電極28ａとの間
に下部ゲート絶縁膜３２が介在し、Ｔ５の単結晶半導体
層30ｄと上部ゲート電極３５との間に上部ゲート絶縁膜
３３が介在している。また、Ｔ５の単結晶半導体層30ｄ
はシリコンの単結晶半導体層であり、下部ゲート電極28
ａ及び上部ゲート電極３５に対向する領域がチャネル領
域層となっており、チャネル領域層の両側に対のＳ／Ｄ
領域層が形成されている。30ｅはＴ４のゲート電極22ｂ
の上方に形成され、Ｔ６のゲート電極４３である下部ゲ
ート電極及び上部ゲート電極に挟まれているＴ６の単結
晶半導体層で、Ｔ６の単結晶半導体層30ｅと下部ゲート
電極との間には下部ゲート絶縁膜が介在し、Ｔ６の単結
晶半導体層30ｅと上部ゲート電極との間には上部ゲート
絶縁膜が介在している。また、Ｔ６の単結晶半導体層30
ｅはシリコンの単結晶半導体層であり、Ｔ５の単結晶半
導体層30ｄと同じく、下部ゲート電極及び上部ゲート電
極に対向する領域がチャネル領域層となっており、チャ
ネル領域層の両側に対のＳ／Ｄ領域層が形成されてい
る。

【００２６】２８はＴ４のゲート電極22ｂ上に形成され
た開口部で、Ｔ６の単結晶半導体層30ｅ，Ｔ５の下部ゲ
ート電極28ａ及び層間絶縁膜が選択的に除去されて形成
されている。そして、開口部３４を被覆して形成された
Ｔ５の上部ゲート電極３５により、Ｔ６の単結晶半導体
層30ｅ，Ｔ５の下部ゲート電極28ａ及びＴ５の上部ゲー
ト電極３５が互いに接続されている。なお、Ｔ２のゲー
ト電極22ａ上の開口部を被覆して形成されたＴ６の上部
ゲート電極４３によりＴ５の単結晶半導体層30ｄ，Ｔ６
の下部ゲート電極及びＴ６の上部ゲート電極が互いに接
続されている。

【００２７】３７は第１の活性領域21ａ上の絶縁膜が選
択的に除去されて形成された開口部、３８はＴ５の上部
ゲート電極25ｂを被覆する絶縁膜上に形成され、開口部
３７を被覆する接地線Ｖssで、接地線Ｖss３８は第１の
活性領域21ａと接続されている。また、接地線Ｖss３８
の形成と同時に形成されたＶcc１，Ｖcc２はそれぞれＴ
５，Ｔ６の単結晶半導体層30ｄ，30ｅに形成されたＳ／
Ｄ領域層と接続されている。

【００２８】40ａは接地線Ｖss３８を被覆する絶縁膜３
９上であって、Ｔ２のゲート電極22ａの上方に形成され
た第１のビットラインＢＬ１、40ｂは接地線Ｖss３８を
被覆する絶縁膜３９上であって、Ｔ２のゲート電極22ａ
の上方に形成された第２のビットラインＢＬ２である。
以上のように、本発明の実施例のＳＲＡＭのメモリセル
によれば、Ｔ５，Ｔ６の単結晶半導体層30ｄ，30ｅは単
結晶シリコンを用いて作成されているので、ポリシリコ
ン膜と比較して結晶性が大幅に向上する。

【００２９】従って、リーク電流が小さくなり、かつＳ
ＲＡＭの負荷素子Ｔ５，Ｔ６のオン電流が増加するた
め、オン電流／オフ電流の比も大きくなる。これによ
り、負荷素子Ｔ５，Ｔ６を介してドライバトランジスタ
Ｔ２，Ｔ４に大電流が供給されるため、ノードの電圧の
変化に対して直ちに追随することができる。これによ
り、メモリセルの不安定な動作を解消することができ
る。

【００３０】（３）上記ＳＲＡＭのメモリセルの製造方
法次に、本発明の実施例のＳＲＡＭのメモリセルの製造方
法について図１（ａ）〜（ｄ），図２（ａ）〜（ｄ），
図３（ａ）〜（ｄ），図４（ａ）〜（ｃ），図５及び図
６を参照しながら説明する。図１（ａ）〜（ｄ），図２
（ａ）〜（ｄ），図３（ａ）〜（ｄ），図４（ａ）〜
（ｃ）及び図５は図６のＡ−Ａ線断面に相当する。

【００３１】図１（ａ）は、Ｔ２のゲート電極22ａ及び
Ｔ４のゲート電極22ｂを被覆して絶縁膜２５が形成され
た後の状態を示す。図中、２０は一導電型の半導体基
板、21ａは第１の活性領域で、Ｔ２のゲート電極22ａの
両側の、反対導電形不純物の導入されたＳ／Ｄ領域層，
Ｔ２のゲート電極22ａ下のチャネル領域層，及びＴ４の
ゲート電極22ｂと接続する反対導電形不純物の導入され
た接続領域層等とからなる。例えば、イオンインプラン
テーションにより形成される。

【００３２】22ａはＴ２のゲート絶縁膜２３を介して半
導体基板２０上に形成された膜厚約0.5 μｍのポリシリ
コン膜からなるＴ２のゲート電極、22ｂは第１の活性領
域21ａと接続されたポリシリコン膜からなるＴ４のゲー
ト電極、２４はフィールド絶縁膜、２５はＴ２のゲート
電極22ａ及びＴ４のゲート電極22ｂを含む、半導体基板
２０表面を被覆する膜厚約0.8 μｍのシリコン酸化膜か
らなる絶縁膜である。なお、Ｔ２のゲート電極22ａ及び
Ｔ４のゲート電極22ｂの形成と同時に、Ｔ１，Ｔ３のゲ
ート電極、即ちＷＬ１，ＷＬ２も所定の位置に形成され
ている。

【００３３】まず、このような状態で、図１（ｂ）に示
すように、Ｔ２のゲート電極22ａ及びＴ４のゲート電極
22ｂが表出するまで絶縁膜２５を研磨する。研磨剤とし
てＨＦ系液＋アルミナ粒からなる混合液を用いることに
より、絶縁膜２５は研磨されるが、ポリシリコン膜22
ａ，22ｂは研磨されないような選択的な研磨が可能であ
る。これにより、Ｔ２のゲート電極22ａ及びＴ４のゲー
ト電極22ｂ間の空隙は絶縁膜25ａによって埋められると
ともに、半導体基板２０の表面は平坦化される。

【００３４】次に、図１（ｃ）に示すように、膜厚約0.
5 μｍのシリコン酸化膜からなる絶縁膜２６を形成した
後、図１（ｄ）に示すように、Ｔ２のゲート電極22ａ及
びＴ４のゲート電極22ｂ上方の、Ｔ５の下部ゲート電極
28ａを形成すべき領域の絶縁膜２６の表層を選択的に除
去し、深さ約0.1 μｍの凹部２７を形成する。次いで、
図２（ａ）に示すように、凹部２７の深さよりも厚い膜
厚のポリシリコン膜２８を形成した後、図２（ｂ）に示
すように、コロイダルシリカ＋アミン水溶液からなる研
磨剤を用いてポリシリコン膜２８を研磨し、凹部２７に
のみ残存する。これにより、Ｔ５の下部ゲート電極28ａ
が形成される。このとき、同時にＴ６の下部ゲート電極
４３も形成される。

【００３５】次に、図２（ｃ）に示すように、ＣＶＤに
より膜厚約１００Åのシリコン酸化膜からなる絶縁膜２
９を形成する。この絶縁膜２９は後にＴ５，Ｔ６の下部
ゲート絶縁膜32ａの一部となる。次いで、図２（ｄ）に
示すように、表面に膜厚約５０Åの熱酸化膜からなる絶
縁膜３１の形成された単結晶のシリコン基板３０を準備
し、単結晶のシリコン基板３０の絶縁膜３１の形成され
た面と絶縁膜２９の形成された面とを対向させて接触さ
せた後、加熱により互いを接着させて張り合わせる。絶
縁膜２９及び３１はＴ５，Ｔ６の下部ゲート絶縁膜３２
となる。

【００３６】次に、図３（ａ）に示すように、コロイダ
ルシリカ＋アミン水溶液からなる研磨剤を用いて単結晶
のシリコン基板３０の裏面を研磨し、予め基板の厚さを
薄くした後、図３（ｂ）に示すように、シリコン基板30
ａをパターニングして、Ｔ２のゲート電極22ａ及びＴ４
のゲート電極22ｂ上方にそれぞれ残存する。次いで、図
３（ｃ）に示すように、コロイダルシリカ＋アミン水溶
液からなる研磨剤を用いて残存するシリコン基板30ｂ，
30ｃを研磨して更に薄くし、半導体層として必要な膜厚
約0.1 μｍにする。これにより、Ｔ５，Ｔ６の単結晶半
導体層30ｄ，30ｅが形成される。

【００３７】次に、図３（ｄ）に示すように、単結晶半
導体層30ｄ，30ｅを被覆して膜厚約１５０Åの上部ゲー
ト絶縁膜３３を形成した後、図４（ａ）に示すように、
Ｔ４のゲート電極22ｂ上部の、上部ゲート絶縁膜３３，
単結晶半導体層30ｅ，下部ゲート絶縁膜３２及び絶縁膜
２６を順次選択的に除去して開口部３４を形成する。こ
れにより、開口部３４の側壁にＴ５の下部ゲート電極28
ａ及びＴ６の単結晶半導体層30ｅが露出する。

【００３８】次いで、図４（ｂ）に示すように、膜厚約
0.1 μｍのポリシリコン膜３５を形成した後、パターニ
ングしてＴ２のゲート電極22ａ及びＴ４のゲート電極22
ｂ上方に残存し、Ｔ５の上部ゲート電極３５を形成す
る。これにより、開口部３４内で、Ｔ５の下部ゲート電
極28ａ，Ｔ６の単結晶半導体層３５及びＴ４のゲート電
極22ｂが互いに接続する。なお、Ｔ５の上部ゲート電極
28ａの形成と同時にＴ６の上部ゲート電極４３も形成さ
れる。続いて、Ｔ５の上部ゲート電極３５上に絶縁膜４
３を形成する。

【００３９】次に、図４（ｃ）に示すように、第１の活
性領域層21ａ上の絶縁膜３６，３３，３１，２９，２６
及び25ａを選択的に除去して開口部３７を形成した後、
図５に示すように、ポリシリコン膜からなる接地線Ｖss
３８を形成する。このとき、Ｖcc１，Ｖcc２も同時に形
成し、Ｖcc１，Ｖcc２をそれぞれＴ５，Ｔ６の半導体層
30ｄ，30ｅに形成されたＳ／Ｄ領域層と接続する。続い
て、接地線Ｖss３８等を被覆してＰＳＧ膜からなる絶縁
膜３９を形成する。

【００４０】その後、通常の工程を経て、ＳＲＡＭのメ
モリセルが完成する。以上のように、本発明の実施例の
ＳＲＡＭのメモリセルの製造方法によれば、研磨により
半導体基板２０の表面を平坦化しているので、張り合わ
せにより、容易に単結晶半導体層30ｄ，30ｅを絶縁膜上
に形成することができる。研磨により半導体基板２０の
表面を平坦化しつつ、単結晶半導体層30ｄ，30ｅやゲー
ト電極４２，４３等を積層しているので、ステップカバ
レージの悪化による膜の形成の制限を受けない。従っ
て、より多くの層を積層することが容易になり、ＳＲＡ
Ｍのメモリセルの高密度化が容易になる。

【００４１】また、より平坦化された面に膜が形成され
るので、ステップカバレージの悪化による膜の欠損等に
起因する配線層間ショート，マイグレーション，抵抗の
増大，断線等が防止されるため、ＳＲＡＭの製造歩留り
が向上する。なお、上記実施例では、図１（ｄ）〜図２
（ｃ）に示すように、絶縁膜２６の表層の凹部２７にＴ
５の下部ゲート電極28ａを埋め込んでいるが、図１
（ｃ）の後、絶縁膜２６上に直接Ｔ５の下部ゲート電極
28ａを形成してもよい。

【００４２】また、本発明の半導体装置及びその製造方
法をＳＲＡＭの負荷素子に適用しているが、これに限ら
れるものではなく、他の半導体装置にも適用可能であ
る。

【００４３】

【発明の効果】以上のように、本発明の半導体装置によ
れば、絶縁膜上のトランジスタの半導体層として単結晶
半導体層を用いているので、多結晶半導体と比較して結
晶性が大幅に向上し、これを用いて作成した絶縁形電界
効果トランジスタでは、リーク電流（オフ電流）が小さ
くなり、またオン電流が２桁程度大きくなる。

【００４４】このため、この単結晶半導体層を例えば、
ＳＲＡＭのメモリセルの負荷素子Ｔ５，Ｔ６の半導体層
として用いた場合、メモリセルの高速動作が可能にな
り、メモリセルの不安定な動作を解消することができ
る。また、本発明の半導体装置の製造方法によれば、研
磨により半導体基板の表面を平坦化しているので、張り
合わせにより、容易に単結晶半導体層を絶縁膜上に形成
することができる。また、半導体基板の表面を平坦化し
つつ、単結晶半導体層やゲート電極等を積層しているの
で、より多くの層を積層することが容易になり、半導体
装置の高密度化が容易になる。

【００４５】また、より平坦化された面に膜が形成され
るので、ステップカバレージの悪化による膜の欠損等に
起因する配線層間ショート，マイグレーション，抵抗の
増大，断線等が防止され、これにより、半導体装置の製
造歩留りが向上する。

【図面の簡単な説明】

【図１】本発明の実施例に係るＳＲＡＭのメモリセルの
製造方法について説明する断面図（その１）である。

【図２】本発明の実施例に係るＳＲＡＭのメモリセルの
製造方法について説明する断面図（その２）である。

【図３】本発明の実施例に係るＳＲＡＭのメモリセルの
製造方法について説明する断面図（その３）である。

【図４】本発明の実施例に係るＳＲＡＭのメモリセルの
製造方法について説明する断面図（その４）である。

【図５】本発明の実施例に係るＳＲＡＭのメモリセルの
製造方法について説明する断面図（その５）である。

【図６】本発明の実施例に係るＳＲＡＭのメモリセルの
パターン配置について説明する平面図である。

【図７】ＳＲＡＭのメモリセルの回路構成図である。

【図８】ＳＲＡＭの回路構成について説明するブロック
図である。

【図９】従来例に係るＳＲＡＭのメモリセルの製造方法
について説明する断面図（その１）である。

【図１０】従来例に係るＳＲＡＭのメモリセルの製造方
法について説明する断面図（その２）である。

【符号の説明】

２０，３０半導体基板、 21ａ第１の活性領域、 21ｂ第２の活性領域、 22ａＴ２のゲート電極、 22ｂＴ４のゲート電極、２３Ｔ２のゲート絶縁膜、２４フィールド絶縁膜、２５，25ａ，２６，２９，３１，３６，３９絶縁膜、２７凹部、２８ポリシリコン膜、 28ａＴ５の下部ゲート電極、 30ｄＴ５の単結晶半導体層、 30ｅＴ６の単結晶半導体層、３２Ｔ５，Ｔ６の下部ゲート絶縁膜、３３Ｔ５，Ｔ６の上部ゲート絶縁膜、３４，３７開口部、３５Ｔ５の上部ゲート電極、３８接地線Ｖss、 40ａ第１のビットラインＢＬ１、 40ｂ第２のビットラインＢＬ２、４１Ｔ５，Ｔ６のゲート絶縁膜、４２Ｔ５のゲート電極、ＷＬワードライン、ＷＬ１第１の分岐ワードライン、ＷＬ２第２の分岐ワードライン、Ｔ１第１のアクセストランジスタ、Ｔ２第１のドライバトランジスタ、Ｔ３第２のアクセストランジスタ、Ｔ４第２のドライバトランジスタ、Ｔ５第１の負荷素子、Ｔ６第２の負荷素子、Ｖcc 電源ライン、Ｖcc１第１の分岐電源ライン、Ｖcc２第２の分岐電源ライン。

Claims

【特許請求の範囲】

【請求項１】半導体基板（２０）上に絶縁膜を介して
形成され、チャネル領域層を挟む対のソース／ドレイン
領域層を有する単結晶半導体層（30ｄ）と、該単結晶半
導体層（30ｄ）のチャネル領域層とゲート絶縁膜（３
２）又は（３３）を介して交差するゲート電極（28ａ）
又は（３５）とを有する半導体装置。
【請求項２】第１のアクセストランジスタ（Ｔ１）
と、第１のドライバトランジスタ（Ｔ２）と、第１の負
荷素子（Ｔ５）と、第２のアクセストランジスタ（Ｔ
３）と、第２のドライバトランジスタ（Ｔ４）と、第２
の負荷素子（Ｔ６）とが同一の半導体基板（２０）上に
形成され、互いに配線されてフリップ・フロップ回路を
構成しているメモリセルを有する半導体装置において、前記第１の負荷素子（Ｔ５）は、半導体基板（２０）上
に形成された第１のドライバトランジスタ（Ｔ２）のゲ
ート電極（22ａ）及び第２のドライバトランジスタ（Ｔ
４）のゲート電極（22ｂ）を被覆する絶縁膜を介して形
成された、チャネル領域層を挟む対のソース／ドレイン
領域層を有する単結晶半導体層（30ｄ）と、該単結晶半
導体層（30ｄ）のチャネル領域層とゲート絶縁膜（３
２）又は（３３）を介して交差するゲート電極（28ａ）
又は（３５）とを有し、前記第２の負荷素子（Ｔ６）は、半導体基板（２０）上
に形成された第１のドライバトランジスタ（Ｔ２）のゲ
ート電極（22ａ）及び第２のドライバトランジスタ（Ｔ
４）のゲート電極（22ｂ）を被覆する絶縁膜を介して形
成された、チャネル領域層を挟む対のソース／ドレイン
領域層を有する単結晶半導体層（30ｅ）と、前記単結晶
半導体層（30ｅ）のチャネル領域層とゲート絶縁膜（３
２）又は（３３）を介して交差するゲート電極（４３）
とを有する半導体装置。
【請求項３】凸部（22ａ）又は（22ｂ）を有する半導
体基板（２０）上に前記凸部（22ａ）又は（22ｂ）を被
覆して第１の絶縁膜（２５）を形成する工程と、前記凸部（22ａ）又は（22ｂ）が表出するまで前記第１
の絶縁膜（２５）を研磨して表面を平坦化する工程と、前記凸部（22ａ）又は（22ｂ）及び前記第１の絶縁膜
（25ａ）を被覆して第２の絶縁膜（２６）を形成する工
程と、前記第２の絶縁膜（２６）上に半導体層（28ａ）を形成
する工程と、前記第２の絶縁膜（２６）及び前記半導体層（28ａ）を
被覆して第３の絶縁膜（２９）を形成する工程と、第４の絶縁膜（３１）の形成された単結晶の半導体基板
（３０）を前記第４の絶縁膜（３１）と前記第３の絶縁
膜（２９）とを対向させて前記半導体基板（２０）と張
り合わせる工程と、前記半導体基板（３０）をパターニングして前記第４の
絶縁膜（３１）上に単結晶半導体層（30ｂ）又は（30
ｃ）を残存する工程と、前記パターニングされた単結晶半導体層（30ｂ）又は
（30ｃ）を研磨して所定の膜厚を有する単結晶半導体層
（30ｄ）又は（30ｅ）を形成する工程と、前記単結晶半導体層（30ｄ）又は（30ｅ）を被覆して第
５の絶縁膜（３３）を形成する工程と、前記第５の絶縁膜（３３）上に半導体層（３５）を形成
する工程とを有する半導体装置の製造方法。
【請求項４】前記第２の絶縁膜（２６）上に半導体層
（28ａ）を形成する工程は、前記第２の絶縁膜（２６）の表層を選択的に除去して凹
部（２７）を形成する工程と、該凹部（２７）を被覆して半導体層（２８）を形成する
工程と、前記半導体層（２８）を研磨して該凹部（２７）内に半
導体層（28ａ）を埋め込む工程とを有することを特徴と
する請求項３記載の半導体装置の製造方法。
【請求項５】第１のドライバトランジスタ（Ｔ２）の
ゲート電極（22ａ）及び第２のドライバトランジスタ
（Ｔ４）のゲート電極（22ｂ）を有する半導体基板（２
０）上に前記ゲート電極（22ａ）及び（22ｂ）を被覆し
て第１の絶縁膜（２５）を形成する工程と、前記ゲート電極（22ａ）及び（22ｂ）が表出するまで前
記第１の絶縁膜（２５）を研磨して表面を平坦化する工
程と、前記ゲート電極（22ａ）及び（22ｂ）及び前記第１の絶
縁膜（25ａ）を被覆して第２の絶縁膜（２６）を形成す
る工程と、前記第２の絶縁膜（２６）上に第１の負荷素子（Ｔ５）
の下部ゲート電極（28ａ）及び第２の負荷素子（Ｔ６）
の下部ゲート電極（４３）を形成する工程と、前記第２の絶縁膜（２６）及び前記第１の負荷素子（Ｔ
５）の下部ゲート電極（28ａ）及び第２の負荷素子（Ｔ
６）の下部ゲート電極（４３）を被覆して第３の絶縁膜
（２９）を形成する工程と、第４の絶縁膜（３１）の形成された単結晶の半導体基板
（３０）を前記第４の絶縁膜（３１）と前記第３の絶縁
膜（２９）とを対向させて前記半導体基板（２０）と張
り合わせる工程と、前記半導体基板（３０）をパターニングして前記第４の
絶縁膜（３１）上に半導体層（30ｂ）及び（30ｃ）を残
存する工程と、前記パターニングされた半導体層（30ｂ）及び（30ｃ）
を研磨して、所定の膜厚を有する前記第１の負荷素子
（Ｔ５）の単結晶半導体層（30ｄ）及び第２の負荷素子
（Ｔ６）の単結晶半導体層（30ｅ）を形成する工程と、前記単結晶半導体層（30ｄ）及び（30ｅ）を被覆して第
５の絶縁膜（３３）を形成する工程と、前記第５の絶縁膜（３３）上に前記第１の負荷素子（Ｔ
５）の上部ゲート電極（３５）及び第２の負荷素子（Ｔ
６）の上部ゲート電極（４３）を形成する工程とを有す
る半導体装置の製造方法。