JPH05291535A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05291535A JPH05291535A JP4121357A JP12135792A JPH05291535A JP H05291535 A JPH05291535 A JP H05291535A JP 4121357 A JP4121357 A JP 4121357A JP 12135792 A JP12135792 A JP 12135792A JP H05291535 A JPH05291535 A JP H05291535A
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- polycrystalline silicon
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- silicon film
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Abstract
(57)【要約】
【目的】 スタティックメモリセルにおいて、接地配線
に用いている多結晶シリコン膜とメモリセル節点間の容
量を減らすことなく、ワード線との間の容量のみを減少
し、アクセス速度の遅延を防ぐ。 【構成】 ワード線１０５ａ，１０５ｃ上のシリコン酸
化膜１０６の膜厚を駆動トランジスタのゲート電極１０
５ｂ上の膜厚よりも厚く形成して、ワード線１０５ａ，
１０５ｃと第２層多結晶シリコン膜１０７との間の層間
容量を駆動トランジスタのゲート電極１０５ｂよりも小
さくし、ワード線の遅延を少なくする。
に用いている多結晶シリコン膜とメモリセル節点間の容
量を減らすことなく、ワード線との間の容量のみを減少
し、アクセス速度の遅延を防ぐ。 【構成】 ワード線１０５ａ，１０５ｃ上のシリコン酸
化膜１０６の膜厚を駆動トランジスタのゲート電極１０
５ｂ上の膜厚よりも厚く形成して、ワード線１０５ａ，
１０５ｃと第２層多結晶シリコン膜１０７との間の層間
容量を駆動トランジスタのゲート電極１０５ｂよりも小
さくし、ワード線の遅延を少なくする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に多結晶シリコン配線をメモリセルの接地配線に
利用したスタティックメモリに関する。
し、特に多結晶シリコン配線をメモリセルの接地配線に
利用したスタティックメモリに関する。
【０００２】
【従来の技術】従来、この種の半導体記憶装置を、メモ
リセルが一対のトランスファトランジスタと一対の駆動
トランジスタと一対の負荷素子からなるＭＯＳ型ＳＲＡ
Ｍを例にとり、図３，図４を参照して説明する。図３
は、従来の半導体記憶装置のメモリセルを示すもので、
図４のＢ−Ｂ′線断面図、図４は、図３に示した従来例
を示す平面図である。
リセルが一対のトランスファトランジスタと一対の駆動
トランジスタと一対の負荷素子からなるＭＯＳ型ＳＲＡ
Ｍを例にとり、図３，図４を参照して説明する。図３
は、従来の半導体記憶装置のメモリセルを示すもので、
図４のＢ−Ｂ′線断面図、図４は、図３に示した従来例
を示す平面図である。
【０００３】Ｎ型シリコン基板１０１表面にＰウェル１
０２が設けられ、その表面にはフィールド酸化膜１０３
に囲まれて素子形成領域１１４が形成される。
０２が設けられ、その表面にはフィールド酸化膜１０３
に囲まれて素子形成領域１１４が形成される。
【０００４】素子形成領域１１４表面には、ゲート酸化
膜１０３ａが設けられている。フィールド酸化膜１０３
並びにゲート酸化膜１０３ａ上には、第１層のＮ+ 形の
多結晶シリコン膜からなるワード線１０５ａ，１０５
ｃ、ゲート電極１０５ｂ，１０５ｄが設けられている。
膜１０３ａが設けられている。フィールド酸化膜１０３
並びにゲート酸化膜１０３ａ上には、第１層のＮ+ 形の
多結晶シリコン膜からなるワード線１０５ａ，１０５
ｃ、ゲート電極１０５ｂ，１０５ｄが設けられている。
【０００５】素子形成領域１１４において、ワード線１
０５ａ，１０５ｃ、ゲート電極１０５ｂ，１０５ｄと交
差しない領域にはＮ+ 拡散層１０４が形成されている。
０５ａ，１０５ｃ、ゲート電極１０５ｂ，１０５ｄと交
差しない領域にはＮ+ 拡散層１０４が形成されている。
【０００６】ワード線１０５ａと素子形成領域１１４と
によりトランスファトランジスタＴ１１９ａが形成さ
れ、ワード線１０５ｃと素子形成領域１１４とによりト
ランスファトランジスタＴ１１９ｂが形成される。
によりトランスファトランジスタＴ１１９ａが形成さ
れ、ワード線１０５ｃと素子形成領域１１４とによりト
ランスファトランジスタＴ１１９ｂが形成される。
【０００７】ワード線１０５ａをはさんでゲート電極１
０５ｂの反対側に位置するトランスファトランジスタＴ
１１９ａのＮ+ 拡散層には、ビット線１１３ａとの電気
的接続のためのコンタクト孔１１８ａが設けられ、ワー
ド線１０５ｃをはさんでゲート電極１０５ｄの反対側に
位置するトランスファトランジスタＴ１１９ｂのＮ+拡
散層には、ビット線１１３ｂとの電気的接続のためのコ
ンタクト孔１１８ｂが設けられている。
０５ｂの反対側に位置するトランスファトランジスタＴ
１１９ａのＮ+ 拡散層には、ビット線１１３ａとの電気
的接続のためのコンタクト孔１１８ａが設けられ、ワー
ド線１０５ｃをはさんでゲート電極１０５ｄの反対側に
位置するトランスファトランジスタＴ１１９ｂのＮ+拡
散層には、ビット線１１３ｂとの電気的接続のためのコ
ンタクト孔１１８ｂが設けられている。
【０００８】アルミニウム膜からなるビット線１１３
ａ，１１３ｂは対をなし、逆相の関係にある。ビット線
１１３ａの直下には駆動トランジスタＴ１２０ａが設け
られ、ビット線１１３ｂ直下には駆動トランジスタＴ１
２０ｂが設けられている。
ａ，１１３ｂは対をなし、逆相の関係にある。ビット線
１１３ａの直下には駆動トランジスタＴ１２０ａが設け
られ、ビット線１１３ｂ直下には駆動トランジスタＴ１
２０ｂが設けられている。
【０００９】駆動トランジスタＴ１２０ａ並びに駆動ト
ランジスタＴ１２０ｂは、ダイレクトコンタクト孔１１
５を介して各々フリップフロップ結合をしている。
ランジスタＴ１２０ｂは、ダイレクトコンタクト孔１１
５を介して各々フリップフロップ結合をしている。
【００１０】トランスファトランジスタＴ１１９ａにお
けるコンタクト孔１１８ａが設けられていない側のＮ+
拡散層は、駆動トランジスタＴ１２０ａのゲート電極１
０５ｂ及び駆動トランジスタＴ１２０ｂのドレイン側の
Ｎ+ 拡散層と接続している。
けるコンタクト孔１１８ａが設けられていない側のＮ+
拡散層は、駆動トランジスタＴ１２０ａのゲート電極１
０５ｂ及び駆動トランジスタＴ１２０ｂのドレイン側の
Ｎ+ 拡散層と接続している。
【００１１】第２層のＮ+ 型の多結晶シリコン膜１０７
は、ビット線に平行な方向に所定ビット数毎に設けられ
たアルミニウム膜からなる接地配線（図示せず）と電気
的に接続されている。
は、ビット線に平行な方向に所定ビット数毎に設けられ
たアルミニウム膜からなる接地配線（図示せず）と電気
的に接続されている。
【００１２】多結晶シリコン膜１０７はコンタクト孔１
１６を介して駆動トランジスタＴ１２０ａ，Ｔ１２０ｂ
のソース側のＮ+ 拡散層と電気的に接続されている。
１６を介して駆動トランジスタＴ１２０ａ，Ｔ１２０ｂ
のソース側のＮ+ 拡散層と電気的に接続されている。
【００１３】多結晶シリコン膜１０７は、接地配線から
の距離により抵抗値が生じるが、この抵抗値を極力抑え
る目的で、ワード線方向にもビット線方向にも連続した
網目状の形状に構成されている。
の距離により抵抗値が生じるが、この抵抗値を極力抑え
る目的で、ワード線方向にもビット線方向にも連続した
網目状の形状に構成されている。
【００１４】ビット線方向にも多結晶シリコン膜１０７
を連続しているので、多結晶シリコン膜１０７とワード
線１０５ａ，１０５ｃが平面的に重なり合う部分が存在
している。
を連続しているので、多結晶シリコン膜１０７とワード
線１０５ａ，１０５ｃが平面的に重なり合う部分が存在
している。
【００１５】第１層の多結晶シリコン膜１０５と第２層
の多結晶シリコン膜１０７との間には層間絶縁膜として
シリコン酸化膜１０６が所定の均一な膜厚をもって形成
されている。
の多結晶シリコン膜１０７との間には層間絶縁膜として
シリコン酸化膜１０６が所定の均一な膜厚をもって形成
されている。
【００１６】第３層のＮ+ 型の多結晶シリコン膜１１０
はビット線に平行な方向に所定ビット数毎に設けられた
アルミニウム膜からなる電源配線（図示せず）と電気的
に接続されている。
はビット線に平行な方向に所定ビット数毎に設けられた
アルミニウム膜からなる電源配線（図示せず）と電気的
に接続されている。
【００１７】多結晶シリコン膜１１０は、高抵抗の多結
晶シリコン膜１０９と接続される。多結晶シリコン膜１
０９は、コンタクト孔１１７を介して駆動トランジスタ
Ｔ１２０ａ，Ｔ１２０ｂのゲート電極１０５ｂ，１０５
ｄに電気的に接続されている。
晶シリコン膜１０９と接続される。多結晶シリコン膜１
０９は、コンタクト孔１１７を介して駆動トランジスタ
Ｔ１２０ａ，Ｔ１２０ｂのゲート電極１０５ｂ，１０５
ｄに電気的に接続されている。
【００１８】多結晶シリコン膜１０９は、各々の駆動ト
ランジスタの負荷抵抗として機能している。多結晶シリ
コン膜１０９の形成方法について説明する。
ランジスタの負荷抵抗として機能している。多結晶シリ
コン膜１０９の形成方法について説明する。
【００１９】第３層の多結晶シリコン膜１０９を全面に
堆積し、これをパターニングした後、多結晶シリコン膜
１０９を形成する部分にのみこれを覆うシリコン窒化膜
１１１を被着する。
堆積し、これをパターニングした後、多結晶シリコン膜
１０９を形成する部分にのみこれを覆うシリコン窒化膜
１１１を被着する。
【００２０】その後、シリコン窒化膜１１１で覆われて
いない部分にのみＮ型不純物を導入し、多結晶シリコン
膜１０９，１１０を形成する。メモリセルを構成する素
子は、全て平面的な配置がその中心に対して点対称をな
している。
いない部分にのみＮ型不純物を導入し、多結晶シリコン
膜１０９，１１０を形成する。メモリセルを構成する素
子は、全て平面的な配置がその中心に対して点対称をな
している。
【００２１】ワード線１０５ａ，１０５ｂと第２層の多
結晶シリコン膜１０７間の層間容量と、駆動トランジス
タＴ１２０ａ，Ｔ１２０ｂのゲート電極１０５ｂ，１０
５ｄと第２層の多結晶シリコン膜１０７間の層間容量
は、層間シリコン酸化膜１０６の膜厚が一定であるの
で、単位面積当りの容量値は共に同じ値となっていた。
結晶シリコン膜１０７間の層間容量と、駆動トランジス
タＴ１２０ａ，Ｔ１２０ｂのゲート電極１０５ｂ，１０
５ｄと第２層の多結晶シリコン膜１０７間の層間容量
は、層間シリコン酸化膜１０６の膜厚が一定であるの
で、単位面積当りの容量値は共に同じ値となっていた。
【００２２】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、第１層の多結晶シリコン膜からなるワー
ド線及び駆動トランジスタのゲート電極と、第２層の多
結晶シリコン膜からなる接地配線との間の容量は、層間
シリコン酸化膜の膜厚により決まり、膜厚は場所によら
ず一定であるため、これらの単位面積当りの容量は共に
等しい。
記憶装置では、第１層の多結晶シリコン膜からなるワー
ド線及び駆動トランジスタのゲート電極と、第２層の多
結晶シリコン膜からなる接地配線との間の容量は、層間
シリコン酸化膜の膜厚により決まり、膜厚は場所によら
ず一定であるため、これらの単位面積当りの容量は共に
等しい。
【００２３】ところで、第２層の多結晶シリコン膜は、
接地配線としてその抵抗値を下げる必要があるのと同時
に、駆動トランジスタのゲート電極との間の容量は、メ
モリセル節点容量の一部を担っており、データ保持状態
において、荷電粒子の衝突などの外乱によるメモリセル
情報の反転を起りにくくするように、できるだけ大きな
値とすることが望ましい。
接地配線としてその抵抗値を下げる必要があるのと同時
に、駆動トランジスタのゲート電極との間の容量は、メ
モリセル節点容量の一部を担っており、データ保持状態
において、荷電粒子の衝突などの外乱によるメモリセル
情報の反転を起りにくくするように、できるだけ大きな
値とすることが望ましい。
【００２４】一方、ワード線については、第２層の多結
晶シリコン膜との間の容量は、ワード線の信号伝達速度
を遅らせ、アクセス速度の遅延要因となるため好ましく
ない。駆動トランジスタのゲート電極の場合とは逆に、
可能な限り小さくすることが望ましい。
晶シリコン膜との間の容量は、ワード線の信号伝達速度
を遅らせ、アクセス速度の遅延要因となるため好ましく
ない。駆動トランジスタのゲート電極の場合とは逆に、
可能な限り小さくすることが望ましい。
【００２５】しかし前述したように、これら２つの単位
面積当りの層間容量は別々にコントロールすることはで
きないため、一般にはメモリセルの安定性を優先して、
層間シリコン膜は層間の耐性の許す限りは薄く形成され
る。
面積当りの層間容量は別々にコントロールすることはで
きないため、一般にはメモリセルの安定性を優先して、
層間シリコン膜は層間の耐性の許す限りは薄く形成され
る。
【００２６】従って、従来のこの種の半導体記憶装置で
は、ワード線の容量が増大してしまい、高速化の妨げと
なるという問題点があった。
は、ワード線の容量が増大してしまい、高速化の妨げと
なるという問題点があった。
【００２７】本発明の目的は、ワード線の容量を低減
し、高速化を実現した半導体記憶装置を提供することに
ある。
し、高速化を実現した半導体記憶装置を提供することに
ある。
【００２８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体記憶装置は、第１層の多結晶シ
リコン膜でゲートを形成した駆動トランジスタ及びワー
ド線と、前記第１層の多結晶シリコン膜の上層に、層間
絶縁膜を介して形成された第２層の多結晶シリコン膜か
らなる接地配線とを有し、前記駆動トランジスタ及び前
記ワード線は、前記接地配線と平面的に重なり合う部分
を含むものであり、前記ワード線と前記接地配線との間
の層間絶縁膜の膜厚は、前記駆動トランジスタと前記接
地配線との間の層間絶縁膜の膜厚よりも厚く設定された
ものである。
め、本発明に係る半導体記憶装置は、第１層の多結晶シ
リコン膜でゲートを形成した駆動トランジスタ及びワー
ド線と、前記第１層の多結晶シリコン膜の上層に、層間
絶縁膜を介して形成された第２層の多結晶シリコン膜か
らなる接地配線とを有し、前記駆動トランジスタ及び前
記ワード線は、前記接地配線と平面的に重なり合う部分
を含むものであり、前記ワード線と前記接地配線との間
の層間絶縁膜の膜厚は、前記駆動トランジスタと前記接
地配線との間の層間絶縁膜の膜厚よりも厚く設定された
ものである。
【００２９】また、前記第２層の多結晶シリコン膜から
なる接地配線は、ビット線方向及びワード線方向に連続
した網目状に形成されたものである。
なる接地配線は、ビット線方向及びワード線方向に連続
した網目状に形成されたものである。
【００３０】また、前記駆動トランジスタは、２台でフ
リップフロップを形成して点対称形に配置され、かつ１
セルにつき、前記ワード線を２本有するものである。
リップフロップを形成して点対称形に配置され、かつ１
セルにつき、前記ワード線を２本有するものである。
【００３１】
【作用】本発明の半導体記憶装置は、第１層の多結晶シ
リコン膜で形成されたワード線と、同じく第１層の多結
晶シリコン膜で形成された駆動トランジスタのゲート電
極と、第２層の多結晶シリコン膜で形成され、平面的に
見て、前記ワード線及び駆動トランジスタのゲート電極
と重なり合う部分を有し、電気的には接地電位に接続さ
れた配線と、第１層の多結晶シリコン膜と第２層の多結
晶シリコン膜との層間に所定の厚みをもって存在し、ワ
ード線と第２層の多結晶シリコン膜との重なり部分での
膜厚は駆動トランジスタのゲート電極上の膜厚よりも厚
く形成されていることを特徴とするシリコン酸化膜とを
備えている。
リコン膜で形成されたワード線と、同じく第１層の多結
晶シリコン膜で形成された駆動トランジスタのゲート電
極と、第２層の多結晶シリコン膜で形成され、平面的に
見て、前記ワード線及び駆動トランジスタのゲート電極
と重なり合う部分を有し、電気的には接地電位に接続さ
れた配線と、第１層の多結晶シリコン膜と第２層の多結
晶シリコン膜との層間に所定の厚みをもって存在し、ワ
ード線と第２層の多結晶シリコン膜との重なり部分での
膜厚は駆動トランジスタのゲート電極上の膜厚よりも厚
く形成されていることを特徴とするシリコン酸化膜とを
備えている。
【００３２】
【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明の一実施例に係る半導体記憶装置の
メモリセルを示すもので、図２のＡ−Ａ′線断面図、図
２は、同平面図、図５〜図１０は、同メモリセルの製造
工程を説明するための縦断面図、図１１は、図１０に対
応する平面図である。
る。図１は、本発明の一実施例に係る半導体記憶装置の
メモリセルを示すもので、図２のＡ−Ａ′線断面図、図
２は、同平面図、図５〜図１０は、同メモリセルの製造
工程を説明するための縦断面図、図１１は、図１０に対
応する平面図である。
【００３３】図において、本発明の一実施例に係る半導
体記憶装置のメモリセルは、回路構成上及び平面図では
従来例として説明したメモリセルと何ら変わりはない。
体記憶装置のメモリセルは、回路構成上及び平面図では
従来例として説明したメモリセルと何ら変わりはない。
【００３４】唯一の相違点は、前述したようにワード線
上の層間シリコン酸化膜の膜厚が、駆動トランジスタの
ゲート電極上の膜厚よりも厚くなっている点にある。
上の層間シリコン酸化膜の膜厚が、駆動トランジスタの
ゲート電極上の膜厚よりも厚くなっている点にある。
【００３５】従って、第１層の多結晶シリコン膜を形成
した後の工程から、本発明のチップ製造方法について説
明する。
した後の工程から、本発明のチップ製造方法について説
明する。
【００３６】図５において、第１層の多結晶シリコン膜
をフォトリソグラフィ技術を用いて所定の形状にエッチ
ングした後、ＬＤＤ（ライトリ・ドープト・ドレイン，
Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を形成
するための第１のＮ型不純物１０４ａをソース・ドレイ
ン領域に浅く導入する。
をフォトリソグラフィ技術を用いて所定の形状にエッチ
ングした後、ＬＤＤ（ライトリ・ドープト・ドレイン，
Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を形成
するための第１のＮ型不純物１０４ａをソース・ドレイ
ン領域に浅く導入する。
【００３７】次に図６に示すように、全面にシリコン酸
化膜１０６ａを被着し、その後フォトレジストを塗布
し、フォトリソグラフィ技術でワード線１０５ａの上部
のみを覆うようにフォトレジスト膜１２１を形成する
（図７）。
化膜１０６ａを被着し、その後フォトレジストを塗布
し、フォトリソグラフィ技術でワード線１０５ａの上部
のみを覆うようにフォトレジスト膜１２１を形成する
（図７）。
【００３８】次に、例えばＲＩＥ（リアクティブ・イオ
ン・エッチング，ＲｅａｃｔｉｖｅＩｏｎ Ｅｔｃｈｉ
ｎｇ）などの異方性エッチングで、前記シリコン酸化膜
のエッチバックを行ない、ワード線以外の第１層の多結
晶シリコン膜（図中では駆動トランジスタのゲート電極
１０５ｂ）の周囲に、ＬＤＤ構造を形成するためのサイ
ドウォールを形成する。この際、ワード線上のシリコン
酸化膜はマスクされているため、エッチングされずに残
る。レジスト除去後の状態を図８に示す。
ン・エッチング，ＲｅａｃｔｉｖｅＩｏｎ Ｅｔｃｈｉ
ｎｇ）などの異方性エッチングで、前記シリコン酸化膜
のエッチバックを行ない、ワード線以外の第１層の多結
晶シリコン膜（図中では駆動トランジスタのゲート電極
１０５ｂ）の周囲に、ＬＤＤ構造を形成するためのサイ
ドウォールを形成する。この際、ワード線上のシリコン
酸化膜はマスクされているため、エッチングされずに残
る。レジスト除去後の状態を図８に示す。
【００３９】ここからは従来例と同じ製造工程となる。
すなわち、Ｎ型トランジスタのソース・ドレイン領域に
第２のＮ型不純物１０４を深く導入し、ＬＤＤ構造のＮ
型トランジスタが完成される。
すなわち、Ｎ型トランジスタのソース・ドレイン領域に
第２のＮ型不純物１０４を深く導入し、ＬＤＤ構造のＮ
型トランジスタが完成される。
【００４０】次に第１層の多結晶シリコン膜と第２層の
多結晶シリコン膜との層間絶縁膜としてのシリコン酸化
膜１０６ｂを全面に被着する（図９）。
多結晶シリコン膜との層間絶縁膜としてのシリコン酸化
膜１０６ｂを全面に被着する（図９）。
【００４１】更に、コンタクト孔を開孔した後、第２層
の多結晶シリコン膜を被着し、フォトリソグラフィ技術
を用いて所望の形状に形成する。ここまでの製造工程で
の平面図を図１１に示す。ワード線１０５ａ上の斜線の
部分が、層間シリコン酸化膜の厚い部分を示す。
の多結晶シリコン膜を被着し、フォトリソグラフィ技術
を用いて所望の形状に形成する。ここまでの製造工程で
の平面図を図１１に示す。ワード線１０５ａ上の斜線の
部分が、層間シリコン酸化膜の厚い部分を示す。
【００４２】この後、第３層の多結晶シリコン膜で電源
配線１１０及び高抵抗負荷素子１０９を形成し、アルミ
ニウム膜でビット線１１３を形成して、この半導体記憶
装置は完成する（図１０）。その縦断面図を図１に示
す。
配線１１０及び高抵抗負荷素子１０９を形成し、アルミ
ニウム膜でビット線１１３を形成して、この半導体記憶
装置は完成する（図１０）。その縦断面図を図１に示
す。
【００４３】第２の実施例として、負荷素子にＴＦＴ
（シン・フィルム・トランジスタ，Ｔｈｉｎ Ｆｉｌｍ
Ｔｒａｎｓｉｓｔａｒ）を用いたものでも同様の効果
が得られることは言うまでもない。
（シン・フィルム・トランジスタ，Ｔｈｉｎ Ｆｉｌｍ
Ｔｒａｎｓｉｓｔａｒ）を用いたものでも同様の効果
が得られることは言うまでもない。
【００４４】
【発明の効果】以上説明したように本発明は、ワード線
と第２層の多結晶シリコン膜との層間の絶縁シリコン酸
化膜の膜厚を、駆動トランジスタのゲート電極と第２層
の多結晶シリコン膜との層間での膜厚よりも選択的に厚
く形成しているので、ワード線と接地電位の第２層多結
晶シリコン膜との間の単位面積当りの容量は、駆動トラ
ンジスタのゲート電極と第２層多結晶シリコン膜との間
の単位面積当りの容量に比較して小さくすることができ
る。
と第２層の多結晶シリコン膜との層間の絶縁シリコン酸
化膜の膜厚を、駆動トランジスタのゲート電極と第２層
の多結晶シリコン膜との層間での膜厚よりも選択的に厚
く形成しているので、ワード線と接地電位の第２層多結
晶シリコン膜との間の単位面積当りの容量は、駆動トラ
ンジスタのゲート電極と第２層多結晶シリコン膜との間
の単位面積当りの容量に比較して小さくすることができ
る。
【００４５】駆動トランジスタのゲート電極と第２層の
多結晶シリコン膜との間の容量を増加すれば、メモリセ
ル節点の漏れ電流を増やすことなく、節点容量のみを増
加することができ、メモリセルのデータ保持電圧の下限
を下げることができる。
多結晶シリコン膜との間の容量を増加すれば、メモリセ
ル節点の漏れ電流を増やすことなく、節点容量のみを増
加することができ、メモリセルのデータ保持電圧の下限
を下げることができる。
【００４６】また、これとは独立にワード線の容量は小
さくできるので、アクセス速度に悪影響を与えないです
むという効果を有する。
さくできるので、アクセス速度に悪影響を与えないです
むという効果を有する。
【図１】本発明の一実施例を示すもので、図２のＡ−
Ａ′線断面図である。
Ａ′線断面図である。
【図２】図１に示した実施例を示す平面図である。
【図３】従来例を示すもので、図４のＢ−Ｂ′線断面図
である。
である。
【図４】図３に示した従来例を示す平面図である。
【図５】本発明の一実施例の製造工程を示す縦断面図で
ある。
ある。
【図６】本発明の一実施例の製造工程を示す縦断面図で
ある。
ある。
【図７】本発明の一実施例の製造工程を示す縦断面図で
ある。
ある。
【図８】本発明の一実施例の製造工程を示す縦断面図で
ある。
ある。
【図９】本発明の一実施例の製造工程を示す縦断面図で
ある。
ある。
【図１０】本発明の一実施例の製造工程を示す縦断面図
である。
である。
【図１１】図１０に示した実施例の途中工程での平面図
である。
である。
１０１ Ｎ型シリコン基板 １０２ Ｐウェル １０３ 素子形成領域用シリコン酸化膜 １０４ Ｎ+ 拡散層 １０４ａ ＬＤＤ形成用Ｎ- 拡散層 １０５ａ，１０５ｃ ワード線 １０５ｂ，１０５ｄ 駆動トランジスタゲート電極 １０６ 第１層間シリコン酸化膜 １０６ａ ＬＤＤサイドウォール形成用シリコン酸化膜 １０６ｂ 第１層間シリコン酸化膜 １０７ 第２層多結晶シリコン膜 １０８ 第２層シリコン酸化膜 １０９ 第３層多結晶シリコン膜高抵抗負荷 １１０ 第３層多結晶シリコン膜電源配線 １１１ シリコン窒化膜 １１２ 第３層間シリコン酸化膜 １１３ アルミニウム膜ビット線 １１３ａ ビット線ＢＬ １１３ｂ ビット線ＢＬ（バー） １１４ 素子形成領域 １１５ ダイレクトコンタクト孔 １１６，１１７，１１８ａ，１１８ｂ コンタクト孔 Ｔ１１９ａ，Ｔ１１９ｂ トランスファトランジスタ Ｔ１２０ａ，Ｔ１２０ｂ 駆動トランジスタ １２１ フォトレジスト膜
Claims (3)
- 【請求項１】 第１層の多結晶シリコン膜でゲートを形
成した駆動トランジスタ及びワード線と、 前記第１層の多結晶シリコン膜の上層に、層間絶縁膜を
介して形成された第２層の多結晶シリコン膜からなる接
地配線とを有し、 前記駆動トランジスタ及び前記ワード線は、前記接地配
線と平面的に重なり合う部分を含むものであり、 前記ワード線と前記接地配線との間の層間絶縁膜の膜厚
は、前記駆動トランジスタと前記接地配線との間の層間
絶縁膜の膜厚よりも厚く設定されたものであることを特
徴とする半導体記憶装置。 - 【請求項２】 前記第２層の多結晶シリコン膜からなる
接地配線は、ビット線方向及びワード線方向に連続した
網目状に形成されたものであることを特徴とする請求項
１に記載の半導体記憶装置。 - 【請求項３】 前記駆動トランジスタは、２台でフリッ
プフロップを形成して点対称形に配置され、かつ１セル
につき、前記ワード線を２本有することを特徴とする請
求項１に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121357A JPH05291535A (ja) | 1992-04-15 | 1992-04-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121357A JPH05291535A (ja) | 1992-04-15 | 1992-04-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291535A true JPH05291535A (ja) | 1993-11-05 |
Family
ID=14809270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4121357A Pending JPH05291535A (ja) | 1992-04-15 | 1992-04-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291535A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08125137A (ja) * | 1994-10-28 | 1996-05-17 | Nec Corp | 半導体記憶装置 |
| JPH08274190A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | スタティック型半導体記憶装置 |
| WO1997023906A1 (fr) * | 1995-12-26 | 1997-07-03 | Nkk Corporation | Dispositif de stockage a semi-conducteurs et son procede de fabrication |
| US6990028B2 (en) | 2003-05-23 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor memory with sense amplifier equalizer having transistors with gate oxide films of different thicknesses |
-
1992
- 1992-04-15 JP JP4121357A patent/JPH05291535A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08125137A (ja) * | 1994-10-28 | 1996-05-17 | Nec Corp | 半導体記憶装置 |
| JPH08274190A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | スタティック型半導体記憶装置 |
| US5757694A (en) * | 1995-03-30 | 1998-05-26 | Nec Corporation | Balanced resistance load type SRAM cell |
| WO1997023906A1 (fr) * | 1995-12-26 | 1997-07-03 | Nkk Corporation | Dispositif de stockage a semi-conducteurs et son procede de fabrication |
| US6990028B2 (en) | 2003-05-23 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor memory with sense amplifier equalizer having transistors with gate oxide films of different thicknesses |
| US7099217B2 (en) | 2003-05-23 | 2006-08-29 | Kabushiki Kaisha Toshiba | Semiconductor memory with sense amplifier equalizer having transistors with gate oxide films of different thicknesses |
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