JPS6318339B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はスタテイツク・ランダム・アクセス・
メモリ（Static Random Access Memory：以
下Ｓ−RAMという。）等に供せられる面積縮小
化を考慮した半導体装置に関する。

最近、半導体メモリ業界にあつては、その容量
を増大させる１手法として“レジスター・オン・
トランジスタ”と称される手法が台頭して来てい
る。この方法は特公昭52−18114号公報にも記載
される様に、半導体基体内に形成したソース・ド
レイン拡散領域、並びにこれらの領域間に跨がつ
て設置したゲート絶縁膜、ゲート電極に対し、そ
の上方に抵抗として作用する多結晶シリコン層を
配置し、上記トランジスタに対し負荷として働く
様配線接続したものであるが、一般にこれら方法
によれば従来のごとき半導体基体中に、拡散によ
り形成した抵抗、あるいは負荷MOS構造により
形成した抵抗素子を設けなくてもよいので、負荷
抵抗素子の占める平面的な占有面積をなくすこと
ができ、単位面積当たりの素子密度を向上させる
ことができる。

しかしながら、これら“レジスタ・オン・トラ
ンジスタ”構造にあつては、それら面積縮小化へ
の考虜は最大限になされていたとはいえない。第
１にトランジスタに対して単に多結晶シリコン層
を載せただけの構造にあつては、トランジスタと
多結晶シリコン層との接続形態、あるいはその配
置形態が第３図に示すごとき単独構成となつてし
まうものであり、１ペレツト当たり数万〜数10万
個もの素子を積み込むLSI（Large Scale
Integration）にあつては、斜線で示すごとき不
用な領域を作つてしまい、それら領域に素子を形
成することができなくなり、単位面積当りの素子
密度を低下させてしまう。

また、これら装置にあつては、上記トランジス
タをドライバーとして作用させ、また多結晶シリ
コン層を負荷として作用させてインバータを形成
しているが、これらを、例えば第１図に示すごと
きリングオシレータに使用したりすると、次の様
な弊害をもたらしてしまう。つまり、従来型の
“レジスタ・オン・トランジスタ”構造にあつて
は、それぞれ駆動MOSトランジスタの上方に絶
縁膜を介して自己の負荷抵抗を載置する格好を有
するが、これら構造にあつては、それぞれのゲー
ト電極に対して多結晶シリコン層による浮遊容量
Ｃを形成してしまい、これら容量Ｃにより、上記
発振器のスイツチスピードをなまらせてしまう。

また、従来構造に従う“レジスタ・オン・トラ
ンジスタ”によれば、それらを第２図に示すごと
きＳ−RAM用セルに適用すると次の様な弊害を
もたらしてしまう。すなわち、上記セルは、２つ
のインバータをフリツプフロツプ接続する形態を
有するが、これらフリツプフロツプを上記のよう
な構造にて設計すると、トランジスタとレジスタ
との間には第２図に示すごとき寄生容量C₁，C₂
を形成してしまうものであり、容量的にバランス
を取る事を必要とする双安定回路にあつては、寄
生容量C₁，C₂についてもバランスをとらなけれ
ばならなくなり、例えば、マスク合わせのための
マージンを更に考慮しなければならなくなる。

また、これらメモリセルにあつては、その配線
をいかに配置するかによつて、その集積度にかな
りの影響を及ぼす。例えば、特開昭54−14690号
公報に記載される配線方法によれば、４ビツト４
セル当たりの配線数を考えると、１セルに対し
て、データラインを２本、グランドラインを１
本、電源ラインを１本、ワードラインを１本を、
その素子構造、素子の配置パターンから必要とな
つて来る。すなわち、これらメモリセルにあつて
は、トランジスタに対して多結晶シリコン層は２
重構造とはなつておらず、平面的に見てトランジ
スタ、多結晶シリコン層はそれぞれ自己の面積を
占有している。しかも、これらメモリセルにあつ
ては、それらセルの配置を電源ラインを共通ライ
ンとして、セルを順にならべただけのものである
ので、４ビツト当たりの配線パターンは、上記各
配線を共有したとしても、デイジツトラインを４
本、ワードラインを２本、グランドラインを２
本、電源ラインを１本、必要として、９本の配線
パターンを必要としてしまつて、今だ、共有でき
るはずの例えばグランドラインの簡略化はなされ
ておらない。したがつて、これら素子配置構造に
あつてはそれら構造に従うコンタクトを各セル毎
に設けなければならず、製品の歩留まりを低下さ
せてしまつた。

したがつて、本発明は上記欠点に鑑みて考え出
された半導体装置に関するものであり、その第１
の目的とするところは、更に集積度を向上させる
ことができる“レジスタ・オン・トランジスタ”
構成を提供するものである。

また、その第２の目的とするところは、これら
構造により速度をなまらせない半導体装置を提供
するものである。

また、その第３の目的とするところは、“レジ
スタ・オン・トランジスタ”を使用してフリツプ
フロツプを構成する場合、それらフリツプフロツ
プ動作のバランスを良好とすることができる半導
体装置を提供するものである。

また、その第４の目的とするところは、Ｓ−
RAMを構成する４ビツト当たりのセルブロツク
に対して、電源ラインを共有するとともに、グラ
ンドラインをも共有させることができる半導体装
置を提供するものである。

本発明によれば、その第１の特徴とするところ
は、半導体基体に形成したトランジスタに対して
その上方に多結晶シリコン層を形成する構成にお
いて、上記トランジスタを含む電流路と、上記ト
ランジスタの上部に形成される多結晶シリコン層
を含む電流路とを別系統線路としたことにある。

また、その第２の特徴とするところは、上記第
１の特徴とする構成を使用することによりフリツ
プフロツプ回路を形成し、Ｓ−RAM用セルを形
成するとともに、それらに供す配線パターンを、
共通拡散領域を形成すること、そして、共通電源
ラインを形成することで、特に電源ラインを共通
パターン化することであるが、これら具体的な構
成は以下の説明より明らかになるであろう。

では、本発明の目的、構成をよりよく理解する
ため、本発明の一実施例を第４図〜第７図を用い
て詳細に説明する。

尚、これら一実施例に従う装置完成図は第４図
と第５図を一緒にしてはじめて完成される。すな
わち、第４図に示される４ビツト当たりのRAM
−セル平面パターン図は、拡散領域、第１の多結
晶シリコンパターン、データ配線パターン、グラ
ンド配線パターン、ワードラインパターンを描い
たものであり、第５図は第４図と共通する拡散領
域、第１の多結晶シリコンパターンに対して、第
２の多結晶シリコンパターンを描いたものであ
る。第６図は、第４図、第５図に対して描かれた
等価回路図、第７図Ａ〜Ｆは、第４図、第５図に
示される第１、第２の多結晶シリコン層のコンタ
クト法を明確化するための製造プロセス図であ
る。

第４図に従えば、４ビツト当たりの第６図に示
すごときトランジスタQ₁〜Q₁₆が作り込まれる。
これらトランジスタQ₁〜Q₁₆は所謂ポリシリコン
ゲートと称される構造のトランジスタで、ゲート
電極が多結晶シリコン層（以下、後述する抵抗を
司どる多結晶シリコン層に対応させて第１の多結
晶シリコン層という。）で形成される。そして、
これらトランジスタQ₁〜Q₁₆のうち、フリツプフ
ロツプを構成するドライバートランジスタQ₁，
Q₂，Q₅，Q₆，Q₉，Q₁₀，Q₁₃，Q₁₄はその能力を
十分とするため大容量にして形成されるが、面積
縮小化を考慮して、それぞれ２個のドライバート
ランジスタQ₁Q₂，Q₅Q₆，Q₉Q₁₀，Q₁₃Q₁₄は鉤形
にして、そして向かい合わせにして形成される。
一方、スイツチトランジスタQ₃，Q₄，Q₇，Q₈，
Q₁₁，Q₁₂，Q₁₅，Q₁₆は、その特性はスイツチン
グを行なうのみであるので、小容量にして形状を
できるだけ小さくして形成される。尚、ここで、
上記トランジスタQ₁〜Q₁₆を構成するソース領
域、ドレイン領域は、本装置のスイツチングスピ
ードをできるだけ上げる目的で、その拡散容量は
できるだけ小にして形成される。すなわち、一般
に半導体装置を形成するにあつては、必ず拡散寄
生容量、浮遊容量等に従う合成容量Ｃにより、τ
＝CRの値を大としてしまうので、特に拡散寄生
容量は、その拡散体積を、パターン的に小さくす
ることでＣを小さくする様にしている。したがつ
て、これら構成により、第４図に示す半導体装置
にあつては、１ビツト当たりの拡散パターン、ゲ
ートパターンが占有する面積は、負荷抵抗を除去
した段階で、最小寸法であると共に、高速化が考
慮されている。

ところで、かかる半導体装置にあつては、上記
駆動トランジスタQ₁Q₂，Q₅Q₆，Q₉Q₁₀，Q₁₃Q₁₄
の上部に負荷として働く多結晶シリコン層を設け
る構造を有するが、これら抵抗R₁〜R₈は、第６
図に示す様にそれぞれ、駆動トランジスタQ₁に
対してR₁、Q₂に対してR₂、Q₅に対してR₃、Q₆に
対してR₄、Q₉に対してR₅、Q₁₀に対してR₆、Q₁₃
に対してR₇、Q₁₄に対してR₈という様に接続され
て、それぞれ、電源ラインV_DDとアースライン
V_SSに対して電流路が形成されるが、それらを構
造化するにあつては、トランジスタQ₁に対して
R₂、Q₂に対してR₁、Q₅に対してR₄、Q₆に対して
R₃、Q₉に対してR₆、Q₁₀に対してR₅、Q₁₃に対し
てR₈、Q₁₄に対してR₇というように、各々のトラ
ンジスタQ₁，Q₂，Q₅，Q₆，Q₉，Q₁₀，Q₁₃，Q₁₄
の上部には別系統の電流路を配置するようにす
る。すなわち、これらにあつては、第２図に示し
たごとき、寄生容量C₁，C₂を取り除くため、こ
れら容量C₁，C₂を自己の配線に対して形成する
格好とした。そうすれば例えば、フリツプフロツ
プは、自己の配線中での容量には影響されないの
で、そのバランスをくずすようなことはなくなる
ものであり、回路は正常なシーソー動作を行なつ
てくれる。尚、これら抵抗R₁〜R₈の形成は第５
図に示すごとく、第２の多結晶シリコン層を這わ
せるとともに、部分的に、高抵抗部を形成するこ
とで行なわれるが、かかる高抵抗部の形成は、イ
オン注入技術、気相拡散技術など、いかなる方法
を用いてもよい。

以上、各々からなるトランジスタQ₁〜Q₁₆、並
びに抵抗R₁〜R₈を形成した後には、第４図に示
すごとくデータラインD₁，₁，D₂，₂、アー
スラインV_SSが形成されるが、ワードラインW₁，
W₂、電源ラインV_DDは、第１の多結晶シリコン層
形成時に、そして第２の多結晶シリコン層を形成
する時に、同時につくり込むものなので、新たな
工程にてつくる必要はない。

ところで、上記データラインD₁，₁，D₂，
_２、アースラインV_SSはアルミニウムにより、同一
工程にて形成されるものであるが、これら配線を
有効に走させるためには、下地領域が有効に配置
されることが要求される。本発明にあつては、上
記下地領域は、アースラインV_SSを一本の金属ラ
インでもつて処理するため、４ビツト当たりの素
子配置は各記憶セルブロツク、、、を四
角形状にして配置するとともに、それぞれ、第
のブロツクに対して第のブロツクが、そして第
のブロツクに対してのブロツクが、同一の中
点Ｃに対して点対称となる様配置される。そうす
れば、鉤形にして形成された大容量の駆動トラン
ジスタQ₁，Q₂，Q₅，Q₆，Q₉，Q₁₀，Q₁₃，Q₁₄は、
それぞれQ₁に対してQ₅、Q₂に対してQ₉、Q₆に対
してQ₁₃、Q₁₀に対してQ₁₄というように背中合わ
せにして形成することができ、それぞれのトラン
ジスタに対して、拡散領域を同一の領域とするこ
とができるようになる。したがつて、そうすれば
配線コンタクトは、上記拡散領域の一点でとり出
すことができるようになり、配線を一本とするこ
とができることのみならず、コンタクト数を各ブ
ロツク毎に設ける必要がなくなり、アルミニウム
配線における歩留まりを向上させることができ
る。

ところで、上記メモリ装置は、その構造が平面
的であつて難解であるので、その構造を第７図Ａ
〜Ｆに示すごとき製造プロセス図をもつて説明す
る。尚、第７図Ａ〜Ｆは、第４図をＡ−A′線に
沿つて切断した断面図である。

第７図に従えば、半導体装置は、まずＡに示す
ようにＰ型半導体基体１にLOCOS（Local
Oxidation Of Silicon）構成でなるフイールド絶
縁膜２が形成され、アクテイブ領域には薄い絶縁
膜３が形成される。そして、多結晶シリコン層を
直接接触させる部分（一般的にはベリードコンタ
クトと称される。）４，５が取り除かれ、それら
領域４，５を含む基体全面に第１の多結晶シリコ
ン層６が被着形成される。これら第１の多結晶シ
リコン層６は写真蝕刻処理がなされて、Ｂに示す
ように必要部分６′のみが残され、更にはそれら
残された第１の多結晶シリコン層６′をマスクに
して薄い絶縁膜３が取り除かれる。取り除かれた
部分にあつては、基体面が露出されるので、これ
ら面より、不純物を拡散し、ソース・ドレインと
して働くＮ形の不純物領域７〜１１を形成する。
尚、この時、第１の多結晶シリコン層６′には不
純物が拡散されるので、導体化し、それらはゲー
ト電極、あるいは配線として使える様になる。こ
れら拡散領域７〜１１を形成した後には、こんど
はＣに示す様に第１の絶縁膜１２を形成し、拡散
領域８，１０、並びに第１の多結晶シリコン層
６′とのコンタクト部分１３，１４を開孔する。
しかる後、Ｄに示すようにそれら開孔１３，１４
を含む基体全面に第２の多結晶シリコン層１５を
形成する。尚、これら第２の多結晶シリコン層１
５は、任意にシート抵抗を持たせてあるものであ
り、それらを区画化すれば所望の抵抗値が選べる
ものとする。

次に写真蝕刻処理、例えばドライエツチング技
術により、第２の多結晶シリコン層１５をパター
ニングし、配線を形成する。そして次にはＥに示
すように、抵抗体とすべき部分に絶縁体ブロツク
１６，１７を形成し、これら第２の多結晶シリコ
ン層１５′に不純物を拡散する。次にこれら上面
には、Ｆに示される様に第２の絶縁膜１８が形成
されて、拡散領域７，１１に接続される電極配線
１９が形成されるが、これら配線１９、第１の多
結晶シリコン層６′、第２の多結晶シリコン層１
５′の名称は第４図第５図に対応させれば、その
形態はより一層明確される。

この様に、本発明によれば、素子密度を必要と
する半導体装置にあつては、それら装置構造が、
単なる“レジスタ・オン・トランジスタ”ではな
く、それら“レジスタ・オン・トランジスタ”
を、第１のトランジスタの上部にはそれら第１の
トランジスタが構成する電流路とは別系統のレジ
スタをのせるようにしたものなので、そして例え
ば第２のトランジスタの上部には第１のトランジ
スタのレジスタをのせるようにしたものなので、
その素子密度は組み合わせ構成として配置される
こととなり、その素子密度は第２図に示した様に
独立形態で形成されることがないので、斜線で示
したごとき不用領域を除去することができるもの
であり、それら組み合わせ構造により密度を向上
させることができるようになる。しかも、これら
形態にあつては、上記の様な構成をフリツプフロ
ツプ回路に適用した場合、トランジスタ上に配置
されるレジスタは他電流回路（相手方のインバー
タ）のレジスタであるので、トランジスタとレジ
スタとの間に形成される寄生容量は、第２図に示
したC₃，C₄のごときのものとすることができる
ようになり、従来のごときの容量C₃，C₄により、
バランスがとれなくなるというようなことはなく
なる。従つて、本発明をフリツプフロツプ回路に
適用した場合、面積縮小化の点、回路動作の点に
おいて最適である。

また、本発明にあつては、その構成をＳ−
RAMに適用する場合、面積縮小化を図る特別な
構成として、フリツプフロツプ用ドライバートラ
ンジスタを鉤形にして向かい合わして形成したも
のなので、しかも、これら構成を、４個用意し
て、それぞれ第１のフリツプフロツプに対して第
４のフリツプフロツプを、そして第２のフリツプ
フロツプに対して第３のフリツプフロツプを同一
点に対して点対称となる様に配置し、それぞれの
フリツプフロツプ用ドライバートランジスタの一
方拡散領域を同一領域としたものなので、これら
領域よりコンタクトを取る場合、コンタクトは１
個でよく、配線、コンタクト処理を簡略化できる
意味で、素子密度の向上化、更には歩留まりをも
向上できるようになる。したがつて、これらＳ−
RAM構造によれば、４ビツト当たりの配線パタ
ーンは、電源ライン１本、グランドライン１本、
ワードライン２本、データライン４本で、合計８
本とすることができ、従来法に比較して、１本の
ラインを減ずることができる。

以上、本発明によれば、幾多の効果を奏する半
導体装置を提供することができる。尚、本発明は
ここに提示した実施例のみならず、「特許請求の
範囲」の許す限りの範囲内において改変を加え得
ることは明らかである。例えば第２の多結晶シリ
コン層の形態は第５図においては各トランジスタ
に対してすべて重複する格好となつているが、第
８図に示すように半分くらいの重複であつてよい
し、第９図に示される様にフリツプフロツプトラ
ンジスタのうち、片側のトランジスタのみであつ
てもよい。また先にあげた実施例ではその構成は
RAM用セルについてのものであるが、これら
は、リング発振器、シフトレジスタ等、LSIを構
成する一要素であつてよい。

また、本発明にあつては、２つのインバータが
対をなして構成せる回路、例えば差増幅回路など
にも、最好適するものである。

【図面の簡単な説明】

第１図は従来からあるリング発振器を示す回路
図、第２図は一般的なＳ−RAM用フリツプフロ
ツプ接続図、第３図は従来からある“レジスタ・
オン・トランジスタ”平面図、第４図は本発明一
実施例を示す平面パターン図、第５図は、本発明
に使用されるレジスタが描かれた平面図、第６図
は、第４図第５図に対応する等価回路図、第７図
Ａ〜Ｆは、第４図、第５図に示される半導体装置
を完成させるための製造プロセス図、第８図は本
発明他の実施例を示す平面パターン図、第９図は
本発明更に他の実施例を示す平面パターン図であ
る。 １……Ｐ形半導体基体、２……フイールド絶縁
膜、３……薄い絶縁膜、４，５……ダイレクトコ
ンタクト孔、６……第１の多結晶シリコン層、
７，８，９，１０，１１……Ｎ型不純物領域、１
２……第１の絶縁膜、１３，１４……電極コンタ
クト孔、１５……第２の多結晶シリコン層、１
６，１７……絶縁体ブロツク、１８……第２の絶
縁膜、１９……金属配線。

Claims (1)

1. 【特許請求の範囲】 １ 負荷抵抗と駆動トランジスタとから成るイン
   バータが対を成して記憶セルを構成し、この記憶
   セルが格子状に４個接続され４ビツトを構成する
   基本ブロツクを有する半導体装置において、前記
   記憶セルを構成する２個の負荷抵抗と２個の駆動
   トランジスタとが各々同一寸法であり、４個の前
   記記憶セルが一本の接地ラインとこの接地ライン
   とコンタクト孔にて接続された一本の拡散層とを
   軸として格子状に配置され、前記各々の記憶セル
   は前記接地ライン及び前記拡散層を軸として隣り
   合う記憶セルのパターンと線対象なパターンを有
   し、前記接地ラインの下にこの接地ラインを軸と
   して隣り合う２個の前記記憶セルに各々含まれる
   駆動トランジスタの一方の拡散領域を共通とする
   共通拡散領域を形成し、前記拡散層がこの拡散層
   を軸として隣り合う２個の前記記憶セルに各々含
   まれる駆動トランジスタの一方の拡散領域を含む
   ことを特徴とする半導体装置。 ２ 前記負荷抵抗を別系統線路の駆動トランジス
   タ上に形成した特許請求の範囲第１項記載の半導
   体装置。 ３ 前記負荷抵抗を高比抵抗性多結晶シリコン層
   とした特許請求の範囲第１項記載の半導体装置。 ４ 前記駆動トランジスタのゲート形状を鉤形と
   した特許請求の範囲第１項記載の半導体装置。